KR100737515B1 - 다중 막 에피택셜 웨이퍼 및 그 제조 방법 - Google Patents

Abstract

본 발명은 다중 막 에피택셜 웨이퍼의 불순물 농도의 분포를 이상적으로 형성하는 방법과 이에 의해 제조된 웨이퍼에 관한 것이다.

이러한 목적을 위한 다중 막 에피택셜 웨이퍼의 제조 방법은 반도체 기판 위에 제 1 에피택셜 반도체 층을 형성하는 단계, 상기 제 1 에피택셜 반도체 층 위에 진성 반도체 층을 형성하는 단계, 상기 진성 반도체 층 위에 제 2 에피택셜 반도체 층을 형성하는 단계를 포함하여 이루어진다. 또한, 상기 진성 반도체 층을 형성하는 단계 이후에 소정의 안정화 시간을 추가하는 것이 바람직하다.

이러한 방법은 이중 막 에피택셜 웨이퍼 뿐만 아니라 삼중 막 이상의 다중 막 에피택셜 웨이퍼의 제조에 있어서도 적용 가능하다.

웨이퍼, 에피택시(epitaxy), 불순물, 실리콘, 다중 막

Description

다중 막 에피택셜 웨이퍼 및 그 제조 방법 {Multiple layer epitaxial wafer and method for manufacturing the same}

도 1은 일반적인 화학기상증착(CVD) 에피택셜(epitaxial) 장비를 설명하기 위한 그림이고,

도 2는 종전 기술에 의한 이중 막 에피택셜 웨이퍼의 단면도이고,

도 3은 본 발명의 일 실시예에 따른 다중 막 에피택셜 웨이퍼의 단면도이고,

도 4a는 진성층(intrinsic layer) 두께 변화에 따른 에피택셜 막의 불순물 농도의 분포 현상(doping-profile)을 보이기 위한 그래프이고,

도 4b는 안정화 시간 변화에 따른 에피택셜 막의 불순물 농도의 분포 현상을 보이기 위한 그래프이다.

본 발명은 다중 막 에피택셜 웨이퍼 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 다중 막 에피택셜 웨이퍼의 불순물 농도의 분포를 이상적으로 형성하는 방법에 관한 것이다.

실리콘 등의 단결정 막을 성장시키기 위한 에피택셜 웨이퍼의 일반적인 제조 방법은 화학기상증착(Chemical Vapor Deposition; CVD) 방법을 이용해 깨끗이 세척 내지 연마된 웨이퍼 기판 위에 에피택셜 층을 증착하는 것이다.

도 1은 일반적인 에피택셜 장비를 설명하기 위한 그림이다.

여기서는 웨이퍼 단위로 공정을 진행하는 단일 웨이퍼 진행 방식에 대한 도면을 표시하였으나, 복수 개의 웨이퍼에 대해 배치 형태(batch-type)로 공정을 진행하는 경우에도 본 발명의 취지를 벗어나지는 않을 것이다.

화학 반응이 일어나게 되는 반응관(reactor tube, 100) 내부에 위치한 기판 지지대(susceptor, 110)에 에피택셜 층을 성장시킬 기판(120)을 안착시킨다. 예를 들어, 실리콘 에피택셜 층을 성장시키는 경우에는 단결정 실리콘 기판을 기판 지지대(110)에 안착시킨 후 반응 공정을 시작하게 된다.

기판이 안착된 후, 요구 조건에 따라 적절한 압력 및 온도를 가하게 되며, 이는 상부의 화살표(140)로 표시하였다. 화학기상증착 방법의 경우 대개 1000?? 이상의 고온 공정을 요구하는데, 이를 위해 반응관(100)은 열선 등 히터(130)에 의해 가열되게 된다. 또한, 에피택셜 층의 성장은 성장시키고자 하는 막의 특성에 따라 상압 또는 감압 상태에서 진행하는 것이 가능하다.

반응관 내의 공정 조건이 안정화 단계에 이르면 반응 기체(150)를 유입시키며 화학 반응을 유도하여 기판(120) 위에서 에피택셜 층(160)을 성장시킨다.

일반적으로 에피택셜 층의 성장방법은 단일 에피택셜 층을 성장 시키는 것이 일반적이나, 최근 전력 트랜지스터(Power MOSFET), 절연 게이트 양극성 트랜지스터(IGBT)용으로 사용되는 에피택셜 웨이퍼에 이중 막(Double Layer)를 사용하는 경우 가 증가하고 있다.

도 2는 종전 기술에 의한 이중 막 에피택셜 웨이퍼의 단면도이다.

이중 막 에피택셜 웨이퍼는 기판(200) 위에 형성되는 제 1 에피택셜 층(210)과 제 2 에피택셜 층(220) 간의 불순물(Dopant)의 성분 내지 농도가 서로 다르게 형성되어서 비저항(Resistivity)의 차이가 있는 것을 말한다. 이 중에서도, 불순물 농도 차이를 얻기 위해 사용하는 경우가 증가하고 있다. 미국 공개특허 524315호, 국제출원 공개특허 WO2003-094254호 등 선행 기술 자료에 의하면 이중 막 또는 삼중 막 구조의 에피택셜 웨이퍼 성장 방법에 대한 연구 결과가 나타나 있다.

한편, 이중 막 에피택셜 웨이퍼에서는 기판 위에 형성되는 제 1 에피택셜 층(210)과 제 2 에피택셜 층(220) 간의 경계면을 중심으로 전이영역(Transition Width, 도시하지 않음)이 발생하게 된다. 불순물의 전이영역은 에피택셜 층 간의 불순물의 자동 확산(Auto-doping)에 의해 초래된다. 즉, 서로 다른 불순물 도핑 농도를 가지는 층 들 간에 불순물의 확산을 일으키려는 경향이 강해지고, 특히 고온 공정이 계속되는 경우에는 이들 불순물들이 열에너지를 공급받아 원하지 않는 확산을 하게 된다.

이중층 형성의 목적은 각기 구별되는 특성을 가지는 에피택셜 층을 얻고자 하는 것인데, 자동 확산이 진행됨에 따라 에피택셜 층 간의 전이영역이 넓어질수록 소자에서 실제로 사용 가능한 에피택셜 층의 범위를 제한하므로 소자 영역에 영향을 미치게 되고, 결국 품질 저하를 유발하게 된다.

이에 따라 자동 확산 현상을 억제하거나 자동 확산으로 인한 전이 영역의 도 핑의 분포 형상(doping-profile)을 보완하기 위한 여러 가지 시도가 있어왔다. 종래 기술 중에서는 실리콘 웨이퍼 표면에 에피택셜 층을 형성시킬 경우 자동 확산이 일어나는 불순물의 양을 보완하기 위해 실리콘의 원료 기체(예를 들어, SiHCl₃)가 반응관으로 공급되는 시점부터 불순물의 양을 단계적 또는 연속적으로 변화시키고, 원하는 농도에 이르는 시점 이후 일정하게 유지하는 방법을 에피택셜 층 성장 방법으로 사용하는 경우도 있다. 또는 자동 확산되는 양보다 많은 불순물을 에피택셜 층 성장의 초기 단계에 공급함으로써 의식적으로 전이영역에서의 불순물 분포 형상을 제어하는 에피택셜 웨이퍼 제조방법을 사용하기도 한다.

하지만 이러한 방법으로는 각 층간의 불순물 분포가 단절적으로 구별되는 이중 막 내지 삼중 막 이상의 다중 막 에피택셜 웨이퍼를 제작하는 데에 한계가 있으며, 제 1 에피택셜 층(210)과 제 2 에피택셜 층(220)간의 불순물의 농도 분포를 제어하기 위해서는 새로운 개선 방법이 필요하다.

본 발명은 상술한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 다중 막 에피택셜 웨이퍼에 있어서 개선된 불순물 분포 형태를 얻을 수 있는 조건을 제공하는 것이다.

본 발명의 다른 목적은 다중 막 에피택셜 웨이퍼를 제조하는 방법에 있어서 불순물의 자동 확산(auto-doping)을 억제함으로써 개선된 불순물 분포를 얻을 수 있는 공정 조건을 제공하는 것이다.

상술한 기술적 과제를 달성하기 위해, 본 발명의 일 실시예에 따른 다중 막 에피택셜 웨이퍼는 불순물 농도가 서로 다른 복수개의 막으로 구성된 에피택셜 웨이퍼에 있어서, 반도체 기판, 상기 반도체 기판 위에 형성된 제 1 에피택셜 반도체 층, 상기 제 1 에피택셜 반도체 층 위에 형성된 진성 반도체 층, 상기 진성 반도체 층 위에 형성된 제 2 에피택셜 반도체 층을 포함하여 이루어진다.

또한, 상기 제 2 에피택셜 반도체 층 상부에 제 2 진성 반도체 층과 제 3 에피택셜 반도체 층이 형성될 수도 있다.

여기서, 상기 진성 반도체 층의 두께는 0.2~0.5㎛로 하는 것이 바람직하며, 에피택셜 층으로 형성되는 것이 바람직하다. 제 2 진성 반도체의 경우도 마찬가지이다.

본 발명의 다른 실시예에 따른 다중 막 에피택셜 웨이퍼의 제조 방법은 불순물 농도가 서로 다른 복수개의 막으로 구성된 에피택셜 웨이퍼를 제조하는 방법에 있어서, 반도체 기판 위에 제 1 에피택셜 반도체 층을 형성하는 단계, 상기 제 1 에피택셜 반도체 층 위에 진성 반도체 층을 형성하는 단계, 상기 진성 반도체 층 위에 제 2 에피택셜 반도체 층을 형성하는 단계를 포함하여 이루어진다.

또한, 상기 제 2 에피택셜 반도체 층 상부에 제 2 진성 반도체 층과 제 3 에피택셜 반도체 층을 형성할 수도 있다.

여기서, 상기 진성 반도체 층의 두께는 0.2~0.5㎛로 하는 것이 바람직하며, 에피택셜 층으로 형성되는 것이 바람직하다. 제 2 진성 반도체의 경우도 마찬가지 이다.

또한, 상기 진성 반도체 층을 형성하는 단계 이후에 소정의 안정화 시간을 추가하는 것이 바람직하다. 이때, 상기 소정의 안정화 시간은 최소 15초로 하는 것이 바람직하다. 제 2 진성 반도체 층을 형성하는 단계의 경우도 마찬가지이다.

이하, 첨부한 도면을 참고로 하여 본 발명에 따른 바람직한 일 실시예를 상세히 설명하게 설명하면 다음과 같다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

도 3은 본 발명의 일 실시예에 따른 다중 막 에피택셜 웨이퍼의 단면도이다.

본 발명에서는 준비된 기판(200) 위에 제 1 에피택셜 층(210)을 성장시킨 후 제 2 에피택셜 층(220)을 성장시키는 공정에 있어서 종전 기술과 다른 2 가지 방법을 적용한다.

실리콘 에피택셜 층을 성장시키는 방법을 예로 들어 설명을 하기로 한다. 첫 번째 방법은 제 1 에피택셜 실리콘 층(210)과 제 2 에피택셜 실리콘 층(220)의 사이에 진성층(215)을 형성시키는 방법이다.

준비된 기판(예를 들어 실리콘 기판, 200) 위에 제 1 에피택셜 실리콘 층(210)을 성장시킨 이후 불순물(Dopant) 기체의 공급 없이 실리콘 원료 기체(예를 들어 SiHCl_3, 도 1의 150) 만을 반응관(도 1의 100)으로 공급하여 불순물이 포함되지 않은 진성 실리콘 층(Intrinsic Layer, 215)을 성장시킨다. 이때 진성층은 제 1 에피택셜 실리콘 층(210) 및 제 2 에피택셜 실리콘 층(220) 과의 계면 특성을 고려 할 때, 동일 물질인 실리콘을 에피택셜 방식으로 성장시켜서 형성하는 것이 바람직하다.

도 4a는 진성층(intrinsic layer) 두께 변화에 따른 에피택셜 막의 불순물 농도의 분포 현상(doping-profile)을 보이기 위한 그래프이다.

도 4a 상에서 마름모꼴 도형으로 표시한 바와 같이 진성층이 존재하지 않거나 진성층의 두께가 매우 얇은 경우에는 제 1 에피택셜 층(1st layer)과 제 2 에피택셜 층(2nd layer) 간에 자동 확산이 급격하게 일어나서 전이영역의 두께가 2㎛ 정도로 크게 나타나는 것을 볼 수 있다. 반면에, 도 4a 상에서 네모 도형 또는 세모 도형으로 표시한 바와 같이 진성층의 두께를 0.2㎛ 이상의 두께로 형성하는 경우에는 전이영역의 두께가 1.5㎛ 이하로 나타나고, 또한 전이 영역 내에서도 자동 확산으로 침투된 불순물의 농도가 현저히 줄어들었음을 볼 수 있다.

이와 같이 진성층의 존재는 서로 다른 불순물 농도를 가지는 2개의 층 사이에서 자동 확산을 감소시키는 완충 막(buffer layer)의 역할을 하게 된다. 다만, 0.5㎛ 이상의 두꺼운 두께로 진성층을 형성시킬 경우에는 새로운 층이 추가되는 것과 같은 효과가 나타날 수 있고, 이는 이중 막 에피택셜 웨이퍼의 사용 목적에 위배되는 것으로 진성층의 두께는 가능하면 얇은 것이 바람직하다. 도 4a에서도 진성층의 두께를 0.2㎛로 한 경우와 0.5㎛로 한 경우에 불순물 농도 분포 형태에 큰 차이가 없으므로 0.2~0.5㎛ 정도로 진성층을 형성시키는 것이 불순물 농도 분포 형태를 개선시키면서도 에피택셜 층의 고유한 성질을 저하시키지 않을 수 있다고 볼 것이다.

이상에서 설명한 실시예는 이중 막 에피택셜 웨이퍼의 제조 방법을 중심으로 설명하였지만, 삼중 막 또는 그 이상의 다중 막 에피택셜 웨이퍼의 제조에 있어서도 서로 다른 도핑 농도를 가지는 에피택셜 층 사이에 진성층을 삽입하는 형태로 적용 가능할 것이다.

본 발명에서 제안하는 공정 방법의 두 번째 사항은 제 1 에피택셜 층(210)의 형성 공정 후 상기 진성층(215)을 제 1 에피택셜 층(210) 위에 형성한 후에 제 2 에피택셜 층의 형성 공정의 사이에 안정화를 위한 시간을 두는 것이다.

제 1 에피택셜 층(210), 진성층(215), 제 2 에피택셜 층(220)의 불순물 농도가 각각 다르기 때문에 각 층의 형성 공정에 있어서 유입되는 가스(도 1의 150)에 포함되어 있는 불순물 원소의 양을 조정해야 한다. 이 경우 유입되는 기체의 흐름을 안정화시키지 않고 제 2 에피택셜 층(220)을 성장시킬 경우 제 2 에피택셜 층의 불순물 농도 분포 형태가 일정하지 않게 된다.

도 4b는 안정화 시간 변화에 따른 에피택셜 막의 불순물 농도의 분포 현상을 보이기 위한 그래프이다.

도 4b에서 볼 수 있듯이, 안정화 시간을 두지 않고 제 2 에피택셜 층을 성장시킨 경우에는 전이 영역의 두께가 2㎛ 이상으로 크게 나타나지만, 안정화 시간을 15초 이상 유지를 한 후에 제 2 에피택셜 층을 성장시킨 경우에는 전이 영역의 두께가 1㎛ 이상 현저히 줄어들고 불순물 농도의 분포도 현저히 개선되고 있다.

따라서 제 2 에피택셜 층을 성장시키기 전에 유입되는 가스의 안정화 시간을 최소 15초 이상 유지를 해야 제 1 에피택셜 층과 제 2 에피택셜 층간의 불순물 농 도 분포 형태를 원하는 형상을 가지도록 제어할 수 있다. 다만, 30초 이상의 안정화 시간을 가하거나 그 이상의 안정화 시간을 유지하여도 더 이상 불순물 농도 분포 형태가 개선되는 것은 아니므로, 지나치게 긴 안정화 시간을 필요로 하지는 않는다.

이상에서 설명한 두 번째 방법에 대한 실시예는 이중 막 에피택셜 웨이퍼의 제조 방법을 중심으로 설명하였지만, 삼중 막 또는 그 이상의 다중 막 에피택셜 웨이퍼의 제조에 있어서도 서로 다른 도핑 농도를 가지는 에피택셜 층을 성장시키기 전에 15초 이상의 안정화 시간을 두는 방법을 적용하면 계면 특성과 불순물 농도의 분포 형태를 개선하는 것이 가능할 것이다.

상술한 바와 같이 본 발명에 의하면, 이중 막 내지 다중 막 구조의 에피택셜 웨이퍼 제조에 있어서 불순물의 자동 확산을 제어하여 목표하는 불순물 분포 형태를 얻을 수 있으므로, 에피택셜 웨이퍼의 품질을 향상시키고, 최종적으로 수율 향상과 비용 절감의 효과를 기대할 수 있다.

Claims (20)

1. 삭제
2. 불순물 농도가 서로 다른 복수 개의 막으로 구성된 에피택셜 웨이퍼에 있어서,

   반도체 기판,

   상기 반도체 기판 위에 형성된 제 1 에피택셜 반도체 층,

   상기 제 1 에피택셜 반도체 층 위에 형성된 진성 반도체 층,

   상기 진성 반도체 층 위에 형성된 제 2 에피택셜 반도체 층을 포함하며,

   상기 진성 반도체 층의 두께는 0.2~0.5㎛로 하는 것을 특징으로 하는 다중 막 에피택셜 웨이퍼.
3. 제 2 항에 있어서, 상기 진성 반도체 층은 에피택셜 층으로 형성되는 것을 특징으로 하는 다중 막 에피택셜 웨이퍼.
4. 제 2 항에 있어서, 상기 제 2 에피택셜 반도체 층 상부에 제 2 진성 반도체 층과 제 3 에피택셜 반도체 층을 형성하는 것을 특징으로 하는 다중 막 에피택셜 웨이퍼.
5. 제 4 항에 있어서, 상기 제 2 진성 반도체 층의 두께는 0.2~0.5㎛로 하는 것을 특징으로 하는 다중 막 에피택셜 웨이퍼.
6. 제 4 항 또는 제 5 항에 있어서, 상기 제 2 진성 반도체 층은 에피택셜 층으로 형성되는 것을 특징으로 하는 다중 막 에피택셜 웨이퍼.
7. 삭제
8. 불순물 농도가 서로 다른 복수개의 막으로 구성된 에피택셜 웨이퍼를 제조하는 방법에 있어서,

   반도체 기판 위에 제 1 에피택셜 반도체 층을 형성하는 단계,

   상기 제 1 에피택셜 반도체 층 위에 진성 반도체 층을 형성하는 단계,

   상기 진성 반도체 층 위에 제 2 에피택셜 반도체 층을 형성하는 단계를 포함하며,

   상기 진성 반도체 층의 두께는 0.2~0.5㎛로 하는 것을 특징으로 하는 다중 막 에피택셜 웨이퍼의 제조 방법.
9. 제 8 항에 있어서, 상기 진성 반도체 층은 에피택셜 층으로 형성하는 것을 특징으로 하는 다중 막 에피택셜 웨이퍼의 제조 방법.
10. 제 8 항에 있어서, 상기 진성 반도체 층은 두께가 0.2~0.5㎛인 에피택셜 층으로 형성되는 것을 특징으로 하는 다중 막 에피택셜 웨이퍼의 제조 방법.
11. 제 8 항에 있어서, 상기 제 2 에피택셜 반도체 층 상부에 제 2 진성 반도체 층과 제 3 에피택셜 반도체 층을 더 형성하는 것을 특징으로 하는 다중 막 에피택셜 웨이퍼의 제조 방법.
12. 제 11 항에 있어서, 상기 제 2 진성 반도체 층의 두께는 0.2~0.5㎛로 하는 것을 특징으로 하는 다중 막 에피택셜 웨이퍼의 제조 방법.
13. 제 11 항에 있어서, 상기 제 2 진성 반도체 층은 에피택셜 층으로 형성되는 것을 특징으로 하는 다중 막 에피택셜 웨이퍼의 제조 방법.
14. 제 11 항에 있어서, 상기 제 2 진성 반도체 층은 두께가 0.2~0.5㎛인 에피택셜 층으로 형성되는 것을 특징으로 하는 다중 막 에피택셜 웨이퍼의 제조 방법.
15. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서, 상기 진성 반도체 층을 형성하는 단계 이후에 소정의 안정화 시간을 추가하는 것을 특징으로 하는 다중 막 에피택셜 웨이퍼의 제조 방법.
16. 제 15 항에 있어서, 상기 소정의 안정화 시간은 최소 15초로 하는 것을 특징 으로 하는 다중 막 에피택셜 웨이퍼의 제조 방법.
17. 제 11 항에 있어서, 상기 제 2 진성 반도체 층을 형성하는 단계 이후에 소정의 안정화 시간을 추가하는 것을 특징으로 하는 다중 막 에피택셜 웨이퍼의 제조 방법.
18. 제 17 항에 있어서, 상기 소정의 안정화 시간은 최소 15초로 하는 것을 특징으로 하는 다중 막 에피택셜 웨이퍼의 제조 방법.
19. 제 12 항 내지 제 14 항 중 어느 한 항에 있어서, 상기 제 2 진성 반도체 층을 형성하는 단계 이후에 소정의 안정화 시간을 추가하는 것을 특징으로 하는 다중 막 에피택셜 웨이퍼의 제조 방법.
20. 제 19 항에 있어서, 상기 소정의 안정화 시간은 최소 15초로 하는 것을 특징으로 하는 다중 막 에피택셜 웨이퍼의 제조 방법.

Images