JPH04245419A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
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- JPH04245419A JPH04245419A JP3157191A JP3157191A JPH04245419A JP H04245419 A JPH04245419 A JP H04245419A JP 3157191 A JP3157191 A JP 3157191A JP 3157191 A JP3157191 A JP 3157191A JP H04245419 A JPH04245419 A JP H04245419A
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- FDNAPBUWERUEDA-UHFFFAOYSA-N silicon tetrachloride Chemical compound Cl[Si](Cl)(Cl)Cl FDNAPBUWERUEDA-UHFFFAOYSA-N 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体基板の製造方
法、特に高濃度不純物を局所または全体に有する半導体
基板へのエピタキシャル膜成長方法に係り、所定成膜温
度より高温度からの降温中に第一層目のエピタキシャル
層を成膜し、次いで所定成膜温度で第二層目のエピタキ
シャル層を成膜し、高濃度不純物領域からのオートドー
ピングを防止して、均質かつすぐれた特性のエピタキシ
ャル膜を得る半導体基板の製造方法に関する。
法、特に高濃度不純物を局所または全体に有する半導体
基板へのエピタキシャル膜成長方法に係り、所定成膜温
度より高温度からの降温中に第一層目のエピタキシャル
層を成膜し、次いで所定成膜温度で第二層目のエピタキ
シャル層を成膜し、高濃度不純物領域からのオートドー
ピングを防止して、均質かつすぐれた特性のエピタキシ
ャル膜を得る半導体基板の製造方法に関する。
【０００２】
【従来の技術】従来、高濃度不純物を局所的に有する半
導体基板にエピタキシャル膜形成を行なう場合には、例
えば、図２に示す如く、ＳｉＨＣｌ３（トリクロールシ
ラン）をＳｉ源として使用し、１１５０〜１１９０℃の
温度でＨ２（水素）ガスやＨ２＋ＨＣｌ（塩酸ガス）の
混合ガスにて半導体基板表面をエッチングして清浄化し
た後に、１０００℃に温度を下げてＳｉＨＣｌ３ガスに
不純物ガスを混合したガスを所定の厚さのエピタキシャ
ル膜になるまで、エピタキシャル膜形成の方法が主に用
いられていた。
導体基板にエピタキシャル膜形成を行なう場合には、例
えば、図２に示す如く、ＳｉＨＣｌ３（トリクロールシ
ラン）をＳｉ源として使用し、１１５０〜１１９０℃の
温度でＨ２（水素）ガスやＨ２＋ＨＣｌ（塩酸ガス）の
混合ガスにて半導体基板表面をエッチングして清浄化し
た後に、１０００℃に温度を下げてＳｉＨＣｌ３ガスに
不純物ガスを混合したガスを所定の厚さのエピタキシャ
ル膜になるまで、エピタキシャル膜形成の方法が主に用
いられていた。
【０００３】従来の半導体基板に半導体素子を形成した
場合、耐圧特性の劣化や電流増幅率の低下等の半導体素
子特性が劣化してしまうという問題があった。
場合、耐圧特性の劣化や電流増幅率の低下等の半導体素
子特性が劣化してしまうという問題があった。
【０００４】
【発明が解決しようとする課題】従来の半導体基板に半
導体素子を形成した場合、耐圧特性の劣化や電流増幅率
の低下等の半導体素子特性が劣化してしまうという問題
に鑑み、成膜行程を検討した結果、成膜に先駆けて行う
成膜温度以上の高温度エッチング清浄後、降温し所定の
成膜温度で成膜する際にオートドーピングがあり、これ
が膜特性を劣化させることを知見した。
導体素子を形成した場合、耐圧特性の劣化や電流増幅率
の低下等の半導体素子特性が劣化してしまうという問題
に鑑み、成膜行程を検討した結果、成膜に先駆けて行う
成膜温度以上の高温度エッチング清浄後、降温し所定の
成膜温度で成膜する際にオートドーピングがあり、これ
が膜特性を劣化させることを知見した。
【０００５】すなわち、従来のエピタキシャル成長の方
法では、半導体基板表面をエッチング清浄化した後に、
所定の温度まで温度を下げてからエピタキシャル膜を成
長していたため、エピタキシャル成長中に基板及び基板
内の高濃度不純物領域からのオートドーピングのため、
エピタキシャル膜内に高濃度不純物層や、反転層が形成
されてしまい、実効エピタキシャル膜厚みが減少するこ
とを知見した。
法では、半導体基板表面をエッチング清浄化した後に、
所定の温度まで温度を下げてからエピタキシャル膜を成
長していたため、エピタキシャル成長中に基板及び基板
内の高濃度不純物領域からのオートドーピングのため、
エピタキシャル膜内に高濃度不純物層や、反転層が形成
されてしまい、実効エピタキシャル膜厚みが減少するこ
とを知見した。
【０００６】このため、従来のエピタキシャル成長によ
る半導体基板に半導体素子を形成した場合、実効エピタ
キシャル膜厚みが減少し、素子の電気的特性を劣化させ
るため、耐圧特性の劣化や電流増幅率の低下等の半導体
素子特性が劣化してしまうという問題が生じていた。
る半導体基板に半導体素子を形成した場合、実効エピタ
キシャル膜厚みが減少し、素子の電気的特性を劣化させ
るため、耐圧特性の劣化や電流増幅率の低下等の半導体
素子特性が劣化してしまうという問題が生じていた。
【０００７】この発明は、表面に高濃度不純物領域を形
成した半導体基板上に形成したエピタキシャル膜の特性
の劣化を防止、すなわち実効エピタキシャル膜厚みが減
少させない成膜方法の提供を目的としている。
成した半導体基板上に形成したエピタキシャル膜の特性
の劣化を防止、すなわち実効エピタキシャル膜厚みが減
少させない成膜方法の提供を目的としている。
【０００８】
【課題を解決するための手段】この発明は、表面に高濃
度不純物領域を形成した半導体基板上にエピタキシャル
層を形成する半導体基板の製造方法において、所定成膜
温度より高温度からの降温中に第一層目のエピタキシャ
ル層を成膜し、次いで所定成膜温度で第二層目のエピタ
キシャル層を成膜することを特徴とする半導体基板の製
造方法である。
度不純物領域を形成した半導体基板上にエピタキシャル
層を形成する半導体基板の製造方法において、所定成膜
温度より高温度からの降温中に第一層目のエピタキシャ
ル層を成膜し、次いで所定成膜温度で第二層目のエピタ
キシャル層を成膜することを特徴とする半導体基板の製
造方法である。
【０００９】
【作用】この発明は、高濃度不純物領域を形成した半導
体基板上にエピタキシャル層を形成する半導体基板の製
造方法において、所定のエピタキシャル層成長温度より
高い温度より温度を下げながら、第一層目のエピタキシ
ャル層を成長させた後に所定の温度で第二層目のエピタ
キシャル層を成長させるものである。
体基板上にエピタキシャル層を形成する半導体基板の製
造方法において、所定のエピタキシャル層成長温度より
高い温度より温度を下げながら、第一層目のエピタキシ
ャル層を成長させた後に所定の温度で第二層目のエピタ
キシャル層を成長させるものである。
【００１０】したがって、この発明による半導体基板は
、所定成膜温度より高温度からの降温中に第一層目のエ
ピタキシャル層を成膜するため、エピタキシャル成長中
に基板及び基板内の高濃度不純物領域からのオートドー
ピングが防止され、成膜された膜厚みの全てが利用でき
、従来の如き実効エピタキシャル膜厚みの減少がない。 この発明による半導体基板に半導体素子を形成した場合
、素子の設計に必要な実効エピタキシャル膜厚みを確保
できるため、設計どおりの電気的特性を発揮させること
ができる。
、所定成膜温度より高温度からの降温中に第一層目のエ
ピタキシャル層を成膜するため、エピタキシャル成長中
に基板及び基板内の高濃度不純物領域からのオートドー
ピングが防止され、成膜された膜厚みの全てが利用でき
、従来の如き実効エピタキシャル膜厚みの減少がない。 この発明による半導体基板に半導体素子を形成した場合
、素子の設計に必要な実効エピタキシャル膜厚みを確保
できるため、設計どおりの電気的特性を発揮させること
ができる。
【００１１】この発明による製造方法において、所定成
膜温度より高温度とは、所定のエピタキシャル層成長温
度より高い温度であり、例えば、Ｈ２ガスによる半導体
基板表面清浄化の工程、ＨＣｌガスによるガスエッチン
グ工程での雰囲気温度などをいう。すなわち、実施例で
はＨ２ガスによる半導体基板表面清浄化の工程を用いた
場合を示すが、ＨＣｌガスによるガスエッチング工程を
導入し、かかるガスエッチングの雰囲気温度からの降温
中に第一層目のエピタキシャル層を成膜することもでき
る。
膜温度より高温度とは、所定のエピタキシャル層成長温
度より高い温度であり、例えば、Ｈ２ガスによる半導体
基板表面清浄化の工程、ＨＣｌガスによるガスエッチン
グ工程での雰囲気温度などをいう。すなわち、実施例で
はＨ２ガスによる半導体基板表面清浄化の工程を用いた
場合を示すが、ＨＣｌガスによるガスエッチング工程を
導入し、かかるガスエッチングの雰囲気温度からの降温
中に第一層目のエピタキシャル層を成膜することもでき
る。
【００１２】また、高濃度不純物領域を形成した半導体
基板の成膜において、成膜前の種々の清浄工程、あるい
は成膜温度より高い熱処理工程などの工程を経る場合な
ど、いずれの場合もこの発明を適用することができる。 実施例ではＰ型半導体基板にＮ型高濃度不純物領域を形
成した上で、ＳｉＨＣｌ３を用いてＮ型エピタキシャル
膜を形成する場合について説明するが、いずれの半導体
基板の製造方法にもこの発明を適用することができる。 また、エピタキシャル膜のシリコンガスとして、実施例
ではＳｉＨＣｌ３ガスを用いるが、他にＳｉＨ２Ｃｌ２
、ＳｉＣｌ４を用いることもでき、何れの材質の成膜に
もこの発明を適用することができる。
基板の成膜において、成膜前の種々の清浄工程、あるい
は成膜温度より高い熱処理工程などの工程を経る場合な
ど、いずれの場合もこの発明を適用することができる。 実施例ではＰ型半導体基板にＮ型高濃度不純物領域を形
成した上で、ＳｉＨＣｌ３を用いてＮ型エピタキシャル
膜を形成する場合について説明するが、いずれの半導体
基板の製造方法にもこの発明を適用することができる。 また、エピタキシャル膜のシリコンガスとして、実施例
ではＳｉＨＣｌ３ガスを用いるが、他にＳｉＨ２Ｃｌ２
、ＳｉＣｌ４を用いることもでき、何れの材質の成膜に
もこの発明を適用することができる。
【００１３】この発明による製造方法は、所定成膜温度
より高温度からの降温中に成膜した第一層目エピタキシ
ャル層と、続く所定成膜温度での成膜による第二層目エ
ピタキシャル層とで所定膜厚みのエピタキシャル層を得
るものであるが、第一層目と第二層目の厚み比率がエピ
タキシャル膜内不純物濃度分布に影響するため、半導体
基板の用途、すなわち後工程で成膜する半導体素子等あ
るいは要求されるエピタキシャル膜の特性等に応じて、
例えば全膜厚み３μｍ程度の場合、第一層目のエピタキ
シャル層を０．５〜１μｍ程度とするなど、第一層目と
第二層目の厚み比率を適宜選定することができる。
より高温度からの降温中に成膜した第一層目エピタキシ
ャル層と、続く所定成膜温度での成膜による第二層目エ
ピタキシャル層とで所定膜厚みのエピタキシャル層を得
るものであるが、第一層目と第二層目の厚み比率がエピ
タキシャル膜内不純物濃度分布に影響するため、半導体
基板の用途、すなわち後工程で成膜する半導体素子等あ
るいは要求されるエピタキシャル膜の特性等に応じて、
例えば全膜厚み３μｍ程度の場合、第一層目のエピタキ
シャル層を０．５〜１μｍ程度とするなど、第一層目と
第二層目の厚み比率を適宜選定することができる。
【００１４】また、第一層目と第二層目の厚み比率に応
じて、所定成膜温度より高温度からの降温時の降温勾配
を選定したり、あるいは第一層と第二層で膜材質あるい
は成膜ガスを変えるなどの成膜手段を用いることにより
、積極的にエピタキシャル膜内不純物濃度分布を制御す
ることもでき、半導体素子等あるいは要求されるエピタ
キシャル膜の特性等に応じた半導体基板を製造すること
ができる。
じて、所定成膜温度より高温度からの降温時の降温勾配
を選定したり、あるいは第一層と第二層で膜材質あるい
は成膜ガスを変えるなどの成膜手段を用いることにより
、積極的にエピタキシャル膜内不純物濃度分布を制御す
ることもでき、半導体素子等あるいは要求されるエピタ
キシャル膜の特性等に応じた半導体基板を製造すること
ができる。
【００１５】
【実施例】図１は、Ｐ型半導体基板にＮ型高濃度不純物
領域を形成した上で、ＳｉＨＣｌ３を用いてＮ型エピタ
キシャル膜を形成するこの発明の一実施例を示すエピタ
キシャル成長時の温度と時間の関係を示すグラフである
。
領域を形成した上で、ＳｉＨＣｌ３を用いてＮ型エピタ
キシャル膜を形成するこの発明の一実施例を示すエピタ
キシャル成長時の温度と時間の関係を示すグラフである
。
【００１６】まず、１１７０℃の温度で、Ｈ２ガスを用
いて高濃度不純物領域を有する半導体基板表面を清浄化
した後に、温度を下げながら、ＳｉＨＣｌ３ガスをＳｉ
源として用いて、厚さ０．５μｍ程度の第一層目のエピ
タキシャル層を形成する。次に、所定の温度１０００℃
にて、所定の膜厚となるように第二層目のエピタキシャ
ル層を形成する。上記の製造方法にて、Ｎ型の高濃度不
純物領域（層抵抗１０Ω／口）を形成したＰ型のシリコ
ン基板（比抵抗１０〜２０Ω−ｃｍ）上に、全体厚さと
して３μｍで比抵抗５Ω−ｃｍのＮ型エピタキシャル層
を形成した場合のエピタキシャル膜内不純物濃度分布を
図３に示す。
いて高濃度不純物領域を有する半導体基板表面を清浄化
した後に、温度を下げながら、ＳｉＨＣｌ３ガスをＳｉ
源として用いて、厚さ０．５μｍ程度の第一層目のエピ
タキシャル層を形成する。次に、所定の温度１０００℃
にて、所定の膜厚となるように第二層目のエピタキシャ
ル層を形成する。上記の製造方法にて、Ｎ型の高濃度不
純物領域（層抵抗１０Ω／口）を形成したＰ型のシリコ
ン基板（比抵抗１０〜２０Ω−ｃｍ）上に、全体厚さと
して３μｍで比抵抗５Ω−ｃｍのＮ型エピタキシャル層
を形成した場合のエピタキシャル膜内不純物濃度分布を
図３に示す。
【００１７】比較のため上述の如くＰ型の比抵抗１０〜
２０Ω−ｃｍのシリコン基板に高濃度のＮ型不純物を１
×１０１８〜１０１９ａｔｏｍｓ／ｃｃの濃度で局所的
に注入した上に、図２に示す如く、従来の成膜方法で比
抵抗５Ω−ｃｍの厚さ３μｍＮ型エピタキシャル膜を形
成した場合のエピタキシャル成長膜内の不純物濃度分布
を図４に示す。
２０Ω−ｃｍのシリコン基板に高濃度のＮ型不純物を１
×１０１８〜１０１９ａｔｏｍｓ／ｃｃの濃度で局所的
に注入した上に、図２に示す如く、従来の成膜方法で比
抵抗５Ω−ｃｍの厚さ３μｍＮ型エピタキシャル膜を形
成した場合のエピタキシャル成長膜内の不純物濃度分布
を図４に示す。
【００１８】図４に示す如く、従来の成膜方法ではオー
トドーピングの影響により実質的なエピタキシャル膜厚
（フラットゾーン幅）が、成長エピタキシャル膜厚より
も減少していることがわかる。これに対してこの発明の
成膜方法では半導体基板とエピタキシャル膜との界面近
傍での不純物濃度勾配が、従来に比して急勾配となって
おり、エピタキシャル成長中のオートドーピングが防止
され、実効エピタキシャル膜厚みの減少がないことがわ
かる。
トドーピングの影響により実質的なエピタキシャル膜厚
（フラットゾーン幅）が、成長エピタキシャル膜厚より
も減少していることがわかる。これに対してこの発明の
成膜方法では半導体基板とエピタキシャル膜との界面近
傍での不純物濃度勾配が、従来に比して急勾配となって
おり、エピタキシャル成長中のオートドーピングが防止
され、実効エピタキシャル膜厚みの減少がないことがわ
かる。
【００１９】
【発明の効果】この発明は、上述した如く、高濃度不純
物領域を局所的または全体に形成された半導体基板上に
エピタキシャル膜を形成する場合に、所定のエピタキシ
ャル成長温度より高い温度より温度を下げながら第一層
目のエピタキシャル膜を成長させ、次に所定の温度で第
二層目のエピタキシャル膜を成長させる工程であるため
、高濃度不純物領域からのオートドーピングを低減させ
て、不純物濃度勾配の急なエピタキシャル膜を形成でき
、耐圧特性の優れた半導体素子用の半導体基板を得るこ
とができる。
物領域を局所的または全体に形成された半導体基板上に
エピタキシャル膜を形成する場合に、所定のエピタキシ
ャル成長温度より高い温度より温度を下げながら第一層
目のエピタキシャル膜を成長させ、次に所定の温度で第
二層目のエピタキシャル膜を成長させる工程であるため
、高濃度不純物領域からのオートドーピングを低減させ
て、不純物濃度勾配の急なエピタキシャル膜を形成でき
、耐圧特性の優れた半導体素子用の半導体基板を得るこ
とができる。
【図１】この発明の一実施例を示すエピタキシャル成長
時の温度と時間の関係を示すグラフである。
時の温度と時間の関係を示すグラフである。
【図２】従来の成膜方法を示すエピタキシャル成長時の
温度と時間の関係を示すグラフである。
温度と時間の関係を示すグラフである。
【図３】この発明による半導体基板のエピタキシャル成
長膜内の不純物濃度を示す不純物濃度分布図である。
長膜内の不純物濃度を示す不純物濃度分布図である。
【図４】従来の製造方法による半導体基板のエピタキシ
ャル成長膜内の不純物濃度を示す不純物濃度分布図であ
る。
ャル成長膜内の不純物濃度を示す不純物濃度分布図であ
る。
Claims (1)
- 【請求項１】 表面に高濃度不純物領域を形成した半
導体基板上にエピタキシャル層を形成する半導体基板の
製造方法において、所定成膜温度より高温度からの降温
中に第一層目のエピタキシャル層を成膜し、次いで所定
成膜温度で第二層目のエピタキシャル層を成膜すること
を特徴とする半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03157191A JP3147338B2 (ja) | 1991-01-30 | 1991-01-30 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03157191A JP3147338B2 (ja) | 1991-01-30 | 1991-01-30 | 半導体基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04245419A true JPH04245419A (ja) | 1992-09-02 |
| JP3147338B2 JP3147338B2 (ja) | 2001-03-19 |
Family
ID=12334864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03157191A Expired - Lifetime JP3147338B2 (ja) | 1991-01-30 | 1991-01-30 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3147338B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2009507997A (ja) * | 2005-08-17 | 2009-02-26 | アプライド マテリアルズ インコーポレイテッド | 半導体膜堆積特徴をコントロールするための方法および装置 |
| JP2010182769A (ja) * | 2009-02-04 | 2010-08-19 | Fuji Electric Systems Co Ltd | 薄膜形成方法 |
| US8530340B2 (en) | 2003-03-13 | 2013-09-10 | Asm America, Inc. | Epitaxial semiconductor deposition methods and structures |
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-
1991
- 1991-01-30 JP JP03157191A patent/JP3147338B2/ja not_active Expired - Lifetime
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