KR20100075364A

KR20100075364A - 반도체 기판의 제조방법 및 반도체 기판

Info

Publication number: KR20100075364A
Application number: KR1020090088718A
Authority: KR
Inventors: 크리스토프 피게; 크리스토프 부비에; 세린느 까일레; 알렉시스 드루앵; 띠보 모리스
Original assignee: 에스.오.아이. 테크 실리콘 온 인슐레이터 테크놀로지스
Priority date: 2008-12-24
Filing date: 2009-09-18
Publication date: 2010-07-02
Also published as: TW201025445A; EP2202795A1; CN101764103A; JP2010153815A; SG162653A1; US20100164048A1

Abstract

본 발명은, SOI형 기판을 제공하는 단계, 확산 장벽층을 제공하는 단계, 제2 반도체층을 제공하는 단계를 포함하는 반도체 기판의 제조 방법에 관한 것이다. 확산 장벽층을 제공함으로써 고농도 도핑된 제1 반도체층으로부터 제2 반도체층으로의 확산을 억제할 수 있다. 또한 본 발명은 이러한 기판을 포함하는 대응하는 반도체 기판과 광전 소자에 관한 것이다.

광전 소자, SOI, 반도체층, 확산 장벽층

Description

반도체 기판의 제조방법 및 반도체 기판{Method for fabricating a semiconductor substrate and semiconductor substrate}

본 발명은 베이스, 절연층 및 제1 도펀트 농도를 갖는 제1 반도체층을 포함하는 절연체 상의 반도체(semiconductor on insulator)형 기판을 제공하는 단계와 상기 제1 도펀트 농도와 다른 제2 도펀트 농도를 갖는, 특히 상기 제1 반도체층과 동일한 물질층의 제2 반도체층을 제공하는 단계를 포함하는 반도체 기판의 제조방법에 관한 것이다. 나아가 본 발명은 이에 대응하는 반도체 기판에 관한 것이다.

예를 들어 디지털 CMOS/CCD 비디오 또는 포토그래픽 카메라들에 사용되는 이미지 센서에서와 같은 광전자 공학에서 SOI 기판과 같은 특정 기판이 요구된다. SOI 기판의 소자층 내에 형성된 이미지 센서들은 센서들의 후방부를 센서의 광 입사측에 대해 노출시키기 위해 최종 기판으로 이전된다. 매립 옥사이드(BOX; buried oxide)가 식각 스토퍼로 사용될 수 있음에 따라 BOX가 베이스 상에 제공되는 SOI형 기판을 사용하는 것이 제안되었다.

이러한 소자들에서, 얇은 고농도 도핑된 p++(또는 n++) 제1 반도체층이 매립 옥사이드 상에 직접 제공되며, 이어서 저 도펀트 농도(p-/n-층)를 갖는 제2 반도체 층이 제1 반도체층 상에 직접 제공된다. 고농도 도핑된 층의 역할은 계면 결함들에 의해 유발되는 암전류를 제한하기 위해 상기 반도체층과 매립 옥사이드 사이의 계면을 보호하기 위한 것이다. 상기 제2 반도체층은 광자들이 전자들로 변환되는 영역에 상당한다.

전술한 기판들에서, 특히 예를 들어 청색광의 단파장 영역에서 불만족스러운광자/전자 변환 효율이 관찰되었다. 그것으로부터 시작해서 본 발명의 목적은 향상된 광자/전자 변환 효율을 갖는 전술한 종류의 반도체 기판을 제조하는 방법을 제공하는 것이다.

본 발명의 목적은 청구항 1의 방법에 의해 달성된다. 따라서, 본 발명의 방법은 a) 베이스, 절연층 및 제1 도펀트 농도를 갖는 제1 반도체층을 포함하는 절연체 상의 반도체(SOI:Semiconductor On Insulator)형 기판, 특히 절연체 상의 실리콘(Silicon on insulator) 기판을 제공하는 단계; b) 확산 장벽층을 제공하는 단계; 및 c) 상기 확산 장벽층 위로(over), 특히 위에(on) 상기 제1 도펀트 농도와 다른 제2 도펀트 농도를 갖는, 상기 제1 반도체층과 동일한 물질층의 제2 반도체층을 제공하는 단계를 포함한다.

상기 제1 반도체층과 제2 반도체층 사이에 확산 장벽층을 제공함으로써, 상기 두 도펀트 농도 사이의 과도 영역(transition region)의 두께가 감소될 수 있다. 결과적으로 광자/전자 변환 효율이 향상될 수 있다.

바람직하게는, 상기 확산 장벽층과 상기 제1 반도체층은 본질적으로 동일한 격자 파라미터를 갖는다. 상기 반도체 기판은 원하는 광전 소자들을 형성하기 위해 추가의 공정 단계들을 거칠 것이다. 이러한 추가 공정 단계들 동안에 상기 기판은 또한 온도 증감의 변화를 받게될 것이다. 유사하거나 동일한 격자 파라미터들을 갖는 구조를 제공함으로써, 결정 결함들의 발생을 유발할 수 있는 층들 사이의 계면에서의 불필요한 스트레스의 발생이 억제될 수 있다.

바람직하게는, 상기 확산 장벽층은, 특히 상기 제1 및 제2 도펀트들이 붕소 또는 인 중의 하나일 때, 0 ≤ x ≤ 1 및 0 < y ≤ 0.04, 바람직하게는 0.03 ≤ y ≤ 0.04 인 Si_1-x-yGe_xC_y 층일 수 있다. 특히, 제1 및/또는 제2 반도체층으로서 실리콘의 경우에는 실리콘 또는 실리콘 저머늄 속으로의 탄소의 삽입은 특히 도펀트 붕소 및 인에 대하여 확산계수의 감소를 유발한다. 제1 및 제2 도펀트의 종(species)은 공정을 촉진하기 위해 동일한 것이 바람직하다.

바람직하게는, 상기 확산 장벽층의 조성은 x = αy, 8 < α < 11의 조건을 만족시킨다. 이것은 실리콘 결정 구조 속으로 탄소 1원자를 부가하는 경우, α, 특히 9원자의 저머늄을 부가해야 하는 것이라는 것을 나타낸다. 이 경우, 제1 반도체층과 확산 장벽층의 격자 파라미터는 정합되거나(α=9의 경우), 적어도 거의 정합된다.

바람직하게는 상기 확산 방지층은 0.5 ㎛ 또는 이보다 적은 두께, 바람직하게는 10 내지 500 nm, 특히 20 내지 50 nm의 두께를 가질 수 있다. 특히, 후속되는 열처리 공정 단계들 동안에 기판에서 발생되는 스트레인에 관하여 감소된 리스크를 갖는 격자 정합된 확산 장벽층과 조합하여, 상기 확산 장벽층은, 특히 고농도 도핑 영역과 저농도 도핑 영역 사이의 과도 영역의 폭에 관련하여 원하는 도펀트 농도 프로파일이 얻어질 수 있는 두께까지 성장될 수 있다.

바람직하게는, 상기 제1 반도체 농도는 10¹⁷ 원자/㎤에서 10²⁰ 원자/㎤의 범위에 이르는 도펀트 농도를 갖는 고농도 도핑된 n++ 또는 p++ 반도체층으로 될 수 있고, 상기 제2 반도체층의 상기 제2 도펀트 농도는 1 x 10¹³ 원자/㎤에서 5 x 10¹⁶ 원자/㎤의 범위에 이르는 n- 또는 p- 반도체층으로 될 수 있다. 이들 두 반도체층 사이에 확산 장벽층을 제공함으로써, 광전자 소자 제조에 사용될 수 있으며, 도펀트 농도가 제1 반도체층에서 최대 도펀트 농도의 90%에서 출발하여 제2 반도체층에서 상기 농도의 110%에 이르는 영역으로서 과도 영역이 정의될 때, 본질적으로 상기 확산 장벽층의 하나에 대응하는 두께를 갖는 과도 영역들을 갖는 기판을 형성하는 것이 가능하게 되었다.

바람직하게는, 상기 제1 및/또는 제2 반도체층의 도핑은 인시튜 도핑(in situ doping; ISD)에 의해 얻어진다. 인시튜 도핑은 증착없이 가열된 기판 위로 도펀트 프리커서(precursor)를 흘려주는 것을 특징으로 하는 공정이다. 실리콘의 경우 온도는 전형적으로 1000 ℃ 또는 그 이상에 이르며, 저머늄의 경우 800 ℃ 또는 그 이상이 된다. 인시튜 도핑은 추가의 에피택시 단계가 요구되는 경우, 도핑 방법으로서 이온 주입에 비하여 유리하다.

바람직하게는, 상기 제1 및 제2 반도체층의 도핑은 동일한 제조장치, 특히 에피-반응기에서 수행될 수 있다. 상기 제2 반도체층을 에피택셜 성장시키기 위해 사용되는 에피-반응기를 사용함으로써, 주입과, 도펀트들을 활성화하기 위한 부가 적인 열처리라는 부가적인 단계들이 필요하지 않다는 사실에 기인하여 생산 라인을 더욱 촉진시킬 수 있다. 나아가 도핑을 위한 확산 챔버와 같은 부가적인 장치를 제공할 필요도 없다.

바람직한 실시예에 따르면, 상기 베이스는 투명물질로 이루어질 수 있다. 예를 들어 광전자 응용에서 필요한 가시 파장 영역에 대하여 상기 베이스 기판의 투명성을 제공하기 위해 쿼츠형 기판이 채용될 수 있다.

바람직하게는, 상기 확산 장벽층는 적어도 두 층을 포함하는 다층 구조일 수 있다. 이 경우에 최종의 소자의 필요성에 따라 상기 확산 장벽층을 추가로 재단하는 것이 가능하게 된다. 상기 여러가지 층들은 다른 또는 동일 물질로 될 수 있다.

바람직하게는, 상기 제1 반도체층은 50 nm 내지 800 nm, 바람직하게는 55 nm 내지 200 nm 범위의 두께를 가지며, 및/또는 상기 제2 반도체층은 10 ㎛에 이르는 범위의 두께를 가지며, 및/또는 상기 절연층은 10 nm 내지 1500 nm, 바람직하게는 100 nm 내지 400 nm의 두께를 가질 수 있다. 상기 바람직한 방법을 통하여, 도펀트 프로파일의 훼손에 대한 걱정없이 넓은 두께 범위 내에서 고농도 및 저농도 도핑된 반도체층들을 제공할 수 있다. 특히 원하는 도펀트 프로파일을 유지함으로써 보다 두꺼운 저농도 도핑된 층 내에 얇은 고농도 도핑된 층을 제공할 수 있다.

바람직하게는, 단계 a)는, a1) 도너 기판을 제공하는 단계, a2) 상기 도너 기판 또는 베이스 기판 상에 절연층을 제공하는 단계, a3) 상기 도너 기판 내에 미리 설정된 스플릿 영역을 만드는 단계, a4) 상기 도너 기판을 상기 베이스 기판에 결합하고, 상기 미리 설정된 스플릿 영역에서 상기 결합된 도너-베이스 기판으로부 터 상기 도너 기판의 나머지를 분리함으로써 상기 SOI 기판을 형성하고, 상기 이전된 반도체층의 적어도 일부에 도핑하는 단계를 포함한다. 이러한 소위 스마트-컷(Smart Cut^TM) 기술을 통하여 전술한 바람직한 방법에서 사용될 수 있는 고품질의 SOI 웨이퍼들이 얻어질 수 있다.

바람직하게는, 공정을 더욱 최적화하기 위해 상기 제1 반도체층의 도핑, 상기 확산 장벽층의 성장 및 상기 제2 반도체층의 성장은 동일한 에피-반응기에서 수행될 수 있다. 나아가 동일한 반응기에서 또한 인시튜 도핑을 수행하는 것이 바람직하다.

또한 본 발명의 목적은 청구항 14에 따른 반도체 기판에 의해 달성된다. 본 발명의 반도체 기판은, 베이스; 절연층; 제1 도펀트 농도를 갖는 제1 반도체층, 특히 실리콘층; 확산 장벽층; 및 상기 확산 장벽층 위로(over), 특히 위에(on) 상기 제1 도펀트 농도와 다른 제2 도펀트 농도를 갖는, 상기 제1 반도체층과 동일한 물질층의 제2 반도체층을 포함한다.

상기 확산 장벽층을 제공함으로써, 다른 도펀트 농도 사이의 스미어링 효과(smearing effect)가 감소됨에 따라 광자에서 전자로의 변환 효율이 높게 유지될 수 있다.

바람직하게는, 상기 확산 장벽층과 상기 제1 반도체층은 본질적으로 동일한 격자 파라미터를 갖는다. 따라서 후속되는 제조 단계들 동안에 상기 기판에 피해를 줄 수 있는 스트레인의 발생이 감소될 수 있다.

바람직하게는, 상기 확산 장벽층은 0 ≤ x ≤ 1 및 0 < y ≤ 0.04, 바람직하게는 0.03 ≤ y ≤ 0.04 인 Si_1-x-yGe_xC_y 층일 수 있다. 탄소를 실리콘 또는 실리콘 저머늄 속으로 도입함으로써 붕소 또는 인의 확산이 급격히 감소될 수 있다.

바람직하게는, 상기 저머늄과 탄소 함유량은 다음 관계: x = αy, 8 < α < 11을 만족시킨다. 이 경우에 실리콘 저머늄 탄소 층의 격자 상수는 실리콘 반도체층의 격자 상수에 필적된다. 따라서 확산 장벽층의 두께는 조형 이완 두께(plastic relaxation thickness) 또는 일반적으로 임계 층 두께라 불리는 결정결함 생성 두께(crystal defect generation thickness)의 두께로 제한되지 않는다. 따라서 수 ㎛에 이르는 범위의 두께가 제공될 수 있다. 비용의 관점으로부터, 상기 확산 장벽층의 두께는 최대 에피택시 처리량과 최소 에피택시 비용을 얻기 위해 붕소 또는 인의 확산을 방지하기 위한 그의 최소 두께에 아주 근접해야만 하는 것도 사실이다.

본 발명은 광전 센서들, 특히 전술한 바와 같이 제조된 반도체 기판을 포함하는 이미지 센서에 관한 것이다. 앞서 이야기 한 바와 같이, 본 발명의 방법은 최종 생산물, 즉 상기 기판을 사용하는 이미지 센서의 품질을 향상시키는 우수한 기판을 생산하게 해준다.

본 발명의 방법과 향상된 도펀트 농도 프로파일을 갖는 본 발명의 기판을 통하여, 높은 광전 변환 효율과 낮은 암전류를 갖는 광전 소자가 얻어질 수 있다.

도1a 내지 도1c는 본 발명의 방법에 따른 반도체 기판을 제조하는 실시예를 보여준다. 본 발명의 방법 청구항 1의 단계 a)에 따라서 SOI(Semiconductor on insulator)형 기판(1)이 제공된다. 본 실시예에서 상기 절연체 상의 반도체는 실리콘이다.

이러한 기판(1)을 제조하는 하나의 방법은 소위 스마트 컷 기술이다. 이 방법은 전형적으로 도너 기판, 예를 들어 실리콘 웨이퍼 또는 그라스 또는 쿼츠와 같은 투명 기판을 제공하는 단계, 상기 도너 기판 및/또는 실리콘 웨이퍼와 같은 베이스 기판 상에 절연층을 제공하는 단계(예를 들어, 자연산화물층을 사용함), 및 상기 도너 기판 내에 미리 설정된 스플릿 영역을 생성하는 단계를 포함한다. 상기 미리 설정된 스플릿 영역은 상기 도너 기판 속으로 헬륨 또는 수소와 같은 원자 종 또는 이온들을 주입함으로써 제공된다. 다음 단계에서, 상기 절연층이 베이스 기판과 도너 기판 사이에 샌드위치되도록 상기 도너 기판이 베이스 기판에 결합된다. 연속하여 상기 미리 설정된 스플릿 영역에 대한 열적 및/또는 기계적 처리를 수반하면서 상기 스플릿 영역에서 상기 도너 기판의 나머지가 결합되어 있는 도너-베이스 기판으로부터 분리된다. 결과적으로, 도1a에서 보여지는 바와 같은 SOI 기판이 얻어진다. 이러한 방법에 의해, 상기 절연층이 상기 반도체 층, 전술한 예에서는 실리콘층 사이에 위치하며, 도너 기판으로부터 베이스 기판으로 이전된다. 상기 절연층은 소위 매립 옥사이드층(BOX)을 형성한다.

따라서, 도1a에서 보여지는 SOI형 기판(1)은 전형적으로 실리콘인 베이스(3) 를 포함한다. 그러나 응용에 따라서는 광전 소자들에서 응용할 수 있는 그라스 또는 쿼츠와 같은 투명 물질 등과 같은 다른 물질들도 적합하다.

전술한 매립 옥사이드층인 절연층(5)이 베이스(3) 상에 제공된다. 절연층(5)은 전형적으로 실리콘 옥사이드이지만, 실리콘 나이트라이드와 같은 다른 절연 물질들 또는 이들 층들의 스택이 절연층(5)을 형성할 수 있다.

제1 반도체층(7)은 절연층(5) 위로 제공된다. 전술한 바와 같이 본 실시예에서는 반도체층(7)은 실리콘층이다. 그러나 저머늄과 같은 다른 반도체 물질이 또한 사용될 수 있다.

광전자 응용을 위해서는, 상기 절연층(5)의 두께는 전형적으로 약 10 nm 내지 1500 nm, 바람직하게는 100 nm 내지 400nm 범위이다. 반도체층(7)은 전형적으로 50 nm 내지 800 nm, 바람직하게는 55 nm 내지 200nm 범위의 두께를 갖는다.

본 실시예에서 반도체층(7)은 10¹⁷ 원자/㎤에서 10²⁰ 원자/㎤의 범위에 이르는 도펀트 농도를 갖는 고농도 도핑된 n++ 또는 p++ 반도체층이다. 바람직하게는, 도핑은 전술한 바와 같이 인시튜 도핑(ISD)을 통하여 얻어진다.

예를 들어 상기 도핑은 약 900 - 1200 ℃, 바람직하게는 1050 - 1160℃의 온도로, 10초에서 4분의 시간 동안에, 수소의 흐름하에서, n-형 또는 p-형의 도핑 종류를 얻기 위해 붕소 또는 인을 사용하여 확산 챔버에서 수행된다.

연속하여, 확산 장벽층(9)이 SOI 기판(1)의 제1 반도체층(7) 상에 제공된다. 본 실시예에서 상기 확산 장벽층은 0 ≤ x ≤ 1 및 0 < y ≤ 0.04, 바람직하게는 0.03 ≤ y ≤ 0.04 인 Si_1-x-yGe_xC_y 층이다. 바람직하게는, 상기 확산 장벽층은 상기 제1 반도체층(7) 위로 에피택셜하게 성장된다. 실리콘 또는 실리콘 저머늄 결정 속으로의 탄소의 도입은 도펀트의 확산계수를 크게 감소시킨다. 이것은 특히 붕소 및 인의 경우이다. 부가적으로, 탄소와 저머늄이 다음 관계식 x = αy, 8 < α < 11의 조건을 만족시키도록 확산 장벽층(9)을 성장시킴으로써, 확산 장벽층(9)와 제1 반도체층(7)은 본질적으로 동일한 격자 파라미터를 갖는다.

상기 Si_1-x-yGe_xC_y 층은 예를 들어 SiH₃CH₃ 및/또는 GeH₃CH₃ 및/또는 SiH₄ 및/또는 GeH₄와 같은 유기금속 프리커서를 사용하는 CVD 공정에 의해 얻어질 수 있다.

이것은, 후속되는 제조 공정 단계들에서, 격자 상수에서의 어떠한 차이가 기판에서 스트레스를 유발할 수도 있는 열적 처리를 상기 기판이 감당하는 경우에 유리하다.

본 실시예에서, 하부의 제1 반도체층(7)과 동일한 격자 파라미터를 갖는 확산 장벽층(9)은 0.5 ㎛ 또는 이보다 적은 두께, 바람직하게는 10 내지 500 nm, 특히 20 내지 50 nm의 두께까지 성장된다. 그러나 또한 0.1㎛ 보다 작은 두께도 원하는 도펀트 프로파일을 얻기에는 적합하다.

변형으로서, 다른 물질 조성을 갖는 다른 형태의 확산 장벽층(9)이 제공되는 경우에는, 확산 억제라는 유리한 효과가 여전히 얻어질 수 있으나, 상이한 격자 상수의 충격을 감소시키기 위해 확산 장벽층의 두께는 디스로케이션 핵생성을 위한 임계 층 두께를 초과하지 않을 것이다.

확산 장벽층은 다층 구조를 형성하기 위해 복수개의 다른 층들로 형성될 수 있다.

저머늄의 제1 반도체층(7)인 경우, 상기 확산 장벽층은 Si_1-x-yGe_xC_y 층일 수 있으며, 특히 예를 들어 스마트 컷 공정과 같은 층 이전 방법에 의해 제공될 수 있는 변형된(stressed) 층일 수 있다. 최상부의 Si_1-x-yGe_xC_y 이전 층은 이러한 특별한 경우에 가상의 인시튜 도핑 동안에 저머늄층으로 도펀트가 확산되는 것을 방지할 수 있기 때문에 Si_1-x-yGe_xC_y 층은 이전하기 전에 전형적으로 고농도 도핑된 저머늄층으로 이전될 수 있다.

계속하여, 도1c에서 보여지는 바와 같이, 제2 반도체층(11)이 확산 장벽층(9) 상에 제공된다. 본 실시예에서, 제2 반도체층(11)은 에피-반응기에서 에피택셜하게 성장된다. 실리콘층을 위해서, 상기 사용된 프리커서 가스는 TCS, DCS 또는 실란이 사용될 수 있으며, 인시튜로 상기 층에 도핑하기 위해 다시 붕소 또는 인의 p형 또는 n형 도펀트가 사용된다. 전형적으로 이러한 성장은 1000-1200 ℃의 온도에서 일어나며, 8 ㎛에 이르는 두께를 갖는 층이 얻어질 수 있다. 도펀트 농도는 제1 반도체층(7) 보다 낮으며, 1 x 10¹³ - 5 x 10¹⁶ 원자/㎤의 차수가 된다. 도1c는 본 발명에 따른 반도체 기판(13)인 최종 결과물을 보여준다.

본 발명에 따른 방법과 함께 본 발명에 따른 반도체 기판(13)인 우수한 기판이 얻어지며, 제1 반도체층(7)과 제2 반도체층(11) 사이에 샌드위치된 확산 장벽층(9)의 존재로 인하여 고농도 도핑된 제1 반도체층(7)으로부터 제2 반도체층(11) 으로의 도펀트의 확산이 억제될 수 있기 때문이다. 따라서, 제2 반도체층(11)은 전체 두께에 대하여 최적화된 변환 효율을 유지하는 층을 제공함으로써 광자에서 전자로의 변환이라는 역할을 수행할 수 있다. 나아가, 비록 제2 반도체층(11) 상에 광전 소자들을 제조하기 위해 필요하며 고온하에서 수행되는 후속 공정 단계들 동안에 얻어지는 도펀트 프로파일을 평탄하게 안정을 유지한다.

도2는 도1c에서 보여지는 반도체 기판(13)에서 얻어질 수 있는 도펀트 농도 프로파일을 보여준다. 제1 반도체층(7)에서 상기 도펀트 농도는 ~ 10¹⁹ 원자/㎤이며, 반면에 제2 반도체층에서 상기 도펀트 농도는 ~ 10¹⁴ 원자/㎤이다. 실제적으로 과도 영역은 제1 반도체층(7)에서 농도의 90%에서 제2 반도체층(11)에서 농도의 110% 사이의 영역의 두께로서 정의되며, 이경우 0.5 ㎛ 이하의 두께를 갖는 확산 장벽층(9)의 두께에 상당한다.

본 발명은 전술한 실시예들에 한정되는 것은 아니며, 다른 변형에 따른 방법도 수행될 수 있다. 예를 들어, 층(7) 및 층(11)을 위한 도핑이 동일 챔버, 즉 확산 장벽층(9)과 제2 반도체층(11) 모두 성장시키기 위해 사용된 에피-반응기에서 수행될 수 있다.

도1a 내지 도1c는 반도체 기판을 제조하기 위한 본 발명의 방법에 따른 하나의 실시예의 단계들을 보여준다.

도2는 본 발명에 따른 반도체 기판에서 전형적인 도펀트 농도 프로파일을 보여준다.

Claims

a) 베이스, 절연층 및 제1 도펀트 농도를 갖는 제1 반도체층을 포함하는 절연체 상의 반도체(SOI:Semiconductor On Insulator)형 기판을 제공하는 단계;

b) 확산 장벽층을 제공하는 단계; 및

c) 상기 확산 장벽층 위에 상기 제1 도펀트 농도와 다른 제2 도펀트 농도를 갖는, 상기 제1 반도체층과 동일한 물질층의 제2 반도체층을 제공하는 단계;를 포함하는 반도체 기판의 제조방법.
제1항에 있어서, 상기 확산 장벽층과 상기 제1 반도체층은 동일한 격자 파라미터를 갖는 것을 특징으로 하는 반도체 기판의 제조방법.
제1항 또는 제2항에 있어서, 상기 확산 장벽층은 상기 제1 및 제2 도펀트들이 붕소 또는 인 중의 하나일 때, 0 ≤ x ≤ 1 및 0 < y ≤ 0.04, 바람직하게는 0.03 ≤ y ≤ 0.04 인 Si_1-x-yGe_xC_y 층인 것을 특징으로 하는 반도체 기판의 제조방법.
제3항에 있어서, x = αy, 8 < α < 11, 바람직하게는 x = 9y인 것을 특징으로 하는 반도체 기판의 제조방법.
제1항 내지 제4항 중의 어느 한 항에 있어서, 상기 확산 장벽층은 10 내지 500 nm, 특히 20 내지 50 nm의 두께를 갖는 것을 특징으로 하는 반도체 기판의 제조방법.
제1항 내지 제5항 중의 어느 한 항에 있어서, 도핑 후, 상기 제1 반도체 농도는 고농도 도핑된 n++ 또는 p++ 반도체층을 가져오고, 상기 제2 반도체층(13)의 상기 제2 도펀트 농도는 n- 또는 p- 반도체층을 가져오는 것을 특징으로 하는 반도체 기판의 제조방법.
제1항 내지 제6항 중의 어느 한 항에 있어서, 상기 제1 및/또는 제2 반도체층의 도핑은 인시튜 도핑에 의해 얻어지는 것을 특징으로 하는 반도체 기판의 제조방법.
제1항 내지 제7항 중의 어느 한 항에 있어서, 상기 제1 및 제2 반도체층의 도핑은 동일한 제조장치(11), 특히 에피-반응기에서 수행되는 것을 특징으로 하는 반도체 기판의 제조방법.
제1항 내지 제8항 중의 어느 한 항에 있어서, 상기 베이스(3)는 투명물질로이루어진 것을 특징으로 하는 반도체 기판의 제조방법.
제1항 내지 제9항 중의 어느 한 항에 있어서, 상기 확산 장벽층는 적어도 두 층을 포함하는 다층 구조인 것을 특징으로 하는 반도체 기판의 제조방법.
제1항 내지 제10항 중의 어느 한 항에 있어서, 조절된(modified) 상기 제1 반도체층(7,9)는 10 nm 내지 800 nm, 바람직하게는 55 nm 내지 200 nm 범위의 두께를 가지며, 및/또는 상기 제2 반도체층(13)은 10 ㎛ 이하 범위의 두께를 가지며, 및/또는 상기 절연층(5)은 10 nm 내지 1500 nm, 바람직하게는 100 nm 내지 400 nm의 두께를 가지는 것을 특징으로 하는 반도체 기판의 제조방법.
제1항 내지 제11항 중의 어느 한 항에 있어서, 상기 단계 a)는,

a1) 도너 기판을 제공하는 단계;

a2) 상기 도너 기판 또는 베이스 기판 상에 절연층을 제공하는 단계;

a3) 상기 도너 기판 내에 미리 설정된 스플릿 영역을 만드는 단계;

a4) 상기 도너 기판을 상기 베이스 기판에 결합하는 단계;

a5) 상기 미리 설정된 스플릿 영역에서 상기 결합된 도너-베이스 기판으로부터 상기 도너 기판의 나머지를 분리함으로써, 상기 SOI 기판을 형성하기 위해 상기 절연층을 포함하는 상기 도너 기판의 층을 상기 베이스 기판으로 이전하는 단계; 및

a6) 상기 이전된 반도체층의 적어도 일부에 도핑하는 단계;를 포함하는 것을 특징으로 하는 반도체 기판의 제조방법.
제1항 내지 제12항 중 어느 한 항에 있어서, 상기 제1 반도체층의 도핑, 상기 확산 장벽층의 성장 및 상기 제2 반도체층의 성장은 동일한 에피-반응기에서 수행되는 것을 특징으로 하는 반도체 기판의 제조방법.
a) 베이스(3);

b) 절연층(5);

c) 제1 도펀트 농도를 갖는 Si 층인 제1 반도체층(7);

d) 확산 장벽층(9); 및

e) 상기 확산 장벽층(9) 위에 상기 제1 도펀트 농도와 다른 제2 도펀트 농도를 갖는, 상기 제1 반도체층과 동일한 물질층의 제2 반도체층;을 포함하는 반도체 기판.
제14항에 있어서, 상기 확산 장벽층(9)과 상기 제1 반도체층(7)은 동일한 격자 파라미터를 갖는 것을 특징으로 하는 반도체 기판.
제14항 또는 제15항에 있어서, 상기 확산 장벽층은 0 ≤ x ≤ 1 및 0 < y ≤ 0.04, 바람직하게는 0.03 ≤ y ≤ 0.04 인 Si_1-x-yGe_xC_y 층인 것을 특징으로 하는 반 도체 기판.
제16항에 있어서, x = αy, 8 < α < 11, 바람직하게는 x = 9y인 것을 특징으로 하는 반도체 기판.
청구항 1 내지 청구항 12에 따라 제조된 반도체 기판을 포함하는 광전자 센서.