CN115799273B - 一种绝缘体上硅晶圆及制备方法、半导体装置 - Google Patents
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Abstract
本申请公开了一种绝缘体上硅晶圆及制备方法、半导体装置，绝缘体上硅晶圆包括：第一衬底和顶硅层，第一衬底包括第一表面，其中，第一衬底具有沿第一方向的最大尺寸Dmax，第一表面具有沿第一方向的第二尺寸D2，满足100μm≤Dmax‑D2≤500μm；顶硅层设于第一表面上。本申请提供的绝缘体上硅晶圆，通过优化第一衬底和第一表面的边沿尺寸，为顶硅层的制备提供了合适的位置，有利于获得具有较窄台阶宽度的绝缘体上硅晶圆。本申请还提供制备上述绝缘体上硅晶圆的方法，以及包括上述绝缘体上硅晶圆的半导体装置。
Description
技术领域
本申请属于半导体晶圆技术领域，具体涉及一种绝缘体上硅晶圆及其制备方法、半导体装置。
背景技术
目前绝缘体上硅晶圆的制备主要包括注氧隔离技术，智能剥离技术和键合减薄技术。其中，键合减薄技术是一种将支撑衬底和器件层衬底键合后再对器件层衬底进行减薄的工艺，因其具有工艺简单，成本低等特点而受到关注。但受制于减薄时的工艺条件，使得器件层衬底边沿未键合的部分需要通过额外的研磨或腐蚀工艺才能被去除，这就导致了器件层衬底的尺寸和均匀性难以精确控制，将直接影响绝缘体上硅晶圆的使用性能。
发明内容
申请目的：本申请提供一种绝缘体上硅晶圆，以实现器件层衬底边沿未键合区域在减薄过程中自动脱落；本申请的另一目的在于提供一种绝缘体上硅晶圆的制备方法；本申请的另一目的在于提供包含上述绝缘体上硅晶圆的半导体装置。
技术方案：本申请的一种绝缘体上硅晶圆，包括：
第一衬底，所述第一衬底包括第一表面，其中，所述第一衬底具有沿第一方向的最大尺寸Dmax，所述第一表面具有沿第一方向的第二尺寸D2，满足100μm≤Dmax-D2≤500μm；
顶硅层，所述顶硅层设于所述第一表面上。
在一些实施例中，所述最大尺寸Dmax和所述第二尺寸D2满足：100μm≤Dmax-D2≤160μm。
在一些实施例中，所述顶硅层具有沿第一方向的第一尺寸D1，满足：Dmax-D1≤2mm。
在一些实施例中，所述顶硅层通过键合区经过化学机械抛光后形成；所述键合区具有沿第一方向的第八尺寸D0，所述顶硅层具有沿第一方向的第一尺寸D1，满足：D1-D0≤0.1mm。
在一些实施例中，所述顶硅层具有沿第一方向的第一尺寸D1，所述第一尺寸D1，所述第二尺寸D2，和最大尺寸Dmax，满足：
0.1≤(Dmax-D2)/(Dmax-D1)≤1。
在一些实施例中，所述第一衬底还包括沿第二方向设置的与所述第一表面相背离的第二表面，所述第二表面具有沿所述第一方向的第三尺寸D3，满足：
1≤D2/D3≤1.5。
在一些实施例中，自所述第一表面的边沿向所述第一衬底的边沿设置有第一弧面第二表面，自所述第二表面的边沿向所述第一衬底的边沿设置有第二弧面第二表面，所述第一弧面第二表面在所述第一方向上具有第五尺寸L5，所述第二弧面第二表面在所述第一方向上具有第六尺寸L6，满足：
0.01≤L5/L6≤1。
在一些实施例中，所述绝缘体上硅晶圆进一步满足：
50μm≤L5≤80μm；和/或，
220μm≤L6≤450μm。
在一些实施例中，还包括：
第一氧化层，所述第一氧化层位于所述第一衬底和所述顶硅层之间，所述第一氧化层与所述第一表面接触；
第二氧化层，所述第二氧化层位于所述第一衬底远离所述顶硅层的一侧，所述第二氧化层与所述第二表面接触。
在一些实施例中，所述顶硅层具有沿第二方向的厚度，所述第二方向与所述第一方向垂直；所述顶硅层在所述第二方向上的厚度为3～20μm；和/或，
所述第一表面和所述第二表面之间的距离为400～1000μm；和/或，
所述第一氧化层在所述第二方向上的厚度为0.1～2μm；和/或，
所述第二氧化层在所述第二方向上的厚度为0.1～2μm。
在一些实施例中，本申请还提供一种绝缘体上硅晶圆的制备方法，包括以下步骤：
提供第一衬底，所述第一衬底包括第一表面，其中，所述第一衬底具有沿第一方向的最大尺寸Dmax，所述第一表面具有沿第一方向的第二尺寸D2，满足100μm≤Dmax-D2≤500μm；
提供第二衬底，所述第二衬底包括第三表面；
将所述第三表面与所述第一表面接触，以使所述第二衬底与所述第一衬底键合并退火，使所述第二衬底包括键合区和分离区；所述分离区环绕所述键合区设置，以连接所述键合区的边沿；
对所述第二衬底远离所述第三表面的一侧进行减薄，以使所述分离区脱落，所述分离区脱落的位置形成台阶，所述台阶环绕所述键合区；
所述键合区在所述第一衬底上形成顶硅层。
在一些实施例中，所述最大尺寸Dmax和所述第二尺寸D2满足：100μm≤Dmax-D2≤160μm。
所述顶硅层具有沿第一方向的第一尺寸D1，满足：Dmax-D1≤2mm。
在一些实施例中，对所述第二衬底远离所述第三表面的一侧进行减薄之后，所述第二衬底远离所述第三表面的一侧包括应力损伤层；所述键合区在所述第一衬底上形成顶硅层的步骤包括：
对所述第二衬底远离所述第三表面的一侧进行化学机械抛光，先去除所述应力损伤层，然后继续抛光至目标厚度，并使表面粗糙度达到常规抛光硅片的水平；所述键合区经过所述化学机械抛光后，形成所述顶硅层。
在一些实施例中，所述键合区具有沿第一方向的第八尺寸D0，所述顶硅层具有沿第一方向的第一尺寸D1，满足D1-D0≤0.1mm。
在一些实施例中，所述顶硅层具有沿第一方向的第一尺寸D1，满足：
0.1≤(Dmax-D2)/(Dmax-D1)≤1。
在一些实施例中，所述第一衬底还包括沿第二方向设置的与所述第一表面相背离的第二表面；所述第二衬底还包括沿第二方向设置的与所述第三表面相背离的第四表面；
其中，所述第二表面具有沿所述第一方向的第三尺寸D3，所述第四表面具有沿所述第一方向的第四尺寸D4，满足：
1≤D2/D3≤1.5；和/或，
1≤D2/D4≤1.5。
在一些实施例中，自所述第一表面的边沿向所述第一衬底的边沿设置有第一弧面第二表面，自所述第二表面的边沿向所述第一衬底的边沿设置有第二弧面第二表面，所述第一弧面第二表面在所述第一方向上具有第五尺寸L5，所述第二弧面第二表面在所述第一方向上具有第六尺寸L6；满足：0.01≤L5/L6≤1。
在一些实施例中，自所述第三表面的边沿向所述第二衬底的边沿设置有第三弧面，自所述第四表面的边沿向所述第二衬底的边沿设置有第四弧面，所述第三弧面与所述第四弧面连接；所述第三弧面在所述第一方向上具有第七尺寸L7，所述第四弧面在所述第一方向上具有第六尺寸L8，满足：
0.01≤L7/L8≤1；和/或，
0.01≤L7/L5≤1。
在一些实施例中，所述提供第一衬底之后，还包括：
对所述第一衬底进行氧化处理，以在所述第一表面上形成第一氧化层和/或在所述第二表面上形成第二氧化层。
在一些实施例中，所述退火具体是指：在氮气或氧气的环境下，以2～5℃/分钟的速率升温至900～1200℃，然后保持4～6h。
在一些实施例中，对所述第二衬底远离所述第三表面的一侧进行减薄中，所述减薄为机械研磨。
在一些实施例中，所述化学机械抛光的去除量为4～5μm。
在一些实施例中，一种半导体装置，所述半导体装置包括任一项所述的缘体上硅晶圆；或者，所述半导体装置包括任一项所述的制备方法获得的缘体上硅晶圆。
有益效果：与现有技术相比，本申请的一种绝缘体上硅晶圆，包括：第一衬底，第一衬底包括第一表面，其中，第一衬底具有沿第一方向的最大尺寸Dmax，第一表面具有沿第一方向的第二尺寸D2，满足100μm≤Dmax-D2≤500μm；顶硅层，顶硅层设于第一表面上。本申请提供的绝缘体上硅晶圆，通过优化第一衬底的边沿尺寸，为顶硅层的制备提供了合适的位置，有利于获得具有较窄台阶宽度的绝缘体上硅晶圆。
本申请的一种绝缘体上硅晶圆的制备方法，包括以下步骤：提供第一衬底，第一衬底包括第一表面，其中，第一衬底具有沿第一方向的最大尺寸Dmax，第一表面具有沿第一方向的第二尺寸D2，满足100μm≤Dmax-D2≤500μm；提供第二衬底，第二衬底包括第三表面；将第三表面与第一表面接触，以使第二衬底与第一衬底键合并退火，使第二衬底包括键合区和分离区；分离区环绕键合区设置，以连接键合区的边沿；对第二衬底远离第三表面的一侧进行减薄，以使分离区脱落，分离区脱落的位置形成台阶，台阶环绕键合区；键合区在第一衬底上形成顶硅层。本申请的制备方法，通过优化第一衬底和第二衬底的退火工艺，可以增强边沿1～3mm区域的键合力，通过优化机械减薄过程中的研磨工艺，使得边沿未键合区域在减薄过程中自动脱落，自动脱落的宽度不超过1mm，使得顶硅层的宽度不均匀性≤5％；这样在没有专门的倒角研磨及倒角腐蚀工艺的前提下，通过优化衬底的形貌以及键合及减薄工艺就可以最大程度降低边沿台阶宽度，既降低了工艺成本，又可以获得了具备较窄台阶宽度的绝缘体上硅晶圆。
可以理解的是，与现有技术相比，本申请实施例提供的半导体装置具有上述绝缘体上硅晶圆的所有技术特征以及有益效果，在此不再赘述。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为本申请实施例提供的一种绝缘体上硅晶圆的结构示意图；
图2为本申请实施例提供的一种绝缘体上硅晶圆的局部结构示意图；
图3为本申请实施例提供的第一衬底的结构示意图；
图4为本申请实施例提供的第二衬底的结构示意图；
图5为本申请实施例提供的第一衬底与第二衬底键合后的结构示意图；
图6为本申请实施例提供的对第二衬底进行减薄的结构示意图；
图7为本申请实施例提供的分离区自动脱落示意图；
图8为本申请实施例1和对比例4的台阶宽度均匀性对比；
附图标记，1-第一衬底，2-顶硅层，3-第一氧化层，4-第二氧化层，5-第二衬底，11-第一表面，12-第二表面，13-第一弧面，14-第二弧面，51-第三表面，52-第四表面，53-第三弧面，54-第四弧面，501-键合区，502-分离区。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个特征。
下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。
绝缘体上硅晶圆以其独特的结构，在纵向可以通过埋层氧化层(BOX，BuriedOxide Layer)实现真正物理意义上的纵向隔离，在横向可以通过深沟槽氧化层(DTI，DeepTrenchIsolation)实现横向隔离，元器件可以分别做到不同的隔离岛上，可以减小或消除体硅功率器件中常见的漏电及闩锁效应，提高了电路的集成密度。同时，由于绝缘体上硅晶圆技术具有比体硅元器件更低的漏电流，使其可以在更高电压、更高的温度下进行工作。在发挥体硅集成电路优势的同时，完全消除了闩锁效应和寄生电容，也彻底阻断了通往衬底的漏电通道，从而具备了高速，低功耗的优良特性，正逐步成为制造高集成，高速度，低功耗和高可靠性的半导体集成电路器件的首要选择。
目前，绝缘体上硅衬底材料的制备技术主要有注氧隔离技术，智能剥离技术和键合减薄技术。注氧隔离技术制备的晶圆的顶硅厚度与埋氧层厚度非常均匀，但也正因氧离子注入工艺限制，器件硅层厚度无法超过300nm，埋氧层厚度无法超过240nm，而且在埋氧层中，常常会发现一些不连续的硅岛缺陷，使得埋氧层较常规热氧化的耐击穿电压要差很多；因而限制了注氧隔离技术的产品应用和技术发展；智能剥离技术具有工艺成熟，器件层均匀性好以及工艺成本低等特点，成为8寸功率绝缘体硅衬底材料的主流制备技术；键合减薄技术具有工艺简单，成本低等特点，其制备的绝缘体上晶圆具有跟体硅晶圆相比拟的晶体缺陷密度和表面质量，并且可以在大范围内调节。但是受制于减薄工艺，器件硅层的厚度均匀性很难得到精确控制，不均匀性一般±0.5μm，因此主要应用于高压功率器件或MEMS器件领域，并且大多集中在4～6寸。
三种技术制备的绝缘体上硅晶圆，除了注氧隔离技术是基于一片抛光片的注入和退火工艺完成，保留了初始的衬底晶圆边沿形貌即边沿没有台阶外，智能剥离技术和键合减薄技术两种技术制备的绝缘体上硅晶圆在键合减薄后，在顶层器件硅层的边沿，都有一圈为了释放边沿应力而去除器件硅层边沿部分而形成的台阶，台阶的幅宽受工艺影响，会出现宽窄不一的情况，以智能剥离技术为例，最终的绝缘体上硅晶圆的边沿台阶幅宽会从1mm到2.8mm不等，过宽的台阶幅宽会导致有效的器件硅层面积减小，降低芯片良率，并容易导致在后续工艺过程中，边沿产生缺陷而影响产品品质和电性能参数。
而键合减薄工艺中，尽管有边沿倒角及碱腐蚀工艺来去除器件硅层的边沿部分，但是因为增加了倒角工艺以及碱腐蚀工艺，也大幅增加了绝缘体上硅晶圆的工艺成本，且碱腐蚀过程容易产生腐蚀缺陷；因此，获得较窄且均匀的台阶幅宽，降低工艺成本，对于提升绝缘体上硅晶圆的品质具有非常重要的意义。
参见图1，本申请提供一种绝缘体上硅晶圆，包括：第一衬底1，第一衬底1包括第一表面11，顶硅层2，顶硅层2设于第一表面11上；其中，第一衬底1具有沿第一方向X的最大尺寸Dmax，第一表面11具有沿第一方向X的第二尺寸D2，满足100μm≤Dmax-D2≤500μm。
在一些实施例中，通过优化第一衬底1和第一表面11的边沿尺寸，为顶硅层2的制备提供了合适的位置，有利于获得具有较窄台阶宽度的绝缘体上硅晶圆。可以理解的是，第一方向X为图1中横向箭头所指的方向，第二方向Y为图1中竖向箭头所指的方向，第一方向和第二方向仅是示意性的用于表示第一衬底1和顶硅层2之间的位置关系以及尺寸，第一方向和第二方向不限于图示中的方向，且第一方向和第二方向在空间上是相交的，优选是相互垂直的。本实施例中指代的第一方向和第二方向均参照图1的设置。
在一些实施例中，优选的，最大尺寸Dmax和第二尺寸D2满足：100μm≤Dmax-D2≤160μm。
在一些实施例中，顶硅层2具有沿第一方向X的第一尺寸D1，满足：Dmax-D1≤2mm。当满足Dmax-D1≤2mm时，既可以保证顶硅层2的质量，又可以实现获得较窄且均匀的台阶幅宽。
在一些实施例中，顶硅层2通过键合区501经过化学机械抛光后形成；键合区501具有沿第一方向X的第八尺寸D0，顶硅层2具有沿第一方向的第一尺寸D1，满足：D1-D0≤0.1mm。其中，D0＜D1。
在一些实施例中，通过控制化学机械抛光工艺，第一尺寸D1和第八尺寸D0满足：D1-D0≤50μm。
在一些实施例中，通过控制化学机械抛光工艺，第一尺寸D1和第八尺寸D0可能相等，即D0＝D1。
在一些实施例中，顶硅层2具有沿第一方向X的第一尺寸D1，第一尺寸D1，第二尺寸D2和最大尺寸Dmax，满足：
0.1≤(Dmax-D2)/(Dmax-D1)≤1。
在一些实施例中，当(Dmax-D2)/(Dmax-D1)小于0.1时，一方面会导致顶硅层2的台阶幅宽较大，同时还可能会导致支撑衬底片边沿崩边；当(Dmax-D2)/(Dmax-D1)大于1值时，使得顶层器件层的边沿减薄过程中无法自动脱落，还可能会导致顶层器件层硅崩边；当满足0.1≤(Dmax-D2)/(Dmax-D1)≤1时，才能保证获得了具备较窄台阶宽度的绝缘体上硅晶圆，且不产生崩边效果。进一步优选的，(Dmax-D2)/(Dmax-D1)的范围满足：0.1≤(Dmax-D2)/(Dmax-D1)≤0.5，更进一步的，(Dmax-D2)/(Dmax-D1)的范围满足：0.1≤(Dmax-D2)/(Dmax-D1)≤0.3。
在一些实施例中，为了保证第一衬底1的完整性，第一衬底1还包括沿第二方向设置的第二表面12，第二表面12与第一表面11相背离设置，第二表面12具有沿第一方向的第三尺寸D3，满足：1≤D2/D3≤1.5。第二表面12可以是与第一表面11面积相同或不同的表面。
在一些实施例中，为了方便加工，第一衬底1的第一表面11和第二表面12上均需要进行倒角，倒角后在第一衬底1边沿会形成弧面，参见图2，自第一表面11的边沿向第一衬底1的边沿设置有第一弧面13，自第二表面12的边沿向第一衬底1的边沿设置有第二弧面14，第一弧面13在第一方向上具有第五尺寸L5，第二弧面14在第一方向上具有第六尺寸L6，满足：0.01≤L5/L6≤1。当L5/L6的取值为1时，说明第一衬底1的第一表面11和第二表面12上的倒角是上下对称的，当L5/L6的取值小于1时，说明第一衬底1的第一表面11和第二表面12上的倒角是非对称的。
在一些实施例中，绝缘体上硅晶圆进一步满足：50μm≤L5≤80μm；220μm≤L6≤450μm。进一步优选的范围满足：60μm≤L5≤70μm；300μm≤L6≤400μm。
在一些实施例中，参见图2，绝缘体上硅晶圆还包括：第一氧化层3和第二氧化层4，第一氧化层3位于第一衬底1和顶硅层2之间，第一氧化层3与第一表面11接触；第二氧化层4位于第一衬底1远离顶硅层2的一侧，第二氧化层4与第二表面12接触。
在一些实施例中，顶硅层2具有沿第二方向Y的厚度，第二方向Y与第一方向X垂直，顶硅层2在第二方向Y上的厚度为3～20μm；第一表面11和第二表面12之间的距离为400～1000μm；第一氧化层3在第二方向Y上的厚度为0.1～2μm；第二氧化层4在第二方向Y上的厚度为0.1～2μm。进一步优选的，顶硅层2在第二方向Y上的厚度为5～10μm；第一表面11和第二表面12之间的距离为600～800μm；第一氧化层3在第二方向Y上的厚度为0.5～1μm；第二氧化层4在第二方向Y上的厚度为0.5～1μm。
在一些实施例中，本申请还提供一种绝缘体上硅晶圆的制备方法，包括以下步骤：
参见图1和图3，提供第一衬底1，第一衬底1包括第一表面11，其中，第一衬底1具有沿第一方向X的最大尺寸Dmax，第一表面11具有沿第一方向X的第二尺寸D2，满足100μm≤Dmax-D2≤500μm。
参见图4，提供第二衬底5，第二衬底5包括第三表面51。
参见图5、图6和图7，将第三表面51与第一表面11接触，以使第二衬底5与第一衬底1键合并退火，使第二衬底5包括键合区501和分离区502；分离区502环绕键合区501设置，以连接键合区501的边沿；对第二衬底5远离第三表面51的一侧进行减薄，以使分离区502脱落；键合区501在第一衬底1上形成顶硅层2。
在一些实施例中，通过优化第一衬底1和第二衬底5的退火工艺，可以增强边沿1～3mm区域的键合力，通过优化机械减薄过程中的研磨工艺，使得边沿未键合区501域在减薄过程中自动脱落，自动脱落的宽度不超过1mm，使得顶硅层2的宽度不均匀性≤5％；这样在没有专门的倒角研磨及倒角腐蚀工艺的前提下，通过优化衬底的形貌以及键合及减薄工艺就可以最大程度降低边沿台阶宽度。
在一些实施例中，顶硅层2相对于第一衬底1为台阶结构，顶硅层2的边沿与第一衬底1的边沿之间的距离为台阶结构的幅宽，幅宽可以表示为(Dmax-D1)/2，幅宽的大小决定了顶硅层2的整体尺寸，由于减薄工艺中分离区502的部分可以自动脱落，因此幅宽越小，约可以保证顶硅层2在边沿处的厚度在任意方向上都保持一致，从而实现顶硅层2宽度的均匀性。
在一些实施例中，第一衬底1是指常规的抛光硅片，或者通过干氧氧化或湿氧氧化在表面形成二氧化硅薄膜的热氧化片；第一衬底1的一面为抛光面，掺杂类型及电阻率不限，边沿形貌为对称或不对称倒角；第二衬底5为常规抛光硅片，也可以是硅外延片；第二衬底5的一面为抛光面，掺杂类型及电阻率不限，边沿形貌为对称或不对称倒角。
在一些实施例中，参见图7和图1，对第二衬底5远离第三表面51的一侧进行减薄，使分离区502脱落，减薄使得第二衬底5远离第三表面51的一侧包括应力损伤层；键合区501在第一衬底1上形成顶硅层2的步骤包括：对第二衬底5远离第三表面51的一侧进行化学机械抛光，先去除应力损伤层；键合区501经过化学机械抛光后，形成顶硅层2。
在一些实施例中，参见图7，键合区501具有沿第一方向的第八尺寸D0，顶硅层2具有沿第一方向X的第一尺寸D1，满足D1-D0≤0.1mm。
在一些实施例中，参见图4，第二衬底5还包括沿第二方向Y设置的第四表面52，第四表面52与第三表面51相背离设置；其中，第四表面52具有沿第一方向的第四尺寸D4，满足：1≤D2/D4≤1.5。
在一些实施例中，参见图4，自第三表面51的边沿向第二衬底5的边沿设置有第三弧面53，自第四表面52的边沿向第二衬底5的边沿设置有第四弧面54，第三弧面53与第四弧面54连接；第三弧面53在第一方向X上具有第七尺寸L7，第四弧面54在第一方向X上具有第六尺寸L8，满足：0.01≤L7/L8≤1；0.01≤L7/L5≤1。其中，当L7/L8的取值为1时，说明第二衬底5的第三表面51和第四表面52上的倒角是上下对称的，当L7/L8的取值小于1时，说明二衬底的第三表面51和第四表面52上的倒角是非对称的；此外，通过进一步限定L7/L5的范围，可以避免第二衬底5在第三表面51的倒角尺寸相对于第一衬底1在第一表面11的倒角尺寸过大或过小而造成的对顶硅层2质量的影响，这是因为当尺寸过大，键合后减薄过程中该倒角区域难以自动脱落，但尺寸过小又会导致顶硅层2台阶的幅宽过大，影响后续制备器件的性能。
在一些实施例中，参见图3，提供第一衬底1之后，还包括：对第一衬底1进行氧化处理，以在第一表面11上形成第一氧化层3和在第二表面12上形成第二氧化层4。
在一些实施例中，将第二衬底5与第一衬底1键合并退火中，键合是指将第一衬底1的第一表面11和第二衬底5的第三表面51贴合；退火具体是指：在氮气或氧气的环境下，以2～5℃/分钟的速率升温至900～1200℃，然后保持4～6h。在一些实施例中，还可以通入H2/O2以氢氧点火方式形成的水蒸气进行退火。在一些实施例中，键合退火的过程为：将键合好的第一衬底1和第二衬底5一同转移至立式炉或卧式炉中，控制升温速度不超过6℃/分钟，升温至超过1000℃的温度进行退火，退火过程可通入氮气或氧气，退火时间不低于2小时；优选的退火温度是1150℃，升温速度3℃/分钟退火时间5h，通入气体为氧气。
在一些实施例中，参见图6和图7，对第二衬底5远离第三表面51的一侧进行减薄中，减薄为机械研磨，机械研磨过程中砂轮硬接触使得边沿未键合部分自动均匀脱落，即分离区502自动脱落。
在一些实施例中，采用机械研磨的方式进行减薄；机械研磨是指在单片式减薄设备上，通过高速旋转的主轴带动砂轮，对第二衬底5的第四表面52进行机械研磨，先以粗砂轮研磨去除绝大部分衬底硅，然后以精砂轮进行小去除量的研磨，控制精磨的去除量和进给/退出速度，达到最终器件层硅厚度不超过40μm的目标厚度；减薄过程器件硅的边沿未键合部分自动均匀脱落，最终形成台阶宽度≤1mm且幅宽均匀的边沿台阶。
在一些实施例中，采用粗砂轮进行粗磨+精砂轮进行精磨结合的方式进行减薄去除中，粗砂轮目数≤500目，精砂轮目数≥3000目；控制精磨过程的进给/退出速度不超过5μm/秒；研磨至目标厚度；优选的粗砂轮为300～400目，优选的精砂轮目数为5000～8000目；优选的精磨过程进给/退出速度为3～4μm/秒。
在一些实施例中，机械研磨的去除量≥600μm。
在一些实施例中，键合区501经过化学机械抛光后形成顶硅层2，化学机械抛光的去除量为4～5μm。优选的抛光方式为化学机械抛光(Chemical Mechanical Polishing，CMP)，化学机械抛光是指采用单片式抛光，去除前一道减薄工艺过程中机械研磨产生的表面应力损伤，同时改善表面粗糙度，达到常规抛光片的表面粗糙度水准。因为边沿键合力足够大，经过化学机械抛光后，边沿台阶宽度不发生明显变化，即D1-D0≤0.1mm，从而保持了较窄的台阶幅宽且优良的幅宽均匀性。对研磨后的键合衬底进行化学机械抛光，既完全去除研磨产生的应力损伤层，又充分满足表面粗糙度要求，但同时控制抛光去除量，以减小器件硅层厚度的不均匀性的恶化影响；优选的抛光去除量为4～5μm。抛光过程对于器件层边沿幅宽基本没有影响，幅宽的前后值变化≤0.1mm，可以保持边沿幅宽的规整性。
在一些实施例中，本申请还提供一种半导体装置，半导体装置包括以上的缘体上硅晶圆。
按照上述的制备方法分别制备多组绝缘体上硅晶圆，具体包括实施例1-16，以及对比例1-3，所得的幅宽数据参见表1。表中，△D表示(Dmax-D2)/(Dmax-D1)，对比例1-3中△D的范围不在本实施例设定的范围内。
表1
由表1可知，实施例1-16中的Dmax-D2满足100～500μm的要求，且(Dmax-D2)/(Dmax-D1)满足限定的0.1～1的范围，可以保证顶硅层2距离边沿的幅宽控制在较小的范围内，从而获得较窄台阶宽度的绝缘体上硅晶圆；对比例1-3中，当(Dmax-D2)/(Dmax-D1)小于0.1时，顶硅层2距离边沿的幅宽较大，不利于顶硅层2宽度的均匀性，且还会影响后续器件的性能。
对比例4
采用Smart-cut技术制备绝缘体上硅晶圆，即在键合的一片晶片上注入氢离子，然后和另一硅片在一定温度下键合。键合热处理温度在大约500℃时，氢离子注入处会形成连续的空腔，从而自动剥离形成绝缘体上硅晶圆。对比例4和本申请实施例1的绝缘体上硅晶圆进行比较，参见图8，本申请实施例1在四个方向的边沿台阶宽度均相等，表现出极为优异的宽度均匀性；而对比例4采用的Smart-cut技术后四个方向的边沿台阶宽度均不同，所以本申请的制备方法通过优化研磨工艺，使得边沿未键合区在减薄过程中自动脱落，即分离区502自动脱落，自动脱落的宽度不超过1mm，顶硅层2的宽度不均匀性较小；这样在没有专门的倒角研磨及倒角腐蚀工艺的前提下，通过优化衬底的形貌以及键合及减薄工艺就可以最大程度降低边沿台阶宽度。
以上对本申请实施例所提供的一种绝缘体上硅晶圆及制备方法、半导体装置进行了详细介绍，本申请中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。
Claims (21)
1.一种绝缘体上硅晶圆，其特征在于，包括：
第一衬底(1)，所述第一衬底(1)包括第一表面(11)，其中，所述第一衬底(1)具有沿第一方向的最大尺寸Dmax，所述第一表面(11)具有沿第一方向的第二尺寸D2，满足100μm≤Dmax-D2≤500μm；
顶硅层(2)，所述顶硅层(2)设于所述第一表面(11)上；顶硅层(2)具有沿第一方向的第一尺寸D1，第一尺寸D1，第二尺寸D2和最大尺寸Dmax，满足：0.1≤(Dmax-D2)/(Dmax-D1)≤0.3；
顶硅层(2)通过键合区(501)经过化学机械抛光后形成；键合区(501)具有沿第一方向的第八尺寸D0，满足：D1-D0≤0.1mm。
2.根据权利要求1所述的一种绝缘体上硅晶圆，其特征在于，所述最大尺寸Dmax和所述第二尺寸D2满足：100μm≤Dmax-D2≤160μm。
3.根据权利要求1所述的一种绝缘体上硅晶圆，其特征在于，Dmax-D1≤2mm。
4.根据权利要求1所述的一种绝缘体上硅晶圆，其特征在于：所述第一衬底(1)还包括沿第二方向设置的与所述第一表面(11)相背离的第二表面(12)，所述第二表面(12)具有沿所述第一方向的第三尺寸D3，满足：
1≤D2/D3≤1.5。
5.根据权利要求4所述的一种绝缘体上硅晶圆，其特征在于：自所述第一表面(11)的边沿向所述第一衬底(1)的边沿设置有第一弧面(13)，自所述第二表面(12)的边沿向所述第一衬底(1)的边沿设置有第二弧面(14)，所述第一弧面(13)在所述第一方向上具有第五尺寸L5，所述第二弧面(14)在所述第一方向上具有第六尺寸L6，满足：
0.01≤L5/L6≤1。
6.根据权利要求5所述的一种绝缘体上硅晶圆，其特征在于，所述绝缘体上硅晶圆进一步满足：
50μm≤L5≤80μm；和/或，
220μm≤L6≤450μm。
7.根据权利要求4所述的一种绝缘体上硅晶圆，其特征在于，还包括：
第一氧化层(3)，所述第一氧化层(3)位于所述第一衬底(1)和所述顶硅层(2)之间，所述第一氧化层(3)与所述第一表面(11)接触；
第二氧化层(4)，所述第二氧化层(4)位于所述第一衬底(1)远离所述顶硅层(2)的一侧，所述第二氧化层(4)与所述第二表面(12)接触。
8.根据权利要求7所述的一种绝缘体上硅晶圆，其特征在于，所述顶硅层(2)具有沿第二方向的厚度，所述第二方向与所述第一方向垂直；所述顶硅层(2)在所述第二方向上的厚度为3～20μm；和/或，
所述第一表面(11)和所述第二表面(12)之间的距离为400～1000μm；和/或，
所述第一氧化层(3)在所述第二方向上的厚度为0.1～2μm；和/或，
所述第二氧化层(4)在所述第二方向上的厚度为0.1～2μm。
9.一种绝缘体上硅晶圆的制备方法，其特征在于，包括以下步骤：
提供第一衬底(1)，所述第一衬底(1)包括第一表面(11)，其中，所述第一衬底(1)具有沿第一方向的最大尺寸Dmax，所述第一表面(11)具有沿第一方向的第二尺寸D2，满足100μm≤Dmax-D2≤500μm；
提供第二衬底(5)，所述第二衬底(5)包括第三表面(51)；
将所述第三表面(51)与所述第一表面(11)接触，以使所述第二衬底(5)与所述第一衬底(1)键合并退火，使所述第二衬底(5)包括键合区(501)和分离区(502)；所述分离区(502)环绕所述键合区(501)设置，以连接所述键合区(501)的边沿；
对所述第二衬底(5)远离所述第三表面(51)的一侧进行减薄，以使所述分离区(502)脱落；
所述键合区(501)在所述第一衬底(1)上形成顶硅层(2)；所述顶硅层(2)设于所述第一表面(11)上，顶硅层(2)具有沿第一方向的第一尺寸D1，第一尺寸D1，第二尺寸D2和最大尺寸Dmax，满足：0.1≤(Dmax-D2)/(Dmax-D1)≤0.3；
自第一表面(11)的边沿向第一衬底(1)的边沿设置有第一弧面(13)，第一弧面(13)在第一方向上具有第五尺寸L5，自第三表面(51)的边沿向第二衬底(5)的边沿设置有第三弧面(53)，第三弧面(53)在第一方向上具有第七尺寸L7，满足：0.01≤L7/L5≤1。
10.根据权利要求9所述的一种绝缘体上硅晶圆的制备方法，其特征在于，所述最大尺寸Dmax和所述第二尺寸D2满足：100μm≤Dmax-D2≤160μm。
11.根据权利要求9所述的一种绝缘体上硅晶圆的制备方法，其特征在于，Dmax-D1≤2mm。
12.根据权利要求9所述的一种绝缘体上硅晶圆的制备方法，其特征在于，对所述第二衬底(5)远离所述第三表面(51)的一侧进行减薄之后，所述第二衬底(5)远离所述第三表面(51)的一侧包括应力损伤层；所述键合区(501)在所述第一衬底(1)上形成顶硅层(2)的步骤包括：
对所述第二衬底(5)远离所述第三表面(51)的一侧进行化学机械抛光，先去除所述应力损伤层；所述键合区(501)经过所述化学机械抛光后，形成所述顶硅层(2)。
13.根据权利要求9所述的一种绝缘体上硅晶圆的制备方法，其特征在于，所述键合区(501)具有沿第一方向的第八尺寸D0，所述顶硅层(2)具有沿第一方向的第一尺寸D1，满足D1-D0≤0.1mm。
14.根据权利要求9所述的一种绝缘体上硅晶圆的制备方法，其特征在于，所述第一衬底(1)还包括沿第二方向设置的与所述第一表面(11)相背离的第二表面(12)；所述第二衬底(5)还包括沿第二方向设置的与所述第三表面(51)相背离的第四表面(52)；
其中，所述第二表面(12)具有沿所述第一方向的第三尺寸D3，所述第四表面(52)具有沿所述第一方向的第四尺寸D4，满足：
1≤D2/D3≤1.5；和/或，
1≤D2/D4≤1.5。
15.根据权利要求14所述的一种绝缘体上硅晶圆的制备方法，其特征在于，
自所述第二表面(12)的边沿向所述第一衬底(1)的边沿设置有第二弧面(14)，所述第二弧面(14)在所述第一方向上具有第六尺寸L6；满足：0.01≤L5/L6≤1。
16.根据权利要求14所述的一种绝缘体上硅晶圆的制备方法，其特征在于，自所述第四表面(52)的边沿向所述第二衬底(5)的边沿设置有第四弧面(54)，所述第三弧面(53)与所述第四弧面(54)连接；所述第四弧面(54)在所述第一方向上具有尺寸L8，满足：
0.01≤L7/L8≤1。
17.根据权利要求14所述的一种绝缘体上硅晶圆的制备方法，其特征在于，所述提供第一衬底(1)之后，还包括：
对所述第一衬底(1)进行氧化处理，以在所述第一表面(11)上形成第一氧化层(3)和/或在所述第二表面(12)上形成第二氧化层(4)。
18.根据权利要求9所述的一种绝缘体上硅晶圆的制备方法，其特征在于，所述退火具体是指：在氮气或氧气的环境下，以2～5℃/分钟的速率升温至900～1200℃，然后保持4～6h。
19.根据权利要求9所述的一种绝缘体上硅晶圆的制备方法，其特征在于，对所述第二衬底(5)远离所述第三表面(51)的一侧进行减薄，所述减薄为机械研磨。
20.根据权利要求12所述的一种绝缘体上硅晶圆的制备方法，其特征在于，所述化学机械抛光的去除量为4～5μm。
21.一种半导体装置，其特征在于，所述半导体装置包括权利要求1-8中任一项所述的缘体上硅晶圆；或者，
所述半导体装置包括权利要求9-20中任一项所述的绝缘体上硅晶圆的制备方法获得的缘体上硅晶圆。
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5152857A (en) * | 1990-03-29 | 1992-10-06 | Shin-Etsu Handotai Co., Ltd. | Method for preparing a substrate for semiconductor devices |
| JP2006319292A (ja) * | 2005-05-13 | 2006-11-24 | M Tec Kk | 貼合せワークの外周エッジ部の段差加工方法及び装置 |
| JP2011071193A (ja) * | 2009-09-24 | 2011-04-07 | Sumco Corp | 貼合せｓｏｉウェーハ及びその製造方法 |
| CN108054182A (zh) * | 2017-12-19 | 2018-05-18 | 苏州矩阵光电有限公司 | 一种化合物半导体硅基混合器件及其制备方法 |
| CN113421849A (zh) * | 2021-06-09 | 2021-09-21 | 中环领先半导体材料有限公司 | 一种带绝缘埋层的硅衬底的制备工艺 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3635200B2 (ja) * | 1998-06-04 | 2005-04-06 | 信越半導体株式会社 | Ｓｏｉウェーハの製造方法 |
| US20050161808A1 (en) * | 2004-01-22 | 2005-07-28 | Anderson Douglas G. | Wafer, intermediate wafer assembly and associated method for fabricating a silicon on insulator wafer having an improved edge profile |
| JP5521582B2 (ja) * | 2010-01-28 | 2014-06-18 | 信越半導体株式会社 | 貼り合わせウェーハの製造方法 |
| JP5862521B2 (ja) * | 2012-09-03 | 2016-02-16 | 信越半導体株式会社 | Ｓｏｉウェーハの製造方法 |
-
2022
- 2022-12-21 CN CN202211652519.9A patent/CN115799273B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5152857A (en) * | 1990-03-29 | 1992-10-06 | Shin-Etsu Handotai Co., Ltd. | Method for preparing a substrate for semiconductor devices |
| JP2006319292A (ja) * | 2005-05-13 | 2006-11-24 | M Tec Kk | 貼合せワークの外周エッジ部の段差加工方法及び装置 |
| JP2011071193A (ja) * | 2009-09-24 | 2011-04-07 | Sumco Corp | 貼合せｓｏｉウェーハ及びその製造方法 |
| CN108054182A (zh) * | 2017-12-19 | 2018-05-18 | 苏州矩阵光电有限公司 | 一种化合物半导体硅基混合器件及其制备方法 |
| CN113421849A (zh) * | 2021-06-09 | 2021-09-21 | 中环领先半导体材料有限公司 | 一种带绝缘埋层的硅衬底的制备工艺 |
Also Published As
| Publication number | Publication date |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB02 | Change of applicant information |
Address after: 214203 Dongfeng Avenue, Yixing Economic and Technological Development Zone, Wuxi City, Jiangsu Province Applicant after: Zhonghuan Leading Semiconductor Technology Co.,Ltd. Address before: 214203 Dongfeng Avenue, Yixing Economic and Technological Development Zone, Wuxi City, Jiangsu Province Applicant before: Zhonghuan leading semiconductor materials Co.,Ltd. |
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| CB02 | Change of applicant information | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |