DE212021000192U1 - Halbleiterbauteil-Herstellungsverfahren und Waferstruktur - Google Patents

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    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

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Abstract

Waferstruktur, mit:
einem ersten Wafer;
einem zweiten Wafer, der den ersten Wafer trägt bzw. lagert;
und einer amorphen Bond-Schicht, die zwischen dem ersten Wafer und dem zweiten Wafer angeordnet ist und die den ersten Wafer und den zweiten Wafern bondet.

Description

  • Technisches Gebiet
  • Die vorliegende Anmeldung entspricht der japanischen Patentanmeldung mit der Nr. 2020-156603, die am 17. September 2020 beim Japanischen Patentamt eingereicht worden ist, wobei deren gesamter Offenbarungsgehalt vorliegend durch Bezugnahme enthalten ist. Die vorliegende Erfindung betrifft ein Halbleiterbauteil-Herstellungsverfahren und eine Waferstruktur.
  • Stand der Technik
  • Die Patentliteratur 1 offenbart ein Halbleiterbauteil-Herstellungsverfahren, das einen Schritt des dünner Machens („thinning“) eines Halbleiterwafers durch Schleifen und einen Schritt des Ausschneidens einer Vielzahl von Halbleiterchips aus dem dünner gemachten Halbleiterwafer beinhaltet.
  • Zitatliste
  • Patentliteratur
  • Patentliteratur 1: Japanische Patentanmeldung mit der Veröffentlichungs-Nr. 2010-016188
  • Überblick über die Erfindung
  • Technisches Problem
  • Eine bevorzugte Ausführungsform der vorliegenden Erfindung stellt ein Halbleiterbauteil-Herstellungsverfahren bereit, das dazu in der Lage ist, eine Herstellungseffizienz zu verbessern, und stellt eine Waferstruktur bereit.
  • Lösung für das Problem
  • Eine bevorzugte Ausführungsform der vorliegenden Erfindung stellt ein Halbleiterbauteil-Herstellungsverfahren bereit, mit einem Schritt, bei dem eine Waferquelle bzw. ein Wafer-Ausgangsmaterial bzw. ein Wafer-Block („wafer source“) und ein Trägerelement bereitgestellt werden, mit einem Trägerschritt, bei dem die Waferquelle mittels des Trägerelementes getragen bzw. gelagert wird, und mit einem Wafer-Trennschritt, bei dem die Waferquelle in einer horizontalen Richtung geschnitten („cut“) wird, und zwar von bzw. durch einen Dickenrichtung-Zwischenabschnitt bzw. einen in Dickenrichtung mittleren Abschnitt der Waferquelle, um von der Waferquelle eine Waferstruktur zu trennen („separate“), die das Trägerelement und einen Wafer beinhaltet, die von der Waferquelle weggeschnitten („cut away“) sind.
  • Eine bevorzugte Ausführungsform der vorliegenden Erfindung stellt ein Halbleiterbauteil-Herstellungsverfahren bereit, mit einem Schritt, bei dem ein erster Halbleiter und ein zweiter Halbleiter bereitgestellt werden, mit einem Schritt, bei dem der zweite Halbleiter an den ersten Halbleiter gebondet wird, und zwar mittels eines Direkt-Bond-Verfahrens, um eine Halbleiterstruktur zu bilden, die zwischen dem ersten Halbleiter und dem zweiten Halbleiter eine amorphe Bond-Schicht aufweist, mit einem Schritt, der eine modifizierte Schicht in der amorphen Bond-Schicht bildet, und zwar durch ein Laserlicht-Bestrahlungsverfahren, und mit einem Schritt, der die Halbleiterstruktur spaltet („cleaves“), und zwar mit der modifizierten Schicht als ein Ausgangspunkt, und der den ersten Halbleiter und den zweiten Halbleiter trennt.
  • Eine bevorzugte Ausführungsform der vorliegenden Erfindung stellt eine Waferstruktur bereit, die einen ersten Wafer, einen zweiten Wafer, der den ersten Wafer trägt bzw. lagert, und eine amorphe Bond-Schicht beinhaltet, die zwischen dem ersten Wafer und dem zweiten Wafer angeordnet ist und die den ersten und den zweiten Wafer bondet bzw. aneinander bondet.
  • Die oben genannten als auch weitere Aufgaben, Merkmale und Wirkungen der vorliegenden Erfindung ergeben sich deutlicher durch die nachstehende Beschreibung der bevorzugten Ausführungsformen unter Bezugnahme auf die beigefügten Zeichnungen.
  • Figurenliste
    • 1 ist eine perspektivische Ansicht, die eine SiC-Waferquelle, ein erstes Trägerelement und ein zweites Trägerelement zeigt, die in einem SiC-Halbleiterbauteil-Herstellungsverfahren gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung verwendet werden.
    • 2 ist ein Flussdiagramm, das ein Beispiel des SiC-Halbleiterbauteil-Herstellungsverfahrens zeigt, das in Bezug auf die SiC-Waferquelle implementiert ist.
    • 3A ist eine Querschnittsansicht zum Beschreiben von einem Beispiel des SiC-Halbleiterbauteil-Herstellungsverfahrens, das in Bezug auf die SiC-Waferquelle implementiert ist
    • 3B ist eine Querschnittsansicht zum Beschreiben eines Schrittes, der jenem der 3A folgt.
    • 3C ist eine Querschnittsansicht zum Beschreiben eines Schrittes, der jenem der 3B folgt.
    • 3D ist eine Querschnittsansicht zum Beschreiben eines Schrittes, der jenem der 3C folgt.
    • 3E ist eine Querschnittsansicht zum Beschreiben eines Schrittes, der jenem der 3D folgt.
    • 3F ist eine Querschnittsansicht zum Beschreiben eines Schrittes, der jenem der 3E folgt.
    • 3G ist eine Querschnittsansicht zum Beschreiben eines Schrittes, der jenem der IG. 3F folgt.
    • 3H ist eine Querschnittsansicht zum Beschreiben eines Schrittes, der jenem der 3G folgt.
    • 3I ist eine Querschnittsansicht zum Beschreiben eines Schrittes, der jenem der 3H folgt.
    • 4 ist ein Flussdiagramm, das ein Beispiel des SiC-Halbleiterbauteil-Herstellungsverfahrens zeigt, das in Bezug auf eine Waferstruktur implementiert ist.
    • 5A ist eine Querschnittsansicht, die ein Beispiel des SiC-Halbleiterbauteil-Herstellungsverfahrens zeigt, das in Bezug auf die Waferstruktur implementiert ist.
    • 5B ist eine Querschnittsansicht zum Beschreiben eines Schrittes, der jenem der 5A folgt.
    • 5C ist eine Querschnittsansicht zum Beschreiben eines Schrittes, der jenem der 5B folgt.
    • 5D ist eine Querschnittsansicht zum Beschreiben eines Schrittes, der jenem der 5C folgt.
    • 5E ist eine Querschnittsansicht zum Beschreiben eines Schrittes, der jenem der 5D folgt.
    • 5F ist eine Querschnittsansicht zum Beschreiben eines Schrittes, der jenem der 5E folgt.
    • 5G ist eine Querschnittsansicht zum Beschreiben eines Schrittes, der jenem der 5F folgt.
    • 5H ist eine Querschnittsansicht zum Beschreiben eines Schrittes, der jenem der 5G folgt.
    • 5I ist eine Querschnittsansicht zum Beschreiben eines Schrittes, der jenem der 5H folgt.
    • 5J ist eine Querschnittsansicht zum Beschreiben eines Schrittes, der jenem der 5I folgt.
    • 5K ist eine Querschnittsansicht zum Beschreiben eines Schrittes, der jenem der 5J folgt.
    • 5L ist eine Querschnittsansicht zum Beschreiben eines Schrittes, der jenem der 5K folgt.
    • 5M ist eine Querschnittsansicht zum Beschreiben eines Schrittes, der jenem der 5L folgt.
    • 5N ist eine Querschnittsansicht zum Beschreiben eines Schrittes, der jenem der 5M folgt.
    • 5O ist eine Querschnittsansicht zum Beschreiben eines Schrittes, der jenem der 5N folgt.
    • 5P ist eine Querschnittsansicht zum Beschreiben eines Schrittes, der jenem der 5O folgt.
    • 5Q ist eine Querschnittsansicht zum Beschreiben eines Schrittes, der jenem der 5P folgt.
    • 5R ist eine Querschnittsansicht zum Beschreiben eines Schrittes, der jenem der 5Q folgt.
    • 6 ist eine perspektivische Ansicht zum Beschreiben einer Bauteilregion und einer Soll-Schnittlinie („intended cutting line“)
    • 7 ist ein Graph zum Beschreiben der Bildungscharakteristika einer modifizierten Schicht gemäß einem Schritt der 5N.
    • 8 ist ein Flussdiagramm, das ein Beispiel eines SiC-Halbleiterbauteil-Herstellungsverfahrens gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt.
    • 9 ist eine Draufsicht, die ein SiC-Halbleiterbauteil mit einem funktionalen Bauteil gemäß einem Konfigurationsbeispiel zeigt.
    • 10 ist eine Querschnittsansicht entlang einer Linie X-X, die in 9 gezeigt ist.
    • 11 ist eine Draufsicht, die ein SiC-Halbleiterbauteil mit einem funktionalen Bauteil gemäß einem weiteren Konfigurationsbeispiel zeigt.
    • 12 ist eine Querschnittsansicht entlang einer Linie XII-XII, die in 11 gezeigt ist.
    • 13 ist eine Querschnittsansicht, die einen Hauptabschnitt („principal portion“) des funktionalen Bauteils zeigt.
  • Beschreibung von Ausführungsformen
  • 1 ist eine perspektivische Ansicht, die eine SiC-Waferquelle 1, ein erstes Trägerelement 11 und ein zweites Trägerelement 21 zeigt, die in einem SiC-(Siliciumcarbid) Halbleiterbauteil-Herstellungsverfahren gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung verwendet werden. Bei dieser Ausführungsform ist die SiC-Waferquelle 1 aus einem SiC-Monokristall aufgebaut, bei dem es sich um einen hexagonalen Kristall handelt. Der SiC-Monokristall ist auch ein Beispiel eines Monokristalls eines Halbleiters, der eine breite Bandlücke („wide bandgap semiconductor“) hat. Der Halbleiter mit breiter Bandlücke ist ein Halbleiter, der eine Bandlücke hat, die größer ist als eine Bandlücke von Si (Silicium). Der SiC-Monokristall, bei dem es sich um einen hexagonalen Kristall handelt, hat eine Vielzahl von Polytypen, einschließlich eines 2H-(Hexagonal)-SiC-Monokristalls, eines 4H-SiC-Monokristalls, eines 6H-SiC-Monokristalls, etc. Bei dieser Ausführungsform sind trotz der Tatsache, dass ein Beispiel gezeigt ist, bei dem die SiC-Waferquelle 1 aus einem 4H-SiC-Monokristall aufgebaut ist, andere Polytypen nicht ausgeschlossen.
  • Die SiC-Waferquelle 1 ist ein scheibenförmiger oder zylinderförmiger Kristall, der aus einem Hexagonal-Kristall-SiC-Ingot (SiC-Monokristallmasse) ausgeschnitten („cut out“) ist, und zwar durch ein Scheibentrennverarbeitungsverfahren. Die SiC-Waferquelle 1 ist ein Basiselement, aus dem wenigstens ein (vorzugsweise eine Vielzahl von) SiC-Wafer(n) zur Bauteilbildung („device formation“) ausgeschnitten bzw. abgetrennt wird, bis es nicht mehr getrennt werden kann. Die SiC-Waferquelle 1 kann aus einem SiC-Wafer zur Bauteilbildung aufgebaut sein, der aus einem SiC-Ingot herausgeschnitten bzw. abgetrennt ist. Die SiC-Waferquelle 1 kann in Abhängigkeit von den elektrischen Eigenschaften eines zu bildenden SiC-Halbleiterbauteils über eine gesamte Fläche bzw. einen gesamten Flächeninhalt eine Verunreinigung vom n-Typ (erster leitfähiger Tpy) oder eine Verunreinigung vom p-Typ (zweiter leitfähiger Typ) enthalten. Das heißt, in dem SiC-Halbleiterbauteil-Herstellungsverfahren kann eine SiC-Waferquelle 1 vom n-Typ oder eine SiC-Waferquelle 1 vom p-Typ verwendet werden.
  • Die SiC-Waferquelle 1 weist eine erste Hauptfläche 2 auf einer Seite, eine zweite Hauptfläche 3 auf der anderen Seite und eine Seitenfläche 4 auf, die die erste Hauptfläche 2 und die zweite Hauptfläche 3 verbinden. Die erste Hauptfläche 2 und die zweite Hauptfläche 3 sind entlang von c-Ebenen des SiC-Monokristalls angeordnet. Die c-Ebenen beinhalten eine Siliciumebene ((0001)-Fläche) und eine Kohlenstoffebene ((000-1)-Fläche) des SiC-Monokristalls. Vorzugsweise ist die erste Hauptfläche 2 entlang der Siliciumebene angeordnet, und die zweite Hauptfläche 3 ist entlang der Kohlenstoffebene angeordnet.
  • Die erste Hauptfläche 2 und die zweite Hauptfläche 3 haben einen Off-Winkel bzw. Versatzwinkel („off angle“), der in einer vorbestimmten Off-Richtung in Bezug auf die c-Ebenen unter einem vorbestimmten Winkel geneigt ist. Die Off-Richtung ist vorzugsweise eine a-Achsenrichtung des SiC-Monokristalls ([11-20]-Richtung). Der Off-Winkel kann größer sein als 0° und ist ggf. nicht größer als 10°. Der Off-Winkel ist vorzugsweise nicht größer als 5°. Der Off-Winkel ist insbesondere nicht kleiner als 2° und nicht größer als 4,5°. Die erste Hauptfläche 2 kann eine geschliffene Fläche bzw. Schlifffläche („ground surface“), eine Spaltfläche („cleavage surface“), eine polierte Fläche oder eine Spiegel-endbearbeitete Fläche („mirror finished surface“) sein. Die zweite Hauptfläche 3 kann eine geschliffene Fläche, eine Spaltfläche, eine polierte Fläche oder eine Spiegel-endbearbeitete Fläche sein. Flächenzustände bzw. Oberflächenzustände der ersten Hauptfläche 2 und der zweiten Hauptfläche 3 sind beliebig, und die Flächenzustände der zweiten Hauptfläche 3 sind nicht notwendigerweise die gleichen wie jene der ersten Hauptfläche 2.
  • Die SiC-Waferquelle 1 beinhaltet einen ersten Randabschnitt bzw. Kantenabschnitt 5 und einen zweiten Randabschnitt bzw. Kantenabschnitt 6. Der erste Randabschnitt 5 verbindet die erste Hauptfläche 2 und die Seitenfläche 4. Der erste Randabschnitt 5 ist winklig („angular“) und ist nicht abgeschrägt („chamfered“). Das heißt, der erste Randabschnitt 5 verbindet die erste Hauptfläche 2 und die Seitenfläche 4 etwa unter einem rechten Winkel. Der zweite Randabschnitt 6 verbindet die zweite Hauptfläche 3 und die Seitenfläche 4. Der zweite Randabschnitt 6 ist winklig und nicht abgeschrägt. Das heißt, der zweite Randabschnitt 6 verbindet die zweite Hauptfläche 3 und die Seitenfläche 4 etwa unter einem rechten Winkel.
  • Die SiC-Waferquelle 1 hat ein erstes Orientierungs-Flach bzw. eine erste Orientierungs-Abflachung 7 als ein Beispiel einer Markierung, die eine Kristallorientierung des SiC-Monokristalls angibt, und zwar auf der Seitenfläche 4. Das erste Orientierungs-Flach 7 ist aus einem Kerbabschnitt („notch portion“) aufgebaut, der sich linear erstreckt. Bei dieser Ausführungsform erstreckt sich das erste Orientierungs-Flach 7 in der a-Achsenrichtung des SiC-Monokristalls. Das erste Orientierungs-Flach 7 muss sich nicht notwendigerweise in der a-Achsenrichtung erstrecken, sondern kann sich in einer m-Achsenrichtung erstrecken. Es versteht sich, dass die SiC-Waferquelle 1 das erste Orientierungs-Flach 7, das sich in der a-Achsenrichtung erstreckt, und das erste Orientierungs-Flach 7 haben kann, das sich in der m-Achsenrichtung erstreckt.
  • Die SiC-Waferquelle 1 kann einen Durchmesser haben, der nicht geringer ist als 25 mm und nicht größer ist als 300 mm (das heißt, nicht kleiner als 1 Zoll und nicht größer als 12 Zoll). Der Durchmesser der SiC-Waferquelle 1 bezieht sich auf eine Sehne („chord“), die außerhalb des ersten Orientierungs-Flachs 7 durch die Mitte der SiC-Waferquelle 1 hindurch verläuft. Die SiC-Waferquelle 1 kann eine Dicke von nicht kleiner als 0,1 mm und von nicht größer als 50 mm haben. Typischerweise ist die Dicke der SiC-Waferquelle 1 nicht größer als 20 mm. Wenn eine SiC-Waferquelle 1, die aus einem SiC-Wafer zur Bauteilbildung aufgebaut ist, der aus einem SiC-Ingot herausgeschnitten ist, verwendet wird, kann die Dicke der SiC-Waferquelle 1 ggf. nicht kleiner sein als 0,3 mm und nicht größer als 15 mm (vorzugsweise nicht größer als 10 mm). In diesem Fall ist der Durchmesser der SiC-Waferquelle 1 ggf. nicht kleiner als 2 Zoll und nicht größer als 12 Zoll.
  • Ein erstes Trägerelement („supporting member“) 11 ist aus einem plattenförmigen Element aufgebaut, das die SiC-Waferquelle 1 ausgehend von der Seite der ersten Hauptfläche 2 trägt bzw. lagert. So lange die SiC-Waferquelle 1 ausgehend von der Seite der ersten Hauptfläche 2 getragen wird, kann als das erste Trägerelement 11 jede beliebige Art von Element verwendet werden. Das erste Trägerelement 11 kann aus einem Material aufgebaut sein, das sich von jenem des SiC-Wafers unterscheidet. Das erste Trägerelement 11 kann aus einer anorganischen Platte, einer organischen Platte, einer Metallplatte, einer Kristallplatte oder einer amorphen Platte aufgebaut sein, die in eine Plattenform bzw. Scheibenform oder in eine zylindrische Form verarbeitet worden ist. Das erste Trägerelement 11 ist vorzugsweise aus einem lichtdurchlässigen oder einem transparenten Material aufgebaut. Bei dieser Ausführungsform ist das erste Trägerelement 11 aus einer amorphen Platte aufgebaut. Das erste Trägerelement 11 ist vorzugsweise aus Glas (Siliciumoxid) aufgebaut.
  • Das erste Trägerelement 11 weist eine erste Plattenfläche 12 auf einer Seite (Seite der SiC-Waferquelle 1), eine zweite Plattenfläche 13 auf der anderen Seite und eine Plattenseitenfläche 14 auf, die die erste Plattenfläche 12 und die zweite Plattenfläche 13 verbindet. Die erste Plattenfläche 12 kann eine geschliffene Fläche, eine Spaltfläche, eine polierte Fläche oder eine Spiegel-endbearbeitete Fläche sein. Die zweite Plattenfläche 13 kann eine geschliffene Fläche, eine Spaltfläche, eine polierte Fläche oder eine Spiegel-endbearbeitete Fläche sein. Flächenzustände der ersten Plattenfläche 12 und jene der zweiten Plattenfläche 13 sind beliebig, und die Flächenzustände der zweiten Plattenfläche 13 sind nicht notwendigerweise die gleichen wie jene der ersten Plattenfläche 12.
  • Das erste Trägerelement 11 beinhaltet einen ersten Plattenrandabschnitt 15 und einen zweiten Plattenrandabschnitt 16. Der erste Plattenrandabschnitt 15 verbindet die erste Plattenfläche 12 und die Plattenseitenfläche 14. Der erste Plattenrandabschnitt 15 ist durch Abschrägen ausgehend von der ersten Plattenfläche 12 hin zu der Plattenseitenfläche 14 schräg geneigt. Der erste Plattenrandabschnitt 15 kann R-abgeschrägt („R chamfered“) oder C-abgeschrägt („C-chamfered“) sein. Der zweite Plattenrandabschnitt 16 verbindet die zweite Plattenfläche 13 und die Plattenseitenfläche 14. Der zweite Plattenrandabschnitt 16 ist durch Abschrägen ausgehend von der zweiten Plattenfläche 13 hin zu der Plattenseitenfläche 14 schräg geneigt. Der zweite Plattenrandabschnitt 16 kann R-abgeschrägt oder C-abgeschrägt sein.
  • Das Vorhandensein oder das Nichtvorhandensein eines abgeschrägten Abschnittes in dem ersten Plattenrandabschnitt 15 und das Vorhandensein oder das Nichtvorhandensein eines abgeschrägten Abschnittes in dem zweiten Plattenrandabschnitt 16 sind beliebig. Einer oder beide von dem ersten Plattenrandabschnitt 15 und dem zweiten Plattenrandabschnitt 16 können frei von einem abgeschrägten Abschnitt und winklig ausgebildet sein. Im Hinblick auf die Handhabung ist es jedoch bevorzugt, wenn sowohl der erste Plattenrandabschnitt 15 als auch der zweite Plattenrandabschnitt 16 einen abgeschrägten Abschnitt haben. In der vorliegenden Beschreibung beinhaltet das Wort „Handhabung“ („handling“) nicht nur das Einbringen/Ausbringen in Bezug auf Ausrüstung zum Herstellen des SiC-Halbleiterbauteils, sondern auch eine Verteilung bzw. einen Vertrieb in einem Markt.
  • Der Durchmesser und die Dicke des ersten Trägerelementes 11 sind beliebig. Im Hinblick auf die Handhabung der SiC-Waferquelle 1 hat das erste Trägerelement 11 jedoch vorzugsweise einen Durchmesser, der größer oder gleich dem Durchmesser der SiC-Waferquelle 1 ist. Ferner hat das erste Trägerelement 11 vorzugsweise eine Dicke, die größer oder gleich der Dicke der SiC-Waferquelle 1 ist. Bei dieser Ausführungsform hat das erste Trägerelement 11 einen Durchmesser, der größer ist als der Durchmesser der SiC-Waferquelle 1. Ein erstes Intervall bzw. ein erster Abstand zwischen einem Umfangsrand der SiC-Waferquelle 1 und einem Umfangsrand des ersten Trägerelementes 11, und zwar dann, wenn ein zentraler Abschnitt der SiC-Waferquelle 1 einen zentralen Abschnitt des ersten Trägerelementes 11 überlappt, ist vorzugsweise nicht kleiner als 0 mm und nicht größer als 10 mm.
  • Ein zweites Trägerelement 21 ist ein plattenförmiges Element, das die SiC-Waferquelle 1 ausgehend von der Seite der zweiten Hauptfläche 3 trägt bzw. lagert. Das zweite Trägerelement 21 ist vorzugsweise aus einem lichtdurchlässigen bzw. transparenten Material aufgebaut, das eine Dämpfung von Laser-Licht unterdrückt. Ein Schmelzpunkt des zweiten Trägerelementes 21 ist vorzugsweise größer oder gleich einem Schmelzpunkt der SiC-Waferquelle 1. Ein Verhältnis eines Wärmeausdehnungskoeffizienten des zweiten Trägerelementes 21 in Bezug auf einen Wärmeausdehnungskoeffizienten der SiC-Waferquelle 1 ist vorzugsweise nicht kleiner als 0,5 und nicht größer als 1,5. Es ist insbesondere bevorzugt, wenn das zweite Trägerelement 21 aus dem gleichen Material aufgebaut ist wie die SiC-Waferquelle 1 (das heißt SiC). In diesem Fall kann das zweite Trägerelement 21 aus einem SiC-Monokristall oder einem SiC-Polykristall aufgebaut sein.
  • Wenn das zweite Trägerelement 21 aus einem SiC-Monokristall aufgebaut ist, ist das zweite Trägerelement 21 vorzugsweise aus jenem SiC-Monokristall aufgebaut, bei dem es sich um einen hexagonalen Kristall handelt. Bei dieser Ausführungsform ist ein Beispiel gezeigt, bei dem das zweite Trägerelement 21 aus einem 4H-SiC-Monokristall-SiC-Wafer aufgebaut ist, was jedoch andere Polytypen nicht ausschließen soll. Bei dieser Ausführungsform ist das zweite Trägerelement 21 aus einem Kristall (das heißt einem SiC-Wafer) in einer Platten- bzw. Scheibenform oder in einer zylindrischen Form aufgebaut, die aus einem Hexagonal-Kristall-SiC-Ingot (eine SiC-Monokristallmasse) ausgeschnitten ist, und zwar durch ein Scheibentrennverarbeitungsverfahren („slice processing method“).
  • Eine Verunreinigungskonzentration des zweiten Trägerelementes 21 wird unabhängig von einem SiC-Halbleiterbauteil eingestellt, das in der SiC-Waferquelle 1 zu bilden ist. Die Verunreinigungskonzentration des zweiten Trägerelementes 21 unterscheidet sich vorzugsweise von der Verunreinigungskonzentration der SiC-Waferquelle 1. Die Verunreinigungskonzentration des zweiten Trägerelementes 21 ist vorzugsweise kleiner als die Verunreinigungskonzentration der SiC-Waferquelle 1. Es ist insbesondere bevorzugt, wenn das zweite Trägerelement 21 nicht mit einer Verunreinigung dotiert ist. In diesem Fall wird eine Absorption (Dämpfung) von Laser-Licht aufgrund des zweiten Trägerelementes 21 unterdrückt.
  • Das zweite Trägerelement 21 kann Vanadium als eine Verunreinigung enthalten. Wenn das zweite Trägerelement 21 eine Verunreinigung vom n-Typ oder eine Verunreinigung vom p-Typ enthält, beträgt die Verunreinigungskonzentration des zweiten Trägerelementes 21 vorzugsweise nicht mehr als 1×1018cm-3. Es ist anzumerken, dass Laser-Licht mit einer Wellenlänge von nicht mehr als 390 µm dazu neigt, von einem SiC-Monokristall absorbiert (gedämpft) zu werden, und zwar unabhängig davon, ob eine Verunreinigung hinzugegeben worden ist oder nicht.
  • Das zweite Trägerelement 21 weist eine erste Plattenfläche 22 auf einer Seite (Seite der SiC-Waferquelle 1), eine zweite Plattenfläche 23 auf der anderen Seite und eine Plattenseitenfläche 24 auf, die die erste Plattenfläche 22 und die zweite Plattenfläche 23 verbindet. Die erste Plattenfläche 22 und die zweite Plattenfläche 23 sind entlang der c-Ebenen des SiC-Monokristalls angeordnet. Vorzugsweise ist die erste Plattenfläche 22 entlang der Siliciumebene angeordnet, und die zweite Plattenfläche 23 ist entlang der Kohlenstoffebene angeordnet.
  • Die erste Plattenfläche 22 und die zweite Plattenfläche 23 können einen Off-Winkel haben, der in Bezug auf die c-Ebenen in einer vorbestimmten Off-Richtung mit einem vorbestimmten Winkel geneigt ist. Die Off-Richtung ist vorzugsweise eine a-Achsenrichtung des SiC-Monokristalls ([11-20]-Richtung). Der Off-Winkel kann größer sein als 0° und nicht größer sein als 10°.Vorzugsweise ist der Off-Winkel nicht größer als 5°. Der Off-Winkel ist besonders bevorzugt nicht kleiner als 2° und nicht größer als 4,5°. Vorzugsweise ist der Off-Winkel des zweiten Trägerelementes 21 im Wesentlichen gleich dem Off-Winkel der SiC-Waferquelle 1. Der Off-Winkel des zweiten Trägerelementes 21 hat vorzugsweise einen Wert innerhalb von ±10% auf der Basis eines Wertes des Off-Winkels der SiC-Waferquelle 1.
  • Die erste Plattenfläche 22 kann eine geschliffene Fläche, eine Spaltfläche, eine polierte Fläche oder eine Spiegel-endbearbeitete Fläche sein. Die zweite Plattenfläche 23 kann eine geschliffene Fläche, eine Spaltfläche, eine polierte Fläche oder eine Spiegel-endbearbeitete Fläche sein. Flächenzustände der ersten Plattenfläche 22 und jene der zweiten Plattenfläche 23 sind beliebig, und die Flächenzustände der zweiten Plattenfläche 23 sind nicht notwendigerweise die gleichen wie jene der ersten Plattenfläche 22.
  • Das zweite Trägerelement 21 beinhaltet einen ersten Plattenrandabschnitt 25 und einen zweiten Plattenrandabschnitt 26. Der erste Plattenrandabschnitt 25 verbindet die erste Plattenfläche 22 und die Plattenseitenfläche 24. Der erste Plattenrandabschnitt 25 ist durch Abschrägen ausgehend von der ersten Plattenfläche 22 hin zu der Plattenseitenfläche 24 schräg geneigt. Der erste Plattenrandabschnitt 25 kann R-abgeschrägt oder C-abgeschrägt sein. Der zweite Plattenrandabschnitt 26 verbindet die zweite Plattenfläche 23 und die Plattenseitenfläche 24. Der zweite Plattenrandabschnitt 26 ist durch Abschrägen ausgehend von der zweiten Plattenfläche 23 hin zu der Plattenseitenfläche 24 schräg geneigt. Der zweite Plattenrandabschnitt 26 kann R-abgeschrägt oder C-abgeschrägt sein.
  • Das Vorhandensein oder das Nichtvorhandensein eines abgeschrägten Abschnittes in dem ersten Plattenrandabschnitt 25 und das Vorhandensein oder das Nichtvorhandensein eines abgeschrägten Abschnittes in dem zweiten Plattenrandabschnitt 26 sind beliebig. Einer oder beide von dem ersten Plattenrandabschnitt 25 und dem zweiten Plattenrandabschnitt 26 kann/können frei von einem abgeschrägten Abschnitt und winkelig sein. Im Hinblick auf die Handhabung ist es jedoch bevorzugt, wenn sowohl der erste Plattenrandabschnitt 25 als auch der zweite Plattenrandabschnitt 26 einen abgeschrägten Abschnitt haben.
  • Das zweite Trägerelement 21 hat ein zweites Orientierungs-Flach 27 als ein Beispiel einer Markierung, die die Kristallorientierung des SiC-Monokristalls angibt, und zwar in der Plattenseitenfläche 24. Vorzugsweise gibt das zweite Orientierungs-Flach 27 indirekt die Kristallorientierung der SiC-Waferquelle 1 an. Das zweite Orientierungs-Flach 27 ist aus einem Kerbabschnitt aufgebaut, der sich linear erstreckt. Bei dieser Ausführungsform erstreckt sich das zweite Orientierungs-Flach 27 in der a-Achsenrichtung des SiC-Monokristalls. Das zweite Orientierungs-Flach 27 muss sich nicht notwendigerweise in der a-Achsenrichtung erstrecken, sondern kann sich in der m-Achsenrichtung erstrecken. Es versteht sich, dass das zweite Trägerelement 21 das zweite Orientierungs-Flach 27, das sich in der a-Achsenrichtung erstreckt, und das zweite Orientierungs-Flach 27 haben kann, das sich in der m-Achsenrichtung erstreckt.
  • Der Durchmesser und die Dicke des zweiten Trägerelementes 21 sind beliebig. Der Durchmesser des zweiten Trägerelementes 21 bezieht sich auf eine Sehne, die außerhalb des zweiten Orientierungs-Flach 27 durch die Mitte des zweiten Trägerelementes 21 hindurch verläuft. Im Hinblick auf die Handhabung der SiC-Waferquelle 1 hat das zweite Trägerelement 21 vorzugsweise einen Durchmesser, der größer oder gleich dem Durchmesser der SiC-Waferquelle 1 ist. Ferner hat das zweite Trägerelement 21 vorzugsweise eine Dicke, die gleich der Dicke der SiC-Waferquelle 1 ist oder dicker ist. Bei dieser Ausführungsform hat das zweite Trägerelement 21 einen Durchmesser, der größer ist als der Durchmesser der SiC-Waferquelle 1. Ein zweites Intervall bzw. ein zweiter Abstand I2 zwischen einem Umfangsrand der SiC-Waferquelle 1 und einem Umfangsrand des zweiten Trägerelementes 21, und zwar dann, wenn ein zentraler Abschnitt der SiC-Waferquelle 1 einen zentralen Abschnitt des zweiten Trägerelementes 21 überlappt, ist vorzugsweise nicht kleiner als 0 mm und nicht größer als 10 mm.
  • 2 ist ein Flussdiagramm, das ein Beispiel des SiC-Halbleiterbauteil-Herstellungsverfahrens zeigt. Die 3A bis 3I sind jeweils eine Querschnittsansicht zum Beschreiben eines Beispiels des SiC-Halbleiterbauteil-Herstellungsverfahrens. In den 3A bis 3I sind aus Zweckmäßigkeitsgründen die SiC-Waferquelle 1, das erste Trägerelement 11 und das zweite Trägerelement 21 in einer vereinfachten Form gezeigt. Zunächst werden unter Bezugnahme auf 3A bei dem Herstellen des SiC-Halbleiterbauteils die SiC-Waferquelle 1, das erste Trägerelement 11 und das zweite Trägerelement 21 vorbereitet bzw. bereitgestellt (Schritt S1 in 2). In 3A ist nur die SiC-Waferquelle 1 gezeigt.
  • Als Nächstes wird unter Bezugnahme auf 3B die SiC-Waferquelle 1 ausgehend von der Seite der ersten Hauptfläche 2 (Siliciumebenen-Seite) mittels des ersten Trägerelementes 11 gelagert bzw. getragen bzw. abgestützt (Schritt S2 in 2). Die erste Plattenfläche 12 des ersten Trägerelementes 11 kann direkt an die erste Hauptfläche 2 der SiC-Waferquelle 1 gebondet werden, und zwar mittels eines Raumtemperatur-Bond-Verfahrens, bei dem es sich um ein Beispiel eines Direkt-Bond-Verfahrens handelt. Bei dem Raumtemperatur-Bond-Verfahren werden ein Aktivierungsschritt und ein Bond-Schritt implementiert. In dem Aktivierungsschritt werden beispielsweise die erste Hauptfläche 2 der SiC-Waferquelle 1 und die erste Plattenfläche 12 des ersten Trägerelementes 11 mit Atomen und Ionen unter Hochvakuum bestrahlt, und die erste Hauptfläche 2 und die erste Plattenfläche 12 werden jeweils durch nicht-abgesättigte Bindungen („dangling bonds“) aktiviert.
  • In dem Bond-Schritt werden die aktivierte erste Hauptfläche 2 und die aktivierte erste Plattenfläche 12 gebondet. Eine erste amorphe Bond-Schicht 31 (amorphe Si/SiC-Bond-Schicht), die wenigstens Si (Silicium) enthält, wird nach dem Bonden zwischen der ersten Hauptfläche 2 und der ersten Plattenfläche 12 gebildet. Die SiC-Waferquelle 1 und das erste Trägerelement 11 werden mittels der ersten amorphen Bond-Schicht 31 gebondet. Das Raumtemperatur-Bond-Verfahren kann einen Wärmebehandlungsschritt und einen Druckbehandlungsschritt zum Verbessern der Bond-Festigkeit der SiC-Waferquelle 1 und des ersten Trägerelementes 11 enthalten.
  • Hinsichtlich dieses Schrittes wurde ein Beispiel beschrieben, bei dem das erste Trägerelement 11 durch ein Direkt-Bond-Verfahren an die SiC-Waferquelle 1 gebondet wird. So lange die SiC-Waferquelle 1 mittels des ersten Trägerelementes 11 getragen bzw. gelagert wird, ist das Bond-Verfahren des ersten Trägerelementes 11 an der SiC-Waferquelle 1 jedoch beliebig. Beispielsweise kann das erste Trägerelement 11 mittels eines Haftmittels („adhesive agent“) an die SiC-Waferquelle 1 gebondet werden. In diesem Fall wird eine Haftschicht („adhesive layer“), die aus dem Haftmittel aufgebaut ist, zwischen der SiC-Waferquelle 1 und dem ersten Trägerelement 11 gebildet.
  • Als Nächstes wird unter Bezugnahme auf 3C die SiC-Waferquelle 1 mittels des zweiten Trägerelementes 21 ausgehend von der Seite der zweiten Hauptfläche 3 (Kohlenstoffebenen-Seite) gelagert bzw. getragen (Schritt S3 in 2). Bei diesem Schritt lagert das zweite Trägerelement 21 die SiC-Waferquelle 1 derart, dass sich das zweite Orientierungs-Flach 27 parallel zu dem ersten Orientierungs-Flach 7 erstreckt, und zwar an einer Position nahe dem ersten Orientierungs-Flach 7. In einem Zustand, bei dem die SiC-Waferquelle 1 zwischen dem ersten Trägerelement 11 und dem zweiten Trägerelement 21 gehalten ist, wird die Kristallorientierung der SiC-Waferquelle 1 sowohl durch das erste Orientierungs-Flach 7 als auch das zweite Orientierungs-Flach 27 bestimmt.
  • Bei diesem Schritt wird die erste Plattenfläche 22 (Siliciumebene) des zweiten Trägerelementes 21 an die zweite Hauptfläche 3 (Kohlenstoffebene) der SiC-Waferquelle 1 gebondet, und zwar durch ein Raumtemperatur-Bond-Verfahren, bei dem es sich um ein Beispiel eines Direkt-Bond-Verfahrens handelt. Bei dem Raumtemperatur-Bond-Verfahren werden ein Aktivierungsschritt und ein Bond-Schritt implementiert. In dem Aktivierungsschritt werden beispielsweise die zweite Hauptfläche 3 der SiC-Waferquelle 1 und die erste Plattenfläche 22 des zweiten Trägerelementes 21 mit Atomen und Ionen unter einem hohen Vakuum bestrahlt, und die zweite Hauptfläche 3 und die erste Plattenfläche 22 werden jeweils durch nicht-abgesättigte Bindungen („dangling bonds“) aktiviert.
  • In dem Bond-Schritt werden die aktivierte zweite Hauptfläche 3 und die aktivierte erste Plattenfläche 22 gebondet. Eine zweite amorphe Bond-Schicht 32 (amorphe SiC-Bond-Schicht), die wenigstens C (Kohlenstoff, bzw. carbon) enthält, wird nach dem Bonden zwischen der zweiten Hauptfläche 3 und der ersten Plattenfläche 22 gebildet. Die SiC-Waferquelle 1 und das zweite Trägerelement 21 werden durch die zweite amorphe Bond-Schicht 32 gebondet. Das Raumtemperatur-Bond-Verfahren kann einen Wärmebehandlungsschritt und einen Druckbehandlungsschritt zum Verbessern der Bond-Festigkeit der SiC-Waferquelle 1 und des zweiten Trägerelementes 21 enthalten.
  • Die zweite amorphe Bond-Schicht 32 hat einen Lichtabsorptionskoeffizienten, der größer ist als ein Lichtabsorptionskoeffizient der SiC-Waferquelle 1. Der Lichtabsorptionskoeffizient der zweiten amorphen Bond-Schicht 32 ist größer als der Lichtabsorptionskoeffizient des zweiten Trägerelementes 21. Eine Dicke der zweiten amorphen Bond-Schicht 32 kann größer sein als 0 µm und ist ggf. nicht größer als 5 µm. Die Dicke der zweiten amorphen Bond-Schicht 32 ist vorzugsweise nicht größer als 1 µm.
  • Als Nächstes wird unter Bezugnahme auf 3D eine modifizierte Schicht 33 entlang einer Horizontalrichtung parallel zu der ersten Hauptfläche 2 gebildet, und zwar in einem Dickenrichtung-Zwischenabschnitt („thickness direction intermerdiate portion“) der SiC-Waferquelle 1 (Schritt S4 in 2). Eine Distanz zwischen der ersten Plattenfläche 22 des zweiten Trägerelementes 21 und der modifizierten Schicht 33 wird in Abhängigkeit von der Dicke eines aus der SiC-Waferquelle 1 zu erhaltenden Wafers eingestellt. Die Distanz zwischen der ersten Plattenfläche 22 des zweiten Trägerelementes 21 und der modifizierten Schicht 33 ist ggf. nicht kleiner als 5 µm und nicht größer als 300 µm. Die Distanz zwischen der ersten Plattenfläche 22 des zweiten Trägerelementes 21 und der modifizierten Schicht 33 ist typischerweise nicht kleiner als 5 µm und nicht größer als 250 µm.
  • Bei diesem Schritt wird ein Lichtsammelabschnitt bzw. Fokus („light condensing portion“) auf den Dickenrichtung-Zwischenabschnitt der SiC-Waferquelle 1 eingestellt, und die SiC-Waferquelle 1 wird mit Laser-Licht aus einer Laser-Licht-Bestrahlungseinheit bestrahlt, und zwar über das zweite Trägerelement 21 hinweg. Eine Position der SiC-Waferquelle 1, die mit Laser-Licht bestrahlt wird, wird entlang der Horizontalrichtung bewegt. Hierdurch wird die modifizierte Schicht 33, in der eine kristalline Struktur des SiC-Monokristalls teilweise auf andere Eigenschaften modifiziert ist, an einem Abschnitt der SiC-Waferquelle 1 gebildet, der mit Laser-Licht bestrahlt wird. Das heißt, die modifizierte Schicht 33 ist eine Laser-Verarbeitungsmarkierung („laser processing mark“), die durch Bestrahlung mit Laser-Licht gebildet wird. Die modifizierte Schicht 33 ist aus einer Schicht aufgebaut, bei der eine Dichte, ein Refraktions- bzw. Brechungsindex, eine mechanische Festigkeit (kristalline Festigkeit) oder andere physikalische Charakteristika hin zu Eigenschaften modifiziert worden sind, die sich von jenen der SiC-Waferquelle 1 unterscheiden, um physikalische Eigenschaften zu erhalten, die schwächer bzw. fragiler bzw. zerbrechlicher sind als jene des SiC-Monokristalls.
  • Die modifizierte Schicht 33 kann wenigstens eine Schicht aus einer amorphen Schicht, einer geschmolzenen und wieder verfestigten Schicht („melt re-hardened layer“), einer Defektschicht („defect layer“), einer dielektrischen Durchschlagsschicht („dielectric breakdown layer“) und einer Brechungsindexänderungsschicht („refractive index change layer“) enthalten. Die amorphe Schicht ist eine Schicht, bei der ein Abschnitt der SiC-Waferquelle 1 amorph gemacht worden ist. Die geschmolzene und wieder verfestigte Schicht ist eine Schicht, bei der ein Abschnitt der SiC-Waferquelle 1 sich verfestigt hat, nachdem er aufgeschmolzen worden ist. Die Defektschicht ist eine Schicht, die ein Loch, einen Bruch etc. beinhaltet, die/der in der SiC-Waferquelle 1 gebildet ist. Die dielektrische Durchschlagsschicht ist eine Schicht, bei der ein Abschnitt der SiC-Waferquelle 1 einen dielektrischen Durchschlag erfahren hat. Die Brechungsindexänderungsschicht ist eine Schicht, bei der sich ein Abschnitt der SiC-Waferquelle 1 hin zu einem Brechungsindex geändert hat, der sich von jenem der SiC-Waferquelle 1 unterscheidet.
  • Als Nächstes wird unter Bezugnahme auf 3E die SiC-Waferquelle 1 entlang einer Horizontalrichtung von einem Dickenrichtung-Zwischenabschnitt geschnitten, und zwar mit der modifizierten Schicht 33 als ein Ausgangspunkt (Schritt S5 in 2). Bei diesem Schritt wird eine externe Kraft auf die SiC-Waferquelle 1 aufgebracht, und zwar in einem Zustand, bei dem sie zwischen dem ersten Trägerelement 11 und dem zweiten Trägerelement 21 gehalten ist, und die SiC-Waferquelle 1 wird in der Horizontalrichtung gespalten („cleaved“), und zwar mit der modifizierten Schicht 33 als ein Ausgangspunkt. Die externe Kraft, die auf die SiC-Waferquelle 1 aufgebracht wird, kann in Form von Ultraschallwellen aufgebracht werden.
  • Hierdurch wird eine SiC-Waferstruktur 35, die das zweite Trägerelement 21 und einen SiC-Wafer 34 beinhaltet, von der SiC-Waferquelle 1 getrennt („separated“). Die SiC-Waferstruktur 35 ist zwischen dem zweiten Trägerelement 21 und dem SiC-Wafer 34 angeordnet und beinhaltet die zweite amorphe Bond-Schicht 32, die das zweite Trägerelement 21 und den SiC-Wafer 34 bondet. Bei dieser Ausführungsform ist die zweite amorphe Bond-Schicht 32 als ein Ausgangspunkt für das Trennen des zweiten Trägerelementes 21 und des SiC-Wafers 34 (insbesondere als ein Spalt-Ausgangspunkt) in einem darauffolgenden Schritt ausgebildet.
  • Der SiC-Wafer 34 wird von der SiC-Waferquelle 1 als ein Wafer zur Bauteilbildung weggeschnitten. Eine Sektionsebene bzw. Schnittebene („section plane“) des SiC-Wafers 34 ist entlang der Siliciumebene angeordnet. Der SiC-Wafer 34 wird von der SiC-Waferquelle 1 derart getrennt, dass das erste Orientierungs-Flach 7 von der SiC-Waferquelle 1 übernommen wird. Daher hat auch der SiC-Wafer 34 das erste Orientierungs-Flach 7. Nach der Trennung von der SiC-Waferquelle 1 wird die SiC-Waferstruktur 35 an einen anderen Ort transferiert (Schritt S6 in 2). Das heißt, das zweite Trägerelement 21 und der SiC-Wafer 34 werden auf eine integrierte bzw. einstückige Art und Weise als die SiC-Waferstruktur 35 gehandhabt bzw. behandelt. Die Sektionsebene der SiC-Waferquelle 1 (Spaltfläche) wird die zweite Hauptfläche 3.
  • Als Nächstes wird beurteilt, ob die SiC-Waferquelle 1 wieder bzw. nochmals verwendbar ist oder nicht (Schritt S7 in 2). Wenn die SiC-Waferquelle 1 eine derartige Dicke und einen solchen Zustand hat, dass ein weiterer SiC-Wafer 34 erhalten werden kann, kann beurteilt werden, dass die SiC-Waferquelle 1 nochmals verwendbar ist. Wenn die SiC-Waferquelle 1 nicht nochmals verwendbar ist (Schritt S7 in 2: NEIN), dann enden die Schritte der SiC-Waferquelle 1.
  • Wenn die SiC-Waferquelle 1 nicht nochmals verwendbar ist (Schritt S7 in 2: NEIN), kann das erste Trägerelement 11 von der SiC-Waferquelle 1 entfernt und als das erste Trägerelement 11 zum Lagern einer weiteren SiC-Waferquelle 1 wiederverwendet werden. Wenn das erste Trägerelement 11 wiederverwendet wird, wird die erste Plattenfläche 12 vorzugsweise abgeflacht (geglättet), und zwar durch ein Schleifverfahren und/oder ein Ätzverfahren. Die SiC-Waferquelle 1 und/oder die erste amorphe Bond-Schicht 31, die in der ersten Plattenfläche 12 des ersten Trägerelementes 11 verbleibt, kann durch ein Schleifverfahren und/oder ein Ätzverfahren entfernt werden. Ein Schleifschritt (Polierschritt) der ersten Plattenfläche 12 kann durch ein CMP-Verfahren (chemischmechanisches Polieren, „Chemical Mechanical Polishing“) implementiert werden.
  • Unter Bezugnahme auf 3F, wenn die SiC-Waferquelle 1 wiederverwendbar ist (Schritt S7 in 2: JA), wird ein Wiederverwendungsschritt der SiC-Waferquelle 1 implementiert. In dem Wiederverwendungsschritt der SiC-Waferquelle 1 in einem Zustand, bei dem sie durch das erste Trägerelement 11 gelagert ist, wird die zweite Hauptfläche 3 (Spaltfläche) der SiC-Waferquelle 1 abgeflacht (geglättet), und zwar durch ein Schleifverfahren und/oder ein Ätzverfahren (Schritt S8 in 2).
  • Die zweite Hauptfläche 3 kann durch ein CMP-Verfahren poliert werden. Der Schleifschritt kann einen Polierschritt oder einen Spiegel-Endbearbeitungsschritt der zweiten Hauptfläche 3 beinhalten. Vorzugsweise ist der zweite Randabschnitt 6 der SiC-Waferquelle 1 nicht abgeschrägt. Das heißt, der zweite Randabschnitt 6 der SiC-Waferquelle 1 wird vorzugsweise winklig gehalten bzw. belassen, und zwar selbst nachdem die SiC-Waferstruktur 35 erhalten worden ist.
  • Als Nächstes wird unter Bezugnahme auf 3G über den Schritt, der ähnlich ist zu jenem der 3C, die SiC-Waferquelle 1 durch das zweite Trägerelement 21 ausgehend von der Seite der zweiten Hauptfläche 3 abgestützt bzw. gelagert (Schritt S3 in 2). Als Nächstes wird unter Bezugnahme auf 3H, und zwar über den Schritt, der ähnlich ist zu jenem der 3D, die modifizierte Schicht 33 entlang der Horizontalrichtung parallel zu der ersten Hauptfläche 2 gebildet, und zwar in einem Dickenrichtung-Zwischenabschnitt der SiC-Waferquelle 1 (Schritt S4 in 2). Als Nächstes wird unter Bezugnahme auf 31, und zwar über den Schritt, der ähnlich ist zu jenem der 3E, die SiC-Waferquelle 1 entlang der Horizontalrichtung von dem Dickenrichtung-Zwischenabschnitt geschnitten bzw. getrennt, und zwar mit der modifizierten Schicht 33 als ein Ausgangspunkt, und die SiC-Waferstruktur 35, die das zweite Trägerelement 21 und den SiC-Wafer 34 beinhaltet, wird von der SiC-Waferquelle 1 weggeschnitten bzw. abgetrennt (Schritt S5 in 2).
  • Die SiC-Waferstruktur 35, die von der SiC-Waferquelle 1 weggeschnitten ist, wird dann zu einem anderen Ort transferiert, und zwar in einem Zustand, bei dem das zweite Trägerelement 21 und der SiC-Wafer 34 in einem integrierten bzw. einstückigen Zustand ausgebildet sind (Schritt S6 in 2). Hiernach wird erneut beurteilt, ob die SiC-Waferquelle 1 wiederverwendbar ist oder nicht (Schritt S7 in 2). Wie bislang beschrieben, wird bei dem SiC-Halbleiterbauteil-Herstellungsverfahren der Wiederverwendungsschritt der SiC-Waferquelle 1 wiederholt implementiert, bis die SiC-Waferquelle 1 nicht mehr getrennt werden kann.
  • 4 ist ein Flussdiagramm, das ein Beispiel des SiC-Halbleiterbauteil-Herstellungsverfahrens zeigt, das in Bezug auf die SiC-Waferstruktur 35 implementiert wird. Die 5A bis 5R sind jeweils eine Querschnittsansicht zum Beschreiben eines Beispiels des SiC-Halbleiterbauteil-Herstellungsverfahrens, das in Bezug auf die SiC-Waferstruktur 35 implementiert ist. 6 ist eine perspektivische Ansicht zum Beschreiben einer Bauteilregion 44 und einer Soll-Schnittlinie 45, die in der SiC-Waferstruktur 35 eingestellt ist.
  • In dem SiC-Halbleiterbauteil-Herstellungsverfahren werden nach dem Schritt des Transferierens der SiC-Waferstruktur 35 (Schritt S6 in 2) ein Schritt des Bildens eines funktionalen Bauteils in dem SiC-Wafer 34 (Schritte S11 bis S23 in 4) und ein Schritt implementiert, bei dem der SiC-Wafer 34 in individuelle Stücke ausgebildet bzw. vereinzelt wird (Schritte S24 bis S29 in 4). Wenn die Vielzahl von SiC-Wafern 34 (SiC-Waferstrukturen 35) von einer einzelnen SiC-Waferquelle 1 abgeschnitten sind, ist ein Typ des funktionalen Bauteils beliebig, das in der Vielzahl von SiC-Wafern 34 gebildet wird. Das heißt, ein erster SiC-Wafer 34 kann zur Herstellung eines ersten SiC-Halbleiterbauteils mit einem ersten funktionalen Bauteil verwendet werden, und ein zweiter SiC-Wafer 34 kann zur Herstellung eines zweiten SiC-Halbleiterbauteils mit einem zweiten funktionalen Bauteil verwendet werden, das vom Typ ähnlich ist zu dem ersten funktionalen Bauteil oder vom Typ her unterschiedlich ist zu dem ersten funktionalen Bauteil.
  • Das funktionale Bauteil kann wenigstens ein Bauteil von einem eine Halbleiterschaltbauteil, einem Halbleitergleichrichtungsbauteil und einem passiven Bauteil enthalten. Das Halbleiterschaltbauteil kann wenigstens einen von einem MISFET (Metallisolatorhalbleiter-Feldeffekttransistor), einem BJT (Bipolar-Übergang-Transistor), einem IGBT (Bipolar-Transistor mit isoliertem Gate) und einem JFET (Sperrschicht- bzw. Übergangs-Feldeffekttransistor) enthalten.
  • Das Halbleitergleichrichtungsbauteil kann wenigstens eine von einer pn-Bond-Diode, einer pin-Bond-Diode, einer Zener-Diode, einer SBD (Schottky-Barriere-Diode) und einer FRD (Diode mit schneller Erholzeit) enthalten. Das passive Bauteil kann wenigstens eines von einem Widerstand, einem Kondensator, einem Induktor bzw. einer Induktivität und einer Sicherung bzw. Schmelzsicherung enthalten. Das funktionale Bauteil kann ein Schaltungsnetzwerk enthalten, bei dem wenigstens zwei von dem Halbleiterschaltbauteil, dem Halbleitergleichrichtungsbauteil und dem passiven Bauteil kombiniert werden.
  • Das Schaltungsnetzwerk kann eine integrierte Schaltung sein, wie eine LSI (Large Scale Integration), ein SSI (Small Scale Integration), ein MSI (Medium Scale Integration), ein VLSI (Very Large Scale Integration), ein ULSI (Ultra-Very Large Scale Integration), etc. Das funktionale Bauteil, das in dem SiC-Wafer 34 gebildet wird, ist typischerweise ein MISFET und/oder eine SBD.
  • Zunächst wird unter Bezugnahme auf 5A bei dem Herstellen des SiC-Halbleiterbauteils die SiC-Waferstruktur 35 vorbereitet (Schritt S11 in 4). Als Nächstes wird unter Bezugnahme auf 5B in einem Zustand, bei dem er von dem zweiten Trägerelement 21 gelagert ist, eine Sektionsebene 36 des SiC-Wafers 34 (Spaltfläche) abgeflacht (geglättet), und zwar durch ein Schleifverfahren und/oder ein Ätzverfahren (Schritt S12 in 4). Die Sektionsebene 36 kann durch ein CMP-Verfahren poliert werden. Der Schleifschritt kann einen Polierschritt oder einen Spiegel-Endbearbeitungsschritt der Sektionsebene 36 enthalten. Vorzugsweise wird ein Randabschnitt bzw. Kantenabschnitt des SiC-Wafers 34 nicht abgeschrägt. Das heißt, der Randabschnitt des SiC-Wafers 34 wird vorzugsweise winklig gehalten.
  • Als Nächstes wird unter Bezugnahme auf 5C eine SiC-Epitaxialschicht 37 an der Sektionsebene 36 gebildet, und zwar nach dem Polierschritt mittels eines Epitaxie-Wachstumverfahrens (Schritt S13 in 4). Wenn der SiC-Wafer 34 eine Verunreinigung vom n-Typ enthält, kann die SiC-Epitaxialschicht 37 eine Verunreinigungskonzentration vom n-Typ haben, die kleiner ist als eine Verunreinigungskonzentration vom n-Typ des SiC-Wafers 34. Eine Dicke der SiC-Epitaxialschicht 37 ist ggf. nicht kleiner als 1 µm und nicht größer als 50 µm. Die Dicke der SiC-Epitaxialschicht 37 ist vorzugsweise nicht kleiner als 5 µm und nicht größer als 20 µm. Bei dieser Ausführungsform wird die SiC-Epitaxialschicht 37 auf einer Seitenfläche des SiC-Wafers 34 und auf dem zweiten Trägerelement 21 gebildet.
  • Hierdurch wird ein SiC-epi-Wafer 41, der den SiC-Wafer 34 und die SiC-Epitaxialschicht 37 beinhaltet, auf dem zweiten Trägerelement 21 in der SiC-Waferstruktur 35 gebildet. Der SiC-epi-Wafer 41 hat eine erste Wafer Hauptfläche 42 auf einer Seite und eine zweite Wafer Hauptfläche 43 auf der anderen Seite. Die erste Wafer Hauptfläche 42 ist eine Fläche, in der das funktionale Bauteil gebildet wird. Die zweite Wafer-Hauptfläche 43 entspricht der zweiten Hauptfläche 3 der SiC-Waferquelle 1 und ist über die zweite amorphe Bond-Schicht 32 an das zweite Trägerelement 21 gebondet.
  • Als Nächstes werden eine Vielzahl von Bauteilregionen 44 und Soll-Schnittlinien 45 zum Abgrenzen der Vielzahl von Bauteilregionen 44 auf der ersten Wafer-Hauptfläche 42 eingestellt (Schritt S14 in 4). In 5C werden die vier Bauteilregionen 44 gezeigt und die Soll-Schnittlinien 45 sind durch eine gerade Linie gezeigt (das Gleiche gilt für die 5D bis 5R). Unter Bezugnahme auf 6 entsprechen die Vielzahl von Bauteilregionen 44 jeweils den SiC-Halbleiterbauteilen und sind in einer Matrix entlang der a-Achsenrichtung und der m-Achsenrichtung des SiC-Monokristalls angeordnet bzw. eingestellt, und zwar in einer Draufsicht, um ein Beispiel zu nennen. Die Soll-Schnittlinien 45 werden in einem Gitter angeordnet bzw. eingestellt, das sich in der a-Achsenrichtung und der m-Achsenrichtung des SiC-Monokristalls erstreckt, und zwar gemäß dem Array von der Vielzahl von Bauteilregionen 44 in einer Draufsicht.
  • Als Nächstes wird unter Bezugnahme auf 5D eine interne Struktur des funktionalen Bauteils in jeder der Vielzahl von Bauteilregionen 44 auf der ersten Wafer-Hauptfläche 42 gebildet (Schritt S15 in 4). In 5D ist aus Zweckmäßigkeitsgründen die interne Struktur des funktionalen Bauteils durch eine Zelle bzw. ein Kästchen gezeigt, in das eine Kreuzschraffur eingezeichnet ist (nachstehend gilt das Gleiche für die 5E bis 5R). Die interne Struktur des funktionalen Bauteils beinhaltet wenigstens eine von einer Halbleiterregion vom n-Typ, einer Halbleiterregion vom p-Typ und einer Grabenstruktur, und zwar gemäß Funktionen des funktionalen Bauteils.
  • Die Halbleiterregion vom n-Typ wird gebildet durch Einführen einer Verunreinigung vom n-Typ in die SiC-Epitaxialschicht 37, und zwar über eine Ionenimplantationsmaske. Die Halbleiterregion vom p-Typ wird gebildet durch Einführen einer Verunreinigung vom p-Typ in die SiC-Epitaxialschicht 37, und zwar über eine Ionenimplantationsmaske. Die Grabenstruktur beinhaltet einen Graben, der in der ersten Wafer-Hauptfläche 42 gebildet ist, einen Isolierfilm, der eine innere Wand des Grabens bedeckt, und eine Elektrode, die über den Isolierfilm in dem Graben eingebettet ist.
  • Der Graben wird in der ersten Wafer-Hauptfläche 42 über eine Maske durch ein Ätzverfahren gebildet. Der Isolierfilm wird gebildet durch wenigstens ein Verfahren von einem Wärmeoxidationsbehandlungsverfahren und einem CVD-(chemisches Dampfabscheidungs- bzw. „Chemical Vapor Deposition“)-Verfahren. Der Isolierfilm bedeckt ggf. nicht nur die innere Wand des Grabens, sondern auch eine gesamte Fläche der ersten Wafer-Hauptfläche 42, und zwar als ein Hauptflächen-Isolierfilm. Die Elektrode wird beispielsweise gebildet durch Abscheiden von Polysilicium mittels eines CVD-Verfahrens und durch anschließendes Entfernen eines nicht notwendigen Abschnittes des Polysiliciums durch ein Rückätzverfahren („etch back method“).
  • Als Nächstes wird unter Bezugnahme auf 5E ein erster anorganischer Isolierfilm 46 auf der ersten Wafer-Hauptfläche 42 gebildet (Schritt S16 in 4). Der erste anorganische Isolierfilm 46 kann als ein Zwischenschicht-Isolierfilm bezeichnet werden. Der erste anorganische Isolierfilm 46 kann eine laminierte Struktur mit einer Vielzahl von Isolierfilmen haben, oder kann eine Einzelschichtstruktur haben, die aus einem einzelnen Isolierfilm aufgebaut ist. Der erste anorganische Isolierfilm 46 beinhaltet vorzugsweise wenigstens einen Film von einem Siliciumoxidfilm, einem Siliciumnitridfilm und einem Siliciumoxynitridfilm. Bei dieser Ausführungsform hat der erste anorganische Isolierfilm 46 eine Einzelschichtstruktur, die aus einem Siliciumoxidfilm aufgebaut ist. Eine Dicke des ersten anorganischen Isolierfilms 46 ist vorzugsweise nicht kleiner als 10 nm und vorzugsweise nicht größer als 1000 nm.
  • Der erste anorganische Isolierfilm 46 kann eine laminierte Struktur haben, bei der eine Vielzahl von Siliciumoxidfilmen laminiert sind. Der erste anorganische Isolierfilm 46 kann eine laminierte Struktur haben, die einen NSG-(nicht-dotieres Silicatglas, „Nondoped Silicate Glass“)-Film und einen PSG-(Phosphorsilicatglas, „Phosphor Silicate Glass“)-Film aufweist, die ausgehend von der Seite der ersten Wafer-Hauptfläche 42 in dieser Reihenfolge laminiert sind. Der NSG-Film ist aus einem Siliciumoxidfilm aufgebaut, der nicht mit einer Verunreinigung dotiert ist. Der PSG-Film ist aus einem Siliciumoxidfilm aufgebaut, der mit Phosphor dotiert ist. Eine Dicke des PSG-Films ist ggf. nicht kleiner als 10 nm und nicht größer als 500 nm. Eine Dicke des PSG-Films ist ggf. nicht kleiner als 10 nm und nicht größer als 500 nm.
  • Der erste anorganische Isolierfilm 46 kann durch ein CVD-Verfahren oder ein Wärmeoxidationsbehandlungsverfahren gebildet werden. Der erste anorganische Isolierfilm 46 bedeckt ein funktionales Bauteil auf der ersten Wafer-Hauptfläche 42. Bei dieser Ausführungsform ist der erste anorganische Isolierfilm 46 auch auf einer Seitenfläche des SiC-Wafers 34 und dem zweiten Trägerelement 21 gebildet, und zwar über die SiC-Epitaxialschicht 37 hinweg.
  • Als Nächstes wird unter Bezugnahme auf 5F eine erste Resist-Maske 47 mit einem vorbestimmten Muster auf dem ersten anorganischen Isolierfilm 46 gebildet (Schritt S17 in 4). Die erste Resist-Maske 47 legt selektiv jeden jener Abschnitte, die eine Vielzahl von funktionalen Bauteilen bedecken, auf bzw. an dem ersten anorganischen Isolierfilm 46 frei, wodurch jene Abschnitte freigelegt werden, die die Soll-Schnittlinien 45 bedecken.
  • Als Nächstes wird ein nicht notwendiger Abschnitt des ersten anorganischen Isolierfilms 46 durch ein Ätzverfahren über die erste Resist-Maske 47 entfernt. Das Ätzverfahren kann ein Nassätzverfahren und/oder ein Trockenätzverfahren sein. Hierdurch wird wenigstens eine Kontaktöffnung 48, die selektiv ein funktionales Bauteil freilegt, an dem ersten anorganischen Isolierfilm 46 gebildet. Die erste Resist-Maske 47 wird anschließend entfernt.
  • Als Nächstes wird unter Bezugnahme auf 5G eine erste Hauptflächenelektrode 50 auf der ersten Wafer-Hauptfläche 42 gebildet (Schritt S18 in 4). Die erste Hauptflächenelektrode 50 bedeckt eine gesamte Fläche des ersten anorganischen Isolierfilms 46 auf der ersten Wafer-Hauptfläche 42. Bei dieser Ausführungsform ist die erste Hauptflächenelektrode 50 auch auf einer Seitenfläche des SiC-Wafers 34 und dem zweiten Trägerelement 21 gebildet, und zwar über den ersten anorganischen Isolierfilm 46 hinweg bzw. hinaus. Die erste Hauptflächenelektrode 50 kann eine laminierte Struktur haben, die einen Ti-basierten Metallfilm und einen Al-basierten Metallfilm beinhaltet, die ausgehend von der Seite der ersten Wafer-Hauptfläche 42 in dieser Reihenfolge laminiert sind. Der Ti-basierte Metallfilm und der Al-basierte Metallfilm können durch wenigstens ein Verfahren von einem Sputter-Verfahren, einem Dampfabscheidungsverfahren und einem Plattierungsverfahren gebildet werden.
  • Als Nächstes wird unter Bezugnahme auf 5H eine zweite Resist-Maske 51 mit einem vorbestimmten Muster auf der ersten Hauptflächenelektrode 50 gebildet (Schritt S19 in 4). Die zweite Resist-Maske 51 bedeckt selektiv jeden jener Abschnitte, die die Vielzahl von Bauteilregionen 44 auf der ersten Hauptflächenelektrode 50 bedecken, und legt andere Regionen frei. Als Nächstes wird ein nicht notwendiger Abschnitt der ersten Hauptflächenelektrode 50 entfernt, und zwar durch ein Ätzverfahren über die zweite Resist-Maske 51. Das Ätzverfahren kann ein Nassätzverfahren und/oder ein Trockenätzverfahren sein. Die zweite Resist-Maske 51 wird anschließend entfernt.
  • Als Nächstes wird unter Bezugnahme auf 5I ein zweiter anorganischer Isolierfilm 52 auf der ersten Wafer-Hauptfläche 42 gebildet (Schritt S20 in 4). Der zweite anorganische Isolierfilm 52 kann als ein Passivierungsfilm bezeichnet werden. Der zweite anorganische Isolierfilm 52 kann eine laminierte Struktur haben, die eine Vielzahl von Isolierfilmen beinhaltet, oder kann eine Einzelschichtstruktur haben, die aus einem einzelnen Isolierfilm aufgebaut ist. Der zweite anorganische Isolierfilm 52 beinhaltet vorzugsweise wenigstens einen Film von einem Siliciumoxidfilm, einem Siliciumnitridfilm und einem Siliciumoxynitridfilm.
  • Bei dieser Ausführungsform hat der zweite anorganische Isolierfilm 52 eine Einzelschichtstruktur, die aus einem Siliciumnitridfilm aufgebaut ist. Das heißt, der zweite anorganische Isolierfilm 52 ist aus einem Isolator aufgebaut, der sich von dem ersten anorganischen Isolierfilm 46 unterscheidet. Eine Dicke des zweiten anorganischen Isolierfilms 52 ist vorzugsweise nicht kleiner als 0,1 µm und nicht größer als 2 µm. Der zweite anorganische Isolierfilm 52 kann durch ein CVD-Verfahren gebildet werden. Der zweite anorganische Isolierfilm 52 bedeckt die erste Hauptflächenelektrode 50 auf der ersten Wafer-Hauptfläche 42. Bei dieser Ausführungsform ist der zweite anorganische Isolierfilm 52 auch auf einer Seitenfläche des SiC-Wafers 34 und dem zweiten Trägerelement gebildet, und zwar über die SiC-Epitaxialschicht 37.
  • Als Nächstes wird unter Bezugnahme auf 5J eine dritte Resist-Maske 53 mit einem vorbestimmten Muster auf dem zweiten anorganischen Isolierfilm 52 gebildet (Schritt S21 in 4). Die dritte Resist-Maske 53 legt einen Abschnitt, der die erste Hauptflächenelektrode 50 bedeckt, und einen Abschnitt frei, der die Soll-Schnittlinie 45 auf dem zweiten anorganischen Isolierfilm 52 bedeckt, und bedeckt andere Regionen.
  • Als Nächstes wird ein nicht notwendiger Abschnitt des zweiten anorganischen Isolierfilms 52 entfernt, und zwar durch ein Ätzverfahren über die dritte Resist-Maske 53. Das Ätzverfahren kann ein Nassätzverfahren und/oder ein Trockenätzverfahren sein. Hierdurch werden eine erste Pad-Öffnung 54, die selektiv die erste Hauptflächenelektrode 50 freilegt, und eine erste Trennstraße 55, die die SiC-Epitaxialschicht 37 entlang der Soll-Schnittlinie 45 freilegt, an dem zweiten anorganischen Isolierfilm 52 gebildet. Eine Breite der ersten Trennstraße 55 ist ggf. nicht kleiner als 1 µm und nicht größer als 25 µm. Die Breite der ersten Trennstraße 55 ist eine Breite in einer Richtung orthogonal zu einer Richtung, in der sich die erste Trennstraße 55 erstreckt. Die dritte Resist-Maske 53 wird anschließend entfernt.
  • Als Nächstes wird unter Bezugnahme auf 5K ein organischer Isolierfilm 56 auf die erste Wafer-Hauptfläche 42 beschichtet (Schritt S22 in 4). Der organische Isolierfilm 56 kann wenigstens ein Material von Polyimid, Polyamid und Polybenzoxazol enthalten. Bei dieser Ausführungsform beinhaltet der organische Isolierfilm 56 Polyimid.
  • Eine Dicke des organischen Isolierfilms 56 überschreitet vorzugsweise eine Dicke des zweiten anorganischen Isolierfilms 52. Die Dicke des organischen Isolierfilms 56 ist vorzugsweise nicht kleiner als 1 µm und nicht größer als 30 µm. Der organische Isolierfilm 56 bedeckt die erste Hauptflächenelektrode 50, den ersten anorganischen Isolierfilm 46 und den zweiten anorganischen Isolierfilm 52 auf der ersten Wafer-Hauptfläche 42. Bei dieser Ausführungsform bedeckt der organische Isolierfilm 56 eine Seitenfläche des SiC-Wafers 34 und das zweite Trägerelement 21, und zwar über die SiC-Epitaxialschicht 37 hinweg.
  • Als Nächstes wird unter Bezugnahme auf 5L der organische Isolierfilm 56 belichtet („exposed“), und zwar unter Verwendung eines Musters, das der ersten Pad-Öffnung 54 und der ersten Trennstraße 55 des zweiten anorganischen Isolierfilm 52 entspricht, und wird anschließend entwickelt („developed“) (Schritt S23 in 4). Hierdurch werden eine zweite Pad-Öffnung 57, die kommunikativ mit der ersten Pad-Öffnung 54 verbunden ist, und eine zweite Trennstraße 58, die kommunikativ mit der ersten Trennstraße 55 verbunden („communicatively connected“) ist, in dem organischen Isolierfilm 56 gebildet. Eine Breite der zweiten Trennstraße 58 ist ggf. nicht kleiner als 1 µm und nicht größer als 25 µm. Die Breite der zweiten Trennstraße 58 ist eine Breite in einer Richtung orthogonal zu einer Richtung, in der sich die zweite Trennstraße 58 erstreckt.
  • Als Nächstes wird unter Bezugnahme auf 5M die SiC-Waferstruktur 35 mittels eines dritten Trägerelementes 61 ausgehend von der Seite der ersten Wafer-Hauptfläche 42 des SiC-epi-Wafers 41 abgestützt bzw. gelagert(Schritt S24 in 4). Das dritte Trägerelement 61 kann mittels eines Haftmittels oder mittels eines doppelbeschichteten Haftbandes an die SiC-Waferstruktur 35 angeheftet werden.
  • Das dritte Trägerelement 61 ist aus einem plattenförmigen Element aufgebaut. So lange die SiC-Waferstruktur 35 ausgehend von der Seite der ersten Wafer-Hauptfläche 42 gelagert wird, kann als das dritte Trägerelement 61 jeder beliebige Typ von Element verwendet werden. Das dritte Trägerelement 61 kann aus einem Material aufgebaut sein, das sich von dem SiC-epi-Wafer 41 unterscheidet. Das dritte Trägerelement 61 kann aus einer anorganischen Platte, einer organischen Platte, einer Metallplatte, einer Kristallplatte oder einer amorphen Platte aufgebaut sein, die in eine Scheibenform oder in eine zylindrische Form verarbeitet worden ist. Das dritte Trägerelement 61 ist vorzugsweise aus einem Material aufgebaut, das lichtdurchlässig oder transparent ist. Bei dieser Ausführungsform ist das dritte Trägerelement 61 aus einer amorphen Platte aufgebaut. Das dritte Trägerelement 61 kann aus einer Glas-(Siliciumoxid)-Platte aufgebaut sein.
  • Das dritte Trägerelement 61 hat eine erste Plattenfläche 62 auf einer Seite (Seite der SiC-Waferstruktur 35), eine zweite Plattenfläche 63 auf der anderen Seite und eine Plattenseitenfläche 64, die die erste Plattenfläche 62 und die zweite Plattenfläche 63 verbindet. Die erste Plattenfläche 62 kann eine geschliffene Fläche, eine Spaltfläche, eine polierte Fläche oder eine Spiegel-endbearbeitete Fläche sein. Die zweite Plattenfläche 63 kann eine geschliffene Fläche, eine Spaltfläche, eine polierte Fläche oder eine Spiegel-endbearbeitete Fläche sein. Flächenzustände der ersten Plattenfläche 62 und jene der zweiten Plattenfläche 63 sind beliebig, und die Flächenzustände der zweiten Plattenfläche 63 sind nicht notwendigerweise die gleichen wie die Flächenzustände der ersten Plattenfläche 62.
  • Das dritte Trägerelement 61 beinhaltet einen ersten Plattenrandabschnitt 65 und einen zweiten Plattenrandabschnitt 66. Der erste Plattenrandabschnitt 65 verbindet die erste Plattenfläche 62 und die Plattenseitenfläche 64. Der erste Plattenrandabschnitt 65 ist durch Abschrägen ausgehend von der ersten Plattenfläche 62 hin zu der Plattenseitenfläche 64 schräg geneigt. Der erste Plattenrandabschnitt 65 kann R-abgeschrägt oder C-abgeschrägt sein. Der zweite Plattenrandabschnitt 66 verbindet die zweite Plattenfläche 63 und die Plattenseitenfläche 64. Der zweite Plattenrandabschnitt 66 ist durch Abschrägen ausgehend von der zweiten Plattenfläche 63 hin zu der Plattenseitenfläche 64 schräg geneigt. Der zweite Plattenrandabschnitt 66 kann R-abgeschrägt oder C-abgeschrägt sein.
  • Das Vorhandensein oder das Nichtvorhandensein eines abgeschrägten Abschnittes in dem ersten Plattenrandabschnitt 65 und das Vorhandensein oder das Nichtvorhandensein eines abgeschrägten Abschnittes in dem zweiten Plattenrandabschnitt 66 sind beliebig. Einer oder beide von dem ersten Plattenrandabschnitt 65 und dem zweiten Plattenrandabschnitt 66 kann/können frei von einem abgeschrägten Abschnitt und winklig („angular“) sein. Im Hinblick auf die Handhabung ist es jedoch bevorzugt, wenn sowohl der erste Plattenrandabschnitt 65 als auch der zweite Plattenrandabschnitt 66 einen abgeschrägten Abschnitt aufweisen.
  • Der Durchmesser und die Dicke des dritten Trägerelementes 61 sind beliebig. Im Hinblick auf die Handhabung der SiC-Waferstruktur 35 hat das dritte Trägerelement 61 jedoch vorzugsweise einen Durchmesser, der größer oder gleich dem Durchmesser des SiC-Wafers 34 ist. Ferner hat das dritte Trägerelement 61 vorzugsweise eine Dicke, die dicker oder gleich dick ist wie die Dicke des SiC-Wafers 34. Bei dieser Ausführungsform hat das dritte Trägerelement 61 einen Durchmesser, der größer ist als der Durchmesser des SiC-Wafers 34. Ein drittes Intervall bzw. ein dritter Abstand I3 zwischen einem Umfangsrand des SiC-Wafers 34 und einem Umfangsrand des dritten Trägerelementes 61, und zwar dann, wenn ein zentraler Abschnitt des SiC-Wafers 34 einen zentralen Abschnitt des dritten Trägerelementes 61 überlappt, ist vorzugsweise nicht kleiner als 0 mm und nicht größer als 10 mm.
  • Als Nächstes wird unter Bezugnahme auf 5N eine modifizierte Schicht 70 entlang der Horizontalrichtung parallel zu der ersten Hauptfläche 2 in der zweiten amorphen Bond-Schicht 32 gebildet (Schritt S25 in 4). In diesem Schritt wird ein Lichtsammelabschnitt in einem Inneren der zweiten amorphen Bond-Schicht 32 oder in einer Nachbarschaft der zweiten amorphen Bond-Schicht 32 eingestellt, und die zweite amorphe Bond-Schicht 32 wird mit Laser-Licht aus einer Laser-Licht-Bestrahlungseinheit bestrahlt, und zwar über das zweite Trägerelement 21. Eine Position der zweiten amorphen Bond-Schicht 32, die mit Laser-Licht bestrahlt wird, wird entlang der Horizontalrichtung bewegt.
  • Hierdurch wird eine modifizierte Schicht 70, in der ein Abschnitt der zweiten amorphen Bond-Schicht 32 hin zu einer anderen Eigenschaft modifiziert worden ist, an einem Abschnitt der zweiten amorphen Bond-Schicht 32 gebildet, der mit Laser-Licht bestrahlt wird. Das heißt, die modifizierte Schicht 70 ist eine Laser-Verarbeitungsmarkierung, die durch Bestrahlung mit Laser-Licht gebildet wird. Die modifizierte Schicht 70 ist aus einer Schicht gebildet, die hinsichtlich einer Dichte, eines Brechungsindex, einer mechanischen Festigkeit (Kristallfestigkeit) oder hinsichtlich anderer physikalischer Charakteristika hin zu Eigenschaften modifiziert worden ist, die sich von jenen der zweiten amorphen Bond-Schicht 32 unterscheiden, um physikalische Eigenschaften zu erteilen, die fragiler als jene der zweiten amorphen Bond-Schicht 32 sind.
  • Die zweite amorphe Bond-Schicht 32 kann wenigstens eine Schicht aus einer aufgeschmolzenen und wieder verfestigten Schicht, einer Defektschicht, einer dielektrischen Durchschlagsschicht und eine Brechungsindexänderungsschicht enthalten. Die aufgeschmolzene und wieder verfestigte Schicht ist eine Schicht, bei der ein Abschnitt der zweiten amorphen Bond-Schicht 32 sich wieder verfestigt hat, nachdem er aufgeschmolzen war. Die Defektschicht ist eine Schicht, die ein Loch, einen Bruch, etc. aufweist, das/der in der zweiten amorphen Bond-Schicht 32 gebildet ist. Die dielektrische Durchschlagsschicht ist eine Schicht, bei der ein Abschnitt der zweiten amorphen Bond-Schicht 32 einen dielektrischen Durchschlag erfahren hat. Die Brechungsindexänderungsschicht ist eine Schicht, bei der sich ein Abschnitt der zweiten amorphen Bond-Schicht 32 hin zu einem unterschiedlichen Brechungsindex geändert hat.
  • Bei dieser Ausführungsform ist die modifizierte Schicht 70 auch an einem Abschnitt der SiC-Epitaxialschicht 37 gebildet, der auf dem zweiten Trägerelement 21 gebildet ist. Ein Abschnitt der modifizierten Schicht 70, der in der SiC-Epitaxialschicht 37 gebildet ist, ist aus einer Schicht aufgebaut, bei der eine Dichte, ein Brechungsindex, eine mechanische Festigkeit (Kristallfestigkeit) oder andere physikalische Charakteristika hin zu Eigenschaften verändert bzw. modifiziert worden sind, die sich von jenen des SiC-Monokristalls unterscheiden, um physikalische Eigenschaften zu erteilen, die fragiler sind als jene des SiC-Monokristalls.
  • 7 ist ein Graph zum Beschreiben von Bildungscharakteristika der modifizierten Schicht 70 gemäß dem Schritt der 5N. In 7 gibt die vertikale Achse eine Tiefenposition (Dickenposition) eines Inneren der SiC-Waferstruktur 35 an, wenn die zweite Plattenfläche 23 des zweiten Trägerelementes 21 als eine Referenz (Nullpunkt) gegeben ist. Andererseits zeigt die horizontale Achse einen Ausgang bzw. eine Ausgangsleistung [W] von Laser-Licht an. Hierbei wird ein Bestrahlungsziel mit Laser-Licht einer beliebigen gegebenen Ausgangsleistung in einem Bereich bestrahlt, der 0 W überschreitet und nicht größer ist als 5 W. Die Ausgangsleistung des Laser-Lichts wird gemäß einer Position, einer Größe, etc. der modifizierten Schicht 70, die zu bilden ist, eingestellt und ist nicht auf den Bereich beschränkt, der 0 W überschreitet und nicht größer ist als 5 W.
  • 7 zeigt eine Bildungsposition P (siehe einen gepunkteten Linienabschnitt) der zweiten amorphen Bond-Schicht 32, eine erste Polygonallinie L1, eine zweite Polygonallinie L2 und eine dritte Polygonallinie L3. Eine Region unterhalb der Bildungsposition P ist das zweite Trägerelement 21, und eine Region höher als die Bildungsposition P ist der SiC-Wafer 34. Die erste Polygonallinie L1 zeigt eine Bildungsposition der modifizierten Schicht 70, wo das Innere des zweiten Trägerelementes 21 mit Laser-Licht bestrahlt wird. Die zweite Polygonallinie L2 zeigt eine Bildungsposition der modifizierten Schicht 70, wo das Innere des SiC-Wafers 34 mit Laser-Licht bestrahlt wird.
  • Die dritte Polygonallinie L3 zeigt eine Bildungsposition der modifizierten Schicht 70 an, wenn das Innere oder die Nachbarschaft der zweiten amorphen Bond-Schicht 32 mit Laser-Licht bestrahlt wird. Die Nachbarschaft der zweiten amorphen Bond-Schicht 32 bezieht sich auf einen Dickenbereich innerhalb von ±50 µm von der Bildungsposition P der zweiten amorphen Bond-Schicht 32. Die Nachbarschaft der zweiten amorphen Bond-Schicht 32 wird vorzugsweise in einen Dickenbereich innerhalb von ±10 µm von der Bildungsposition P eingestellt.
  • Unter Bezugnahme auf die erste Polygonallinie L1, und zwar wenn das Innere des zweiten Trägerelementes 21 mit Laser-Licht bestrahlt wird, wird in Zuordnung zu einer Zunahme einer Ausgangsleistung des Laser-Lichts die Bildungsposition der modifizierten Schicht 70 von der Seite der ersten Plattenfläche 22 hin zu der Seite der zweiten Plattenfläche 23 verschoben. Unter Bezugnahme auf die zweite Polygonallinie L2, wenn das Innere des SiC-Wafers 34 mit Laser-Licht bestrahlt wird, wird in Zuordnung zu einer Zunahme einer Ausgangsleistung des Laser-Lichts die Bildungsposition der modifizierten Schicht 70 von der Seite der ersten Wafer-Hauptfläche 42 hin zu der Seite der zweiten Wafer-Hauptfläche 43 verschoben.
  • Im Gegensatz hierzu wird unter Bezugnahme auf die dritte Polygonallinie L3 dann, wenn das Innere oder die Nachbarschaft der zweiten amorphen Bond-Schicht 32 mit Laser-Licht bestrahlt wird, trotz einer Zunahme in der Ausgangsleistung des Laser-Lichts die Bildungsposition der modifizierten Schicht 70 im Wesentlichen innerhalb eines gewissen Dickenbereiches gehalten. Das heißt, wenn das Innere oder die Nachbarschaft der zweiten amorphen Bond-Schicht 32 mit Laser-Licht bestrahlt wird, wird eine Variation hinsichtlich der Bildungsposition der modifizierten Schicht 70 in Relation zu einer Ausgangsleistung des Laser-Lichts unterdrückt, was es ermöglicht, die modifizierte Schicht 70 mit hoher Genauigkeit zu bilden. Dies liegt daran, weil ein Lichtabsorptionskoeffizient der modifizierten Schicht 70 größer ist als Lichtabsorptionskoeffizient des SiC-Wafers 34 und ein Lichtabsorptionskoeffizient des zweiten Trägerelementes 21.
  • Als Nächstes wird unter Bezugnahme auf 5O die SiC-Waferstruktur 35 von einem Dickenrichtung-Zwischenabschnitt entlang der Horizontalrichtung geschnitten, und zwar mit der modifizierten Schicht 70 (zweite amorphe Bond-Schicht 32) als ein Ausgangspunkt, und der SiC-epi-Wafer 41 (SiC-Wafer 34) wird von dem zweiten Trägerelement 21 abgeschnitten (Schritt S26 in 4). Bei diesem Schritt wird eine externe Kraft auf die zweite amorphe Bond-Schicht 32 aufgebracht, und zwar in einem Zustand, bei dem sie zwischen dem zweiten Trägerelement 21 und dem dritten Trägerelement 61 gehalten ist, und die SiC-Waferquelle 1 wird in der Horizontalrichtung gespalten, und zwar mit der modifizierten Schicht 70 als ein Ausgangspunkt. Die externe Kraft, die auf die zweite amorphe Bond-Schicht 32 aufgebracht wird, können Ultraschallwellen sein.
  • Das zweite Trägerelement 21 kann als das zweite Trägerelement 21 zum Lagern der gleichen SiC-Waferquelle 1 oder einer anderen SiC-Waferquelle 1 wiederverwendet werden, nachdem es von dem SiC-epi-Wafer 41 getrennt worden ist. Wenn das zweite Trägerelement 21 wiederverwendet wird, wird eine Bond-Fläche (erste Plattenfläche 22) vorzugsweise abgeflacht (geglättet), und zwar durch ein Schleifverfahren und/oder ein Ätzverfahren. Der SiC-epi-Wafer 41 (SiC-Wafer 34) und/oder die zweite amorphe Bond-Schicht 32 (modifizierte Schicht 70), die auf der ersten Plattenfläche 22 des zweiten Trägerelementes 21 verbleibt, kann durch ein Schleifverfahren und/oder ein Ätzverfahren entfernt werden. Ein Schleifschritt kann durch ein CMP-Verfahren implementiert werden. Der Schleifschritt kann einen Polierschritt oder einen Spiegel-Endbearbeitungsschritt der ersten Plattenfläche 22 enthalten.
  • Als Nächstes wird unter Bezugnahme auf 5P eine Sektionsebene des SiC-epi-Wafers 41 (Spaltfläche/zweite Wafer-Hauptfläche 43) mittels eines Schleifverfahrens und/oder eines Ätzverfahrens abgeflacht bzw. flacher gemacht (geglättet), und zwar in einem Zustand, bei dem er durch das dritte Trägerelement 61 gelagert ist (Schritt S27 in 4). Ein Schleifschritt kann durch ein CMP-Verfahren implementiert werden. Der Schleifschritt kann einen Polierschritt oder einen Spiegel-Endbearbeitungsschritt der zweiten Wafer-Hauptfläche 43 enthalten.
  • Als Nächstes wird unter Bezugnahme auf 5Q eine zweite Hauptflächenelektrode 71 auf der zweiten Wafer-Hauptfläche 43 gebildet (Schritt S28 in 4). Bei dieser Ausführungsform wird die zweite Hauptflächenelektrode 71 auch auf einem Abschnitt der SiC-Epitaxialschicht 37 gebildet, der eine Seitenfläche des SiC-Wafers 34 bedeckt. Die zweite Hauptflächenelektrode 71 bildet mit der zweiten Wafer-Hauptfläche 43 einen Ohm'schen Kontakt. Die zweite Hauptflächenelektrode 71 kann wenigstens einen Film von einem Ti-Film, einem Ni-Film, einem Pd-Film, einem Au-Film und einem Ag-Film enthalten.
  • Die zweite Hauptflächenelektrode 71 kann wenigstens einen Ti-Film enthalten, und das Vorhandensein oder das Nichtvorhandensein eines Ni-Films, eines Pd-Films, eines Au-Films und eines Ag-Films und eine Laminierungsreihenfolge sind beliebig. Die zweite Hauptflächenelektrode 71 kann als ein Beispiel einen Ti-Film, einen Ni-Film, einen Pd-Film und einen Au-Film enthalten, die ausgehend von der Seite der zweiten Wafer-Hauptfläche 43 in dieser Reihenfolge laminiert sind. Als ein weiteres Beispiel kann die zweite Hauptflächenelektrode 71 eine laminierte Struktur haben, die einen Ti-Film, einen Ni-Film und einen Au-Film enthält. Ein Ti-Film, ein Ni-Film, ein Pd-Film, ein Au-Film und ein Ag-Film können zumindest durch ein Sputter-Verfahren, ein Dampfabscheidungsverfahren oder ein Plattierungsverfahren gebildet werden (bei dieser Ausführungsform ein Sputter-Verfahren).
  • Die zweite Hauptflächenelektrode 71 beinhaltet vorzugsweise einen Ti-Film als eine Ohm'sche Elektrode, die direkt mit der zweiten Wafer-Hauptfläche 43 verbunden ist. In diesem Fall kann die zweite Wafer-Hauptfläche 43 einer Temperbehandlung („annealing treatment“) unterzogen werden, und zwar durch ein Laser-Bestrahlungsverfahren über einen Ti-Film hinweg. In diesem Schritt wird eine Tempermarkierung auf der zweiten Wafer-Hauptfläche 43 gebildet. Die Tempermarkierung kann amorphisiertes SiC-und/oder SiC(insbesondere Si) enthalten, das mit einem Metall (Ti) silizidiert (legiert) worden ist. Hierdurch wird die zweite Wafer-Hauptfläche 43 als eine Ohm'sche Fläche ausgebildet, die eine Schleifmarkierung und eine Temper- bzw. Glühmarkierung (Laser-Bestrahlungsmarkierung) aufweist. Nach dem Bilden der zweiten Hauptflächenelektrode 71 wird das dritte Trägerelement 61 von dem SiC-epi-Wafer 41 entfernt.
  • Als Nächstes wird unter Bezugnahme auf 5R der SiC-epi-Wafer 41 entlang einer Soll-Schnittlinie 45 geschnitten (Schritt S29 in 4). Der Schneidschritt des SiC-epi-Wafers 41 kann einen Schneidschritt mittels eines Trenn- bzw. Vereinzelungsmessers („dicing blade“) enthalten. In diesem Fall wird der SiC-epi-Wafer 41 entlang der Soll-Schnittlinien 45 geschnitten, die durch die erste Trennstraße 55 (zweite Trennstraße 58) abgegrenzt sind. Das Trennmesser hat vorzugsweise eine Messerbreite, die kleiner ist als eine Breite der ersten Trennstraße 55 (zweite Trennstraße 58). Der erste anorganische Isolierfilm 46, der zweite anorganische Isolierfilm 52 und der organische Isolierfilm 56 sind auf den Soll-Schnittlinien 45 nicht positioniert und vermeiden daher das Trennen bzw. Vereinzeln(„dicing“) mittels des Trennmessers.
  • Der Schneidschritt des SiC-epi-Wafers 41 kann einen Spaltschritt unter Verwendung eines Laserlicht-Bestrahlungsverfahrens enthalten. In diesem Fall wird ein Inneres des SiC-epi-Wafers 41 mit Laser-Licht aus einer Laser-Licht-Bestrahlungseinheit (nicht gezeigt) bestrahlt, und zwar über die erste Trennstraße 55 (zweite Trennstraße 58). Vorzugsweise wird das Innere des SiC-epi-Wafers 41 in Pulsen mit Laser-Licht ausgehend von der Seite der ersten Wafer-Hauptfläche 42 bestrahlt, die nicht die zweite Hauptflächenelektrode 71 hat. Ein Lichtsammelabschnitt (Brennpunkt) des Laser-Lichts wird in das Innere des SiC-epi-Wafers 41 eingestellt (Dickenrichtung-Zwischenabschnitt), und eine Bestrahlungsposition des Laser-Lichts wird entlang der Soll-Schnittlinie 45 bewegt.
  • Hierdurch wird die modifizierte Schicht, die sich in einem Gittermuster entlang der Soll-Schnittlinien 45 (erste Trennstraße 55) in einer Draufsicht erstreckt, in dem Inneren des SiC-epi-Wafers 41 gebildet. Die modifizierte Schicht wird vorzugsweise mit einem Intervall bzw. einem Abstand von der ersten Wafer-Hauptfläche 42 in dem Inneren des SiC-epi-Wafers 41 gebildet. Die modifizierte Schicht wird vorzugsweise in einem Abschnitt gebildet, der aus dem SiC-Wafer 34 in dem Inneren des SiC-epi-Wafers 41 aufgebaut ist. Die modifizierte Schicht wird insbesondere in einem Intervall bzw. Abstand von der SiC-Epitaxialschicht 37 in dem SiC-Wafer 34 gebildet. Es ist am meisten bevorzugt, wenn die modifizierte Schicht nicht in der SiC-Epitaxialschicht 37 gebildet wird.
  • Nach dem Schritt des Bildens der modifizierten Schicht wird eine externe Kraft auf den SiC-epi-Wafer 41 ausgeübt, und der SiC-epi-Wafer 41 wird gespalten, und zwar mit der modifizierten Schicht als ein Ausgangspunkt. Die externe Kraft wird auf den SiC-epi-Wafer 41 vorzugsweise ausgehend von der Seite der zweiten Wafer-Hauptfläche 43 aufgebracht. Die zweite Hauptflächenelektrode 71 wird gleichzeitig mit dem Spalten des SiC-epi-Wafers 41 gespalten. Der erste anorganische Isolierfilm 46, der zweite anorganische Isolierfilm 52 und der organische Isolierfilm 56 sind nicht auf den Soll-Schnittlinien 45 positioniert und vermeiden daher das Spalten bzw. gespaltet zu werden. Das SiC-Halbleiterbauteil wird durch die Schritte hergestellt, die die obigen Schritte beinhalten.
  • Wie es bislang beschrieben wurde, beinhaltet das SiC-Halbleiterbauteil-Herstellungsverfahren einen Schritt, der die SiC-Waferquelle 1 bereitstellt (Schritt S1 in 2), einen Schritt, bei dem die SiC-Waferquelle 1 mittels des zweiten Trägerelementes 21 gelagert wird (Schritt S3 in 2), und einen Schritt, der die SiC-Waferstruktur 35 von der SiC-Waferquelle 1 trennt (Schritt S5 in 2). In dem Vorbereitungsschritt wird die SiC-Waferquelle 1 vorbereitet, die die erste Hauptfläche 2 auf einer Seite und die zweite Hauptfläche 3 auf der anderen Seite aufweist. In dem Trägerschritt wird die SiC-Waferquelle 1 ausgehend von bzw. auf der Seite der zweiten Hauptfläche 3 mittels des zweiten Trägerelementes 21 gelagert.
  • In dem Trennschritt wird die SiC-Waferquelle 1 in der Horizontalrichtung geschnitten, und zwar von einem Dickenrichtung-Zwischenabschnitt entlang der ersten Hauptfläche 2, und die SiC-Waferstruktur 35, die das zweite Trägerelement 21 und den SiC-Wafer 34 beinhaltet, und zwar weggeschnitten von der SiC-Waferquelle 1, wird von der SiC-Waferquelle 1 getrennt. Gemäß dem Herstellungsverfahren ist es möglich, die SiC-Waferstruktur 35 effizient von der SiC-Waferquelle 1 zu trennen. Ferner wird der SiC-Wafer 34 gemäß der SiC-Waferstruktur 35 integral mit dem zweiten Trägerelement 21 gehandhabt, wodurch der SiC-Wafer 34 mit einer verbesserten Zweckmäßigkeit bzw. leichter gehandhabt werden kann. Demgemäß ist es möglich, das SiC-Halbleiterbauteil-Herstellungsverfahren bereitzustellen, das dazu in der Lage ist, die Herstellungseffizienz zu verbessern, und die SiC-Waferstruktur 35 bereitzustellen.
  • Die SiC-Waferquelle 1 ist vorzugsweise aus einem SiC-Monokristall (4H-SiC-Monokristall) aufgebaut, bei dem es sich um einen hexagonalen Kristall handelt. Die SiC-Waferquelle 1 wird vorzugsweise aus einem SiC-Ingot (SiC-Monokristallmasse) ausgeschnitten, bei dem es sich um einen hexagonalen Kristall handelt, und zwar durch ein Scheibentrennverarbeitungsverfahren („slice processing method“). Die SiC-Waferquelle 1 wird besonders bevorzugt aufgebaut aus einem SiC-Wafer zur Bauteilbildung, der aus dem SiC-Ingot ausgeschnitten ist. Die SiC-Waferquelle 1 hat vorzugsweise eine solche Dicke, dass wenigstens ein (vorzugsweise eine Vielzahl von) SiC-Wafer(n) 34 zur Bauteilbildung ausgeschnitten werden kann, und zwar bis sie nicht mehr in der Lage ist, getrennt zu werden.
  • Die SiC-Waferquelle 1 kann einen Durchmesser von nicht weniger als 25 mm und nicht mehr als 300 mm haben (das heißt nicht kleiner als 1 Zoll und nicht größer als 12 Zoll). Die SiC-Waferquelle 1 kann eine Dicke von nicht weniger als 0,1 mm und nicht mehr als 50 mm haben. Die Dicke der SiC-Waferquelle 1 ist typischerweise nicht größer als 20 mm. Wenn die SiC-Waferquelle 1 von einem SiC-Ingot als ein SiC-Wafer zur Bauteilbildung ausgeschnitten wird, kann die Dicke der SiC-Waferquelle 1 ggf. nicht kleiner sein als 0,3 mm und nicht größer als 15 mm (vorzugsweise nicht größer als 10 mm). In diesem Fall kann der Durchmesser der SiC-Waferquelle 1 nicht kleiner sein als 2 Zoll und nicht größer als 12 Zoll.
  • Das zweite Trägerelement 21 ist vorzugsweise aus einem plattenförmigen Element aufgebaut, das die SiC-Waferquelle 1 ausgehend von der Seite der zweiten Hauptfläche 3 lagert. Das zweite Trägerelement 21 ist vorzugsweise aus einem lichtdurchlässigen oder transparenten Material aufgebaut, das eine Dämpfung von Laser-Licht unterdrückt. Ein Schmelzpunkt des zweiten Trägerelementes 21 ist vorzugsweise größer oder gleich einem Schmelzpunkt der SiC-Waferquelle 1. In diesem Fall ist es möglich, ein Schmelzen und eine Deformation des zweiten Trägerelementes 21 in einem Herstellungsprozess zu unterdrücken.
  • Ein Verhältnis des Wärmeausdehnungskoeffizienten des zweiten Trägerelementes 21 in Relation zu dem Wärmeausdehnungskoeffizient der SiC-Waferquelle 1 ist vorzugsweise nicht kleiner als 0,5 und nicht größer als 1,5. Es ist in diesem Fall in einem Herstellungsprozess möglich, eine Differenz in einer mechanischen Spannung („stress“) zwischen einer mechanischen Spannung auf der Seite des SiC-Wafers 34 und einer mechanischen Spannung auf der Seite des zweiten Trägerelementes 21 zu reduzieren. Folglich ist es möglich, ein Verwerfen bzw. Verbiegen („warping“) des SiC-Wafers 34 zu unterdrücken.
  • Das zweite Trägerelement 21 ist besonders bevorzugt aus dem gleichen Material (das heißt SiC) aufgebaut wie die SiC-Waferquelle 1. In diesem Fall kann das zweite Trägerelement 21 aus einem SiC-Monokristall oder einem SiC-Polykristall aufgebaut sein. Wenn das zweite Trägerelement 21 aus einem SiC-Monokristall aufgebaut ist, ist das zweite Trägerelement 21 vorzugsweise aus einem SiC-Monokristall (4H-SiC-Monokristall) aufgebaut, bei dem es sich um einen hexagonalen Kristall handelt. Das zweite Trägerelement 21 ist vorzugsweise aus einem scheibenförmigen oder zylinderförmigen Wafer aufgebaut, der aus einem SiC-Ingot (SiC-Monokristallmasse) ausgeschnitten ist, bei dem es sich um einen hexagonalen Kristall handelt, und zwar durch ein Scheibentrennverarbeitungsverfahren.
  • Das zweite Trägerelement 21 hat vorzugsweise einen Durchmesser, der größer oder gleich einem Durchmesser der SiC-Waferquelle 1 ist. In diesem Fall lässt sich nicht nur eine verbesserte Zweckmäßigkeit beim Handhaben erreichen, sondern die SiC-Waferquelle 1 (SiC-Wafer 34) kann mittels des zweiten Trägerelementes 21 geeignet geschützt werden. Das zweite Trägerelement 21 hat vorzugsweise eine Dicke, die dicker ist oder gleich dick ist wie eine Dicke des SiC-Wafers 34. Das zweite Trägerelement 21 hat vorzugsweise eine Dicke, die dicker ist oder gleich dick ist wie eine Dicke der SiC-Waferquelle 1. Das zweite Intervall I2 zwischen dem Umfangsrand der SiC-Waferquelle 1 und dem Umfangsrand des zweiten Trägerelementes 21, und zwar dann, wenn der zentrale Abschnitt der SiC-Waferquelle 1 den zentralen Abschnitt des zweiten Trägerelementes 21 überlappt, ist vorzugsweise nicht kleiner als 0 mm und nicht größer als 10 mm.
  • Das Herstellungsverfahren beinhaltet vorzugsweise einen Schritt, bei dem die SiC-Waferstruktur 35 transferiert wird, und zwar nach dem Trennschritt. Gemäß diesem Schritt können der SiC-Wafer 34 und das zweite Trägerelement 21 auf integrale Art und Weise transferiert werden. Demzufolge ist es möglich, die Zweckmäßigkeit des Handhabens zu verbessern.
  • Das Herstellungsverfahren beinhaltet vorzugsweise den Wiederverwendungsschritt der SiC-Waferquelle 1 (Schritte S3 bis S8 in 2), bei dem eine Reihe von Schritten einschließlich des Trägerschrittes und des Trennschrittes wiederholt werden, bis die SiC-Waferquelle 1 nicht mehr getrennt werden kann. Gemäß diesem Schritt ist es möglich, die SiC-Waferquelle 1 effizient zu nutzen bzw. aufzubrauchen und auch die Anzahl von SiC-Halbleiterbauteilen zu erhöhen, die sich aus der SiC-Waferquelle 1 erhalten lassen. Es ist daher möglich, Herstellungskosten zu reduzieren und die Herstellungseffizienz zu verbessern.
  • Bei dem Herstellungsverfahren beinhaltet der Schritt des Schneidens der SiC-Waferquelle 1 vorzugsweise einen Schritt, bei dem die SiC-Waferquelle 1 in der Horizontalrichtung gespalten wird, und zwar mit der modifizierten Schicht 70 als ein Ausgangspunkt, nachdem die modifizierte Schicht 70 entlang der Horizontalrichtung an dem Dickenrichtung-Zwischenabschnitt der SiC-Waferquelle 1 durch ein Laser-licht-Bestrahlungsverfahren (Schritte S4 bis S5 in 2) gebildet worden ist. Gemäß diesem Schritt wird eine Notwendigkeit eliminiert, die SiC-Waferquelle 1 durch Schleifen zu schneiden. Ferner kann die SiC-Waferquelle 1 vorab in einer Dicke gespalten werden, und zwar gemäß einer solchen Dicke des SiC-Halbleiterbauteils, das herzustellen ist. Es ist demzufolge möglich, einen übermäßigen Verbrauch der SiC-Waferquelle 1 zu unterdrücken und auch Kosten zu reduzieren, die sich aus dem Schleifen ergeben. Demzufolge kann die Herstellungseffizienz verbessert werden.
  • Die SiC-Waferquelle 1 beinhaltet vorzugsweise den zweiten Randabschnitt 6, der zumindest winklig („angular“) ausgebildet ist. Wenn der zweite Randabschnitt 6 der SiC-Waferquelle 1 einen abgeschrägten Abschnitt hat, wird zwischen dem zweiten Randabschnitt 6 und dem zweiten Trägerelement 21 ein Spalt gebildet. Fehler, die an dem Lichtsammelabschnitt (Fokus) von Laser-Licht auftreten, beinhalten einen Fehler, der sich aus diesem Spalt ergibt. Daher wird der zweite Randabschnitt 6 der SiC-Waferquelle 1 winklig hergestellt, und es ist möglich, einen Spalt zwischen der SiC-Waferquelle 1 und dem zweiten Trägerelement 21 zu unterdrücken. Demgemäß kann ein Inneres der SiC-Waferquelle 1 geeignet mit Laser-Licht bestrahlt werden, um die modifizierte Schicht 70 geeignet zu bilden.
  • Das Herstellungsverfahren kann einen Schritt enthalten, der die SiC-Epitaxialschicht 37 auf einer Sektionsebene des SiC-Wafers 34 bildet (Schritt S13 in 4). Gemäß diesem Schritt kann die SiC-Epitaxialschicht 37 kontinuierlich auf der Sektionsebene des SiC-Wafers 34 gebildet werden, und zwar nachdem die SiC-Waferstruktur 35 erhalten worden ist. Es ist daher möglich, die Herstellungseffizienz zu verbessern. Vorzugsweise beinhaltet das Herstellungsverfahren einen Schritt des Polierens der Sektionsebene des SiC-Wafers 34, und die SiC-Epitaxialschicht 37 wird auf der polierten Fläche des SiC-Wafers 34 gebildet (Schritte S12 bis S13 in 4). Gemäß diesem Schritt kann die SiC-Epitaxialschicht 37 geeignet gebildet werden.
  • Das Herstellungsverfahren kann einen Schritt des Bildens eines funktionalen Bauteils der Sektionsebene des SiC-Wafers 34 enthalten (Schritte S11 bis S23 in 4). Gemäß diesem Schritt kann das funktionale Bauteil, und zwar nachdem die SiC-Waferstruktur 35 erhalten worden ist, kontinuierlich („continuously“) auf der Sektionsebene des SiC-Wafers 34 gebildet werden. Es ist daher möglich, die Herstellungseffizienz zu verbessern. Das funktionale Bauteil kann eine SiC-SBD und/oder einen SiC-MISFET aufweisen.
  • Vorzugsweise beinhaltet das Herstellungsverfahren den Schritt des Polierens der Sektionsebene des SiC-Wafers 34, und ein funktionales Bauteil wird auf der polierten Fläche des SiC-Wafers 34 gebildet (Schritte S12 bis S13 in 4). Gemäß diesem Schritt ist es möglich, das funktionale Bauteil geeignet zu bilden.
  • Das Herstellungsverfahren kann einen Schritt des Entfernens des zweiten Trägerelementes 21 von dem SiC-Wafer 34 nach der Bildung des funktionalen Bauteils enthalten (Schritt S26 in 4). Das zweite Trägerelement 21 ist vorzugsweise an die zweite Hauptfläche 3 der SiC-Waferquelle 1 durch ein Direkt-Bond-Verfahren gebondet (Schritt S3 in 2). In diesem Fall wird die SiC-Waferstruktur 35, die die zweite amorphe Bond-Schicht 32 zwischen dem SiC-Wafer 34 und dem zweiten Trägerelement 21 hat, gebildet. Die zweite amorphe Bond-Schicht 32 hat vorzugsweise einen Lichtabsorptionskoeffizienten, der größer ist als ein Lichtabsorptionskoeffizient des SiC-Wafers 34. Der Lichtabsorptionskoeffizient der zweiten amorphen Bond-Schicht 32 ist vorzugsweise größer als der Lichtabsorptionskoeffizient des zweiten Trägerelementes 21.
  • Der Schritt des Entfernens des zweiten Trägerelementes 21 beinhaltet vorzugsweise einen Schritt, der die modifizierte Schicht 70 in der zweiten amorphen Bond-Schicht 32 durch ein Laserlicht-Bestrahlungsverfahren bildet, und einen Schritt, der die SiC-Waferstruktur 35 spaltet, und zwar mit der modifizierten Schicht 70 als ein Ausgangspunkt (Schritte S25 bis S26 in 2). Gemäß diesem Schritt ist es möglich, den SiC-Wafer 34 und das zweite Trägerelement 21 zu trennen. Ferner wird gemäß diesem Schritt eine Notwendigkeit eliminiert, die SiC-Waferstruktur 35 durch Schleifen zu schneiden („cutting“). Es ist daher möglich, einen übermäßigen Verbrauch („consumption“) der SiC-Waferstruktur 35 zu unterdrücken und auch Kosten zu reduzieren, die sich aus dem Schleifen ergeben. Es ist daher möglich, die Herstellungseffizienz zu verbessern
  • Bei diesem Schritt wird das Innere der zweiten amorphen Bond-Schicht 32 oder die Nachbarschaft der zweiten amorphen Bond-Schicht 32 vorzugsweise mit Laser-Licht bestrahlt. Gemäß diesem Schritt ist es möglich, die modifizierte Schicht 70 in dem Inneren oder in der Nachbarschaft der zweiten amorphen Bond-Schicht 32 genau zu bilden. Das heißt, es ist möglich, eine Bildung der modifizierten Schicht 70 in einem oder in beiden von dem SiC-Wafer 34 und dem zweiten Trägerelement 21 durch eine Bestrahlung von Laser-Licht geeignet zu unterdrücken.
  • Daher ist es möglich, eine Variation in physikalischen und elektrischen Eigenschaften des SiC-Wafers 34 aufgrund der modifizierten Schicht 70 zu unterdrücken, und es ist daher möglich, das SiC-Halbleiterbauteil aus dem SiC-Wafer 34 geeignet herzustellen. Es ist ferner möglich, eine Variation in physikalischen und elektrischen Eigenschaften des zweiten Trägerelementes 21 aufgrund der modifizierten Schicht 70 zu unterdrücken, und es ist daher möglich, das zweite Trägerelement 21 geeignet wiederzuverwenden.
  • 8 ist ein Flussdiagramm, das ein Beispiel eines SiC-Halbleiterbauteil-Herstellungsverfahrens gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt. In dem SiC-Halbleiterbauteil-Herstellungsverfahren gemäß der ersten bevorzugten Ausführungsform wird die modifizierte Schicht 33 in der SiC-Waferquelle 1 gebildet, nachdem die SiC-Waferquelle 1 mittels des zweiten Trägerelementes 21 gelagert worden ist (Schritte S3 bis S4 in 2). Im Gegensatz hierzu wird bei dem Herstellungsverfahren gemäß der zweiten bevorzugten Ausführungsform ein SiC-Wafer 34 mittels eines zweiten Trägerelementes 21 gelagert, nachdem eine modifizierte Schicht 33 in einem Inneren einer SiC-Waferquelle 1 gebildet worden ist (Schritte S3 bis S4 in 8).
  • Das heißt, gemäß dem Herstellungsverfahren der zweiten bevorzugten Ausführungsform wird der innere Abschnitt SiC-Waferquelle 1 direkt mit Laser-Licht ausgehend von der Seite der zweiten Hauptfläche 3 der SiC-Waferquelle 1 bestrahlt, und zwar vor einem Lagerschritt bzw. Trägerschritt mittels des zweiten Trägerelementes 21 (Schritt S4 in 8). Hiernach wird die SiC-Waferquelle 1, die die modifizierte Schicht 33 hat, ausgehend von der Seite der zweiten Hauptfläche 3 mittels des zweiten Trägerelementes 21 gelagert (Schritt S3 in 8). Es ist daher möglich, eine Dämpfung von Laser-Licht zu unterdrücken, die sich aus dem zweiten Trägerelement 21 ergibt, und die modifizierte Schicht 33 in dem Inneren der SiC-Waferquelle 1 geeignet zu bilden.
  • Wenn die SiC-Waferquelle 1 wiederverwendbar ist (Schritt S7 in 8: JA), wird ein Schritt des Wiederverwendens der SiC-Waferquelle 1 implementiert. In dem Schritt des Wiederverwendens der SiC-Waferquelle 1 wird die zweite Hauptfläche 3 (Spaltfläche) der SiC-Waferquelle 1 mittels eines Schleifverfahrens und/oder eines Ätzverfahrens abgeflacht (geglättet), und zwar in einem Zustand, bei dem sie mittels eines ersten Trägerelementes 11 gelagert ist (Schritt S8 in 8). Ein Schleifschritt kann durch ein CMP-Verfahren implementiert werden. Der Schleifschritt kann einen Polierschritt oder einen Spiegel-Endbearbeitungsschritt der zweiten Hauptfläche 3 enthalten.
  • Als Nächstes wird die SiC-Waferquelle 1 mittels des zweiten Trägerelementes 21 gelagert, und zwar nachdem die modifizierte Schicht 33 in dem Inneren der SiC-Waferquelle 1 gebildet worden ist (Schritte S3 bis S4 in 8). In dem Herstellungsverfahren gemäß der zweiten bevorzugten Ausführungsform wird der Schritt des Wiederverwendens der SiC-Waferquelle 1 wiederholt implementiert, bis die SiC-Waferquelle 1 nicht mehr getrennt werden kann, und zwar wie bei dem Herstellungsverfahren gemäß der ersten bevorzugten Ausführungsform. Die Schritte S11 bis S29, die in 4 gezeigt sind, werden in Bezug auf die SiC-Waferstruktur 35 implementiert, die aus der SiC-Waferquelle 1 erhalten worden ist.
  • Soweit beschrieben, ist das SiC-Halbleiterbauteil-Herstellungsverfahren gemäß der zweiten bevorzugten Ausführungsform auch dazu in der Lage, die gleichen Wirkungen wie jene bereitzustellen, die hinsichtlich des SiC-Halbleiterbauteil-Herstellungsverfahrens gemäß der ersten bevorzugten Ausführungsform beschrieben worden sind.
  • Die vorliegende Erfindung kann in noch weiteren Ausführungsformen implementiert werden.
  • In jeder der oben genannten bevorzugten Ausführungsform ist ein Beispiel beschrieben worden, bei dem die SiC-Waferquelle 1 verwendet wird. Anstelle der SiC-Waferquelle 1 kann jedoch eine WBG-(breite Bandlücken-, „Wide Bandgap“)-Waferquelle angewendet werden, die aus einem anderen WBG-Halbleiter als SiC aufgebaut ist. Der WBG Halbleiter ist ein Halbleiter, der eine Bandlücke hat, die größer ist als eine Bandlücke von Si (Silicium). Beispiele des WBG-Halbleiters beinhalten GaN (Galliumnitrid), Diamant, etc. Es versteht sich, dass in den oben genannten bevorzugten Ausführungsformen anstelle der SiC-Waferquelle 1 eine Si Waferquelle verwendet werden kann, die aus Si (Silicium) aufgebaut ist.
  • Bei jeder der oben genannten bevorzugten Ausführungsformen wurde ein Beispiel beschrieben, bei dem der Schritt des Lagerns der SiC-Waferquelle 1 mittels des zweiten Trägerelementes 21 (Schritt S2 in 2 und in 8) nach dem Schritt des Lagerns der SiC-Waferquelle 1 mittels des ersten Trägerelementes 11 (Schritt S1 in 2 und in 8) implementiert wird. Der Schritt des Lagerns der SiC-Waferquelle 1 mittels des zweiten Trägerelementes 21 kann jedoch vor dem Schritt des Lagerns der SiC-Waferquelle 1 mittels des ersten Trägerelementes 11 implementiert werden.
  • Bei jeder der zuvor genannten bevorzugten Ausführungsformen ist ein Beispiel beschrieben worden, bei dem die SiC-Waferquelle 1 mittels des ersten Trägerelementes 11 ausgehend von der Seite der ersten Hauptfläche 2 gelagert wird (Siehe Schritt S2 in 2, und 3B, etc.). Die SiC-Waferquelle 1 muss jedoch nicht notwendigerweise mittels des ersten Trägerelementes 11 gelagert werden. Wenn ein Werkzeug verwendet wird, das die SiC-Waferquelle 1 ausgehend von der Seite der Seitenfläche 4 lagert oder hält, kann ein Schritt des Lagerns der SiC-Waferquelle 1 mittels des ersten Trägerelementes 11 weggelassen erden. Das heißt, anstelle des Schrittes des Lagerns der SiC-Waferquelle 1 mittels des ersten Trägerelementes 11 kann ein Schritt des Lagerns der SiC-Waferquelle 1 mittels eines Werkzeuges implementiert werden, das die SiC-Waferquelle 1 ausgehend von der Seite der Seitenfläche 4 lagert oder hält.
  • Bei jeder der zuvor genannten bevorzugten Ausführungsformen wurde ein Beispiel beschrieben, bei dem das erste Trägerelement 11 aus einem Material (amorphe Platte) aufgebaut ist, das sich von der SiC-Waferquelle 1 unterscheidet. Bei jeder der zuvor genannten bevorzugten Ausführungsformen kann jedoch ein erstes Trägerelement 11 angewendet werden, das einen Modus bzw. eine Ausführungsform ähnlich zu jenem des zweiten Trägerelementes 21 hat. In diesem Fall lässt sich eine Beschreibung des zweiten Trägerelementes 21 auf eine Beschreibung eines speziellen Modus des ersten Trägerelementes 11 anwenden.
  • Bei jeder der zuvor genannten bevorzugten Ausführungsformen ist der erste Randabschnitt 5 oder der zweite Randabschnitt 6 der SiC-Waferquelle 1 nicht abgeschrägt. Es kann jedoch ein Modus bzw. eine Ausführungsform angewendet werden, bei der der zweite Randabschnitt 6 nicht abgeschrägt ist, obgleich der erste Randabschnitt 5 abgeschrägt ist. In diesem Fall kann der erste Randabschnitt 5 ausgehend von einer ersten Hauptfläche 2 hin zu einer Seitenfläche 4 schräg geneigt sein. In diesem Fall kann der erste Randabschnitt 5 R-abgeschrägt oder C-abgeschrägt sein.
  • Bei jeder der zuvor genannten bevorzugten Ausführungsformen hat die SiC-Waferquelle 1 das erste Orientierungs-Flach 7 als ein Beispiel einer Markierung zum Angeben bzw. Anzeigen der Kristallorientierung des SiC-Monokristalls. Die SiC-Waferquelle 1 kann jedoch eine Orientierungskerbe („orientation notch“) als ein Beispiel einer Markierung zum Anzeigen der Kristallorientierung des SiC-Monokristalls haben, und zwar anstelle des ersten Orientierungs-Flachs 7.
  • Die Orientierungskerbe kann aus einem dreieckförmigen Kerbabschnitt aufgebaut sein, der ausgehend von der Seitenfläche 4 hin zu einem zentralen Abschnitt vertieft („depressed“) ist. Die Orientierungskerbe kann in einer a-Achsenrichtung des SiC-Monokristalls vertieft sein. Die Orientierungskerbe muss nicht notwendigerweise in der a-Achsenrichtung vertieft sein, und kann stattdessen in einer m-Achsenrichtung vertieft sein. Es versteht sich, dass die SiC-Waferquelle eine Orientierungskerbe haben kann, die in der a-Achsenrichtung vertieft ist, und eine Orientierungskerbe haben kann, die in der m-Achsenrichtung vertieft ist.
  • Bei jeder der zuvor genannten bevorzugten Ausführungsformen hat das zweite Trägerelement 21 das zweite Orientierungs-Flach 27 als ein Beispiel einer Markierung zum Anzeigen der Kristallorientierung des SiC-Monokristalls (die Kristallorientierung der SiC-Waferquelle 1). Das zweite Trägerelement 21 kann jedoch eine Orientierungskerbe als ein Beispiel einer Markierung zum Anzeigen der Kristallorientierung des SiC-Monokristalls (die Kristallorientierung der SiC-Waferquelle 1) haben, und zwar anstelle des zweiten Orientierungs-Flachs 27.
  • Die Orientierungskerbe kann aus einem dreieckförmigen Kerbabschnitt aufgebaut sein, der ausgehend von der Plattenseitenfläche 24 hin zu dem zentralen Abschnitt vertieft ist. Die Orientierungskerbe kann in der a-Achsenrichtung des SiC-Monokristalls vertieft sein. Die Orientierungskerbe ist nicht notwendigerweise in der a-Achsenrichtung vertieft, und kann in der m-Achsenrichtung vertieft sein. Es versteht sich, dass das zweite Trägerelement 21 eine Orientierungskerbe haben kann, die in der a-Achsenrichtung vertieft ist, und eine Orientierungskerbe haben kann, die in der m-Achsenrichtung vertieft ist. Ferner kann in jeder der bevorzugten Ausführungsformen ein zweites Trägerelement 21 verwendet werden, das ohne ein zweites Orientierungs-Flach 27 (Orientierungskerbe) ausgebildet ist.
  • Bei jeder der zuvor genannten bevorzugten Ausführungsformen ist ein Beispiel beschrieben worden, bei dem die SiC-Waferstruktur 35 ausgehend von der Seite der ersten Wafer-Hauptfläche 42 mittels des dritten Trägerelementes 61 gelagert wird (siehe Schritt S24 in 4, und 5M, etc.). Die SiC-Waferstruktur 35 wird jedoch nicht notwendigerweise von dem dritten Trägerelement 61 gelagert. Wenn beispielsweise ein Werkzeug zum Lagern oder Halten der SiC-Waferstruktur 35 ausgehend von der Seite der Seitenfläche 4 verwendet wird, kann ein Schritt des Lagerns der SiC-Waferstruktur 35 mittels des dritten Trägerelementes 61 weggelassen werden. Das heißt, es kann ein Schritt des Lagerns der SiC-Waferstruktur 35 mittels eines Werkzeugs implementiert werden, das die SiC-Waferstruktur 35 ausgehend von der Seite der Seitenfläche 4 lagert oder hält, und zwar anstelle des Schrittes des Lagerns der SiC-Waferstruktur 35 mittels des dritten Trägerelementes 61.
  • Bei jeder der zuvor genannten bevorzugten Ausführungsformen ist ein Beispiel beschrieben worden, bei dem das Innere oder die Nachbarschaft bzw. Umgebung der zweiten amorphen Bond-Schicht 32 mit Laser-Licht bestrahlt wird, um die modifizierte Schicht 70 entlang der Horizontalrichtung zu bilden, und zwar parallel zu der ersten Hauptfläche 2 (siehe Schritt S25 in 4, und 5N, etc.). Die modifizierte Schicht 70 wird jedoch vorzugsweise in dem Inneren oder in der Nachbarschaft der zweiten amorphen Bond-Schicht 32 gebildet, wird aber nicht notwendigerweise in dem Inneren oder in der Nachbarschaft der zweiten amorphen Bond-Schicht 32 gebildet.
  • Beispielsweise wird ein Dickenrichtung-Zwischenabschnitt des SiC-epi-Wafers 41 (SiC-Wafer 34) mit Laser-Licht bestrahlt, wodurch die modifizierte Schicht 70 entlang der Horizontalrichtung parallel zu der ersten Hauptfläche an dem Dickenrichtung-Zwischenabschnitt des SiC-epi-Wafers 41(SiC-Wafer 34) gebildet werden kann. Das Innere des SiC-epi-Wafers 41 (SiC-Wafer 34) kann über das zweite Trägerelement 21 und die zweite amorphe Bond-Schicht 32 mit Laser-Licht bestrahlt werden.
  • In diesem Fall wird die modifizierte Schicht 70 vorzugsweise in einer Region des SiC-epi-Wafers 41 zwischen der zweiten amorphen Bond-Schicht 32 und der SiC-Epitaxialschicht 37 gebildet. Das heißt, die modifizierte Schicht 70 wird vorzugsweise nur in dem SiC-Wafer 34 gebildet. Gemäß diesem Schritt ist es möglich, anschließend die Dicke des SiC-epi-Wafers 41 (SiC-Wafer 34) einzustellen, und zwar unter Verwendung eines Schrittes des Entfernens des zweiten Trägerelementes 21, und zwar selbst nachdem die SiC-Waferstruktur 35 erhalten worden ist.
  • 9 ist eine Draufsicht, die ein SiC-Halbleiterbauteil (nachstehend als „SiC-Halbleiterbauteil 81“ bezeichnet) zeigt, das ein funktionales Bauteil gemäß einem Konfigurationsbeispiel aufweist. 10 ist eine Querschnittsansicht entlang einer Linie X-X, die in 9 gezeigt ist.
  • Unter Bezugnahme auf die 9 und 10 beinhaltet das SiC-Halbleiterbauteil 81 eine SiC-SBD als ein Beispiel des funktionalen Bauteils. Das SiC-Halbleiterbauteil 81 weist einen SiC-Chip 82 auf, der aus einem SiC-Monokristall aufgebaut ist, bei dem es sich um einen hexagonalen Kristall handelt. Der SiC-Chip 82 ist aus einem einzelnen Stück eines SiC-epi-Wafers 41 aufgebaut, und ist in einer rechteckförmigen Parallelepiped-Form gebildet. Der SiC-Chip 82 hat eine erste Hauptfläche 83 auf einer Seite, eine zweite Hauptfläche 84 auf der anderen Seite und erste bis vierte Seitenflächen 85A bis 85D, die die erste Hauptfläche 83 und die zweite Hauptfläche 84 verbinden.
  • Die erste Hauptfläche 83 und die zweite Hauptfläche 84 sind in einer vierseitigen Form gebildet, und zwar in einer Draufsicht bei einer Betrachtung in einer Normalenrichtung Z hierzu (nachstehend einfach als „in einer Draufsicht“ bezeichnet). Die erste Hauptfläche 83 und die zweite Hauptfläche 84 sind entlang von c-Ebenen des SiC-Monokristalls angeordnet. Vorzugsweise ist die erste Hauptfläche 83 entlang einer Siliciumebene angeordnet, und die zweite Hauptfläche 84 ist entlang einer Kohlenstoffebene angeordnet.
  • Wenn der SiC-epi-Wafer 41 einen Off-Winkel hat, haben die erste Hauptfläche 83 und die zweite Hauptfläche 84 jeweils einen Off-Winkel entsprechend dem Off-Winkel des SiC-epi-Wafers 41. Die zweite Hauptfläche 84 kann aus einer rauen Fläche aufgebaut sein, die eine oder beide von einer Schleifmarkierung und einer Tempermarkierung (insbesondere einer Laser-Bestrahlungsmarkierung) aufweist. Die Tempermarkierung kann amorphisiertes SiC-und/oder SiC (insbesondere Si) enthalten, das mit einem Metall (Ti) silizidiert (legiert) worden ist.
  • Die erste Seitenfläche 85A und die zweite Seitenfläche 85B erstrecken sich in einer ersten Richtung X entlang der ersten Hauptfläche 83 und weisen in einer zweiten Richtung Y aufeinander zu, die die erste Richtung X schneidet (insbesondere senkrecht hierzu). Die dritte Seitenfläche 85C und die vierte Seitenfläche 85D erstrecken sich in der zweiten Richtung Y und weisen in der ersten Richtung X aufeinander zu. Bei dieser Ausführungsform ist die erste Richtung X eine m-Achsenrichtung ([1-100]-Richtung) des SiC-Monokristalls, und die zweite Richtung Y ist eine a-Achsenrichtung des SiC-Monokristalls.
  • Das SiC-Halbleiterbauteil 81 weist eine erste Halbleiterregion 86 (Hochkonzentrationsregion) vom n-Typ (erster leitfähiger Typ) auf, die in einem Flächenschichtabschnitt der zweiten Hauptfläche 84 gebildet ist. Die erste Halbleiterregion 86 bildet eine Kathode einer SiC-SBD. Die erste Halbleiterregion 86 kann als eine Kathodenregion bezeichnet werden. Die erste Halbleiterregion 86 weist eine Verunreinigungskonzentration vom n-Typ auf, die in der Dickenrichtung im Wesentlichen konstant ist. Die erste Halbleiterregion 86 ist quer über eine gesamte Fläche bzw. einen gesamten Bereich des Flächenschichtabschnittes der zweiten Hauptfläche 84 gebildet. Das heißt, die erste Halbleiterregion 86 weist die zweite Hauptfläche 84 und Abschnitte der ersten bis vierten Seitenflächen 85A bis 85D auf. Die erste Halbleiterregion 86 ist aus einem SiC-Substrat vom n-Typ gebildet, das einen Teil eines SiC-Wafers 34 bildet.
  • Das SiC-Halbleiterbauteil 81 beinhaltet eine zweite Halbleiterregion 87 (Niedrigkonzentrationsregion) vom n-Typ, die in dem Flächenschichtabschnitt der ersten Hauptfläche 83 gebildet ist. Die zweite Halbleiterregion 87 weist eine Verunreinigungskonzentration vom n-Typ auf, die geringer ist als eine Verunreinigungskonzentration vom n-Typ der ersten Halbleiterregion 86. Die zweite Halbleiterregion 87 ist elektrisch mit der ersten Halbleiterregion 86 verbunden und bildet zusammen mit der ersten Halbleiterregion 86 eine Kathode der SiC-SBD. Die zweite Halbleiterregion 87 kann als eine Drift-Region bezeichnet werden. Die zweite Halbleiterregion 87 ist über eine gesamte Fläche bzw. einen gesamten Bereich des Flächenschichtabschnittes der ersten Hauptfläche 83 gebildet und weist die erste Hauptfläche 83 und Abschnitte der ersten bis vierten Seitenflächen 85A bis 85D auf. Die zweite Halbleiterregion 87 ist aus einer SiC-Epitaxialschicht 37 vom n-Typ aufgebaut.
  • Das SiC-Halbleiterbauteil 81 beinhaltet eine dritte Halbleiterregion 88 (Konzentrationsübergangsregion) vom n-Typ, die zwischen der ersten Halbleiterregion 86 und der zweiten Halbleiterregion 87 in dem SiC-Chip 82 angeordnet ist. Die dritte Halbleiterregion 88 hat einen Konzentrationsgradienten, bei dem eine Verunreinigungskonzentration vom n-Typ ausgehend von der Verunreinigungskonzentration vom n-Typ der ersten Halbleiterregion 86 hin zu der Verunreinigungskonzentration vom n-Typ der zweiten Halbleiterregion 87 abnimmt (insbesondere graduell abnimmt). Die dritte Halbleiterregion 88 ist über eine gesamte Fläche bzw. einen gesamten Bereich zwischen der ersten Halbleiterregion 86 und der zweiten Halbleiterregion 87 gebildet und weist Abschnitte der ersten bis vierten Seitenflächen 85A bis 85D auf.
  • Die dritte Halbleiterregion 88 bildet eine Kathode der SiC-SBD, und zwar zusammen mit der ersten Halbleiterregion 86 und der zweiten Halbleiterregion 87. Die dritte Halbleiterregion 88 kann als eine Buffer-Region bezeichnet werden. Die dritte Halbleiterregion 88 ist aus der SiC-Epitaxialschicht 37 vom n-Typ aufgebaut.
  • Das SiC-Halbleiterbauteil 81 beinhaltet eine Schutzregion 89 vom p-Typ (zweiter leitfähiger Typ bzw. Leitfähigkeitstyp), die in einem Flächenschichtabschnitt der ersten Hauptfläche 83 gebildet ist. Die Schutzregion 89 ist in der ersten Hauptfläche 83 mit einem Intervall bzw. einem Abstand nach innen ausgehend von Umfangsrändern (der ersten bis vierten Seitenflächen 85A bis 85D) der ersten Hauptfläche 83 gebildet, um einen inneren Abschnitt der ersten Hauptfläche 83 freizulegen. Bei dieser Ausführungsform wird die Schutzregion 89 in einer vierseitigen Ringform gebildet, die den inneren Abschnitt der ersten Hauptfläche 83 in einer Draufsicht umgibt.
  • Das SiC-Halbleiterbauteil 81 beinhaltet einen ersten anorganischen Isolierfilm 46, der auf der ersten Hauptfläche 83 gebildet ist. Bei dieser Ausführungsform ist der erste anorganische Isolierfilm 46 aus einem Feldoxidfilm aufgebaut, der ein Oxid des SiC-Chips 82 (zweite Halbleiterregion 87) enthält. Der erste anorganische Isolierfilm 46 ist in einer vierseitigen Ringform gebildet, die einen inneren Abschnitt der ersten Hauptfläche 83 in einer Draufsicht umgibt, und hat Kontaktöffnungen 48, die innere Randabschnitte der zweiten Halbleiterregion 87 und der Schutzregion 89 freilegen.
  • Die Kontaktöffnung 48 ist in einer vierseitigen Form gebildet, und zwar mit vier Seiten, die parallel zu einem Umfangsrand der ersten Hauptfläche 83 in einer Draufsicht sind. Der erste anorganische Isolierfilm 46 bedeckt einen äußeren Randabschnitt der Schutzregion 89, und zwar über einen gesamten Umfang in einer Draufsicht, um einen inneren Randabschnitt der Schutzregion 89 über einem gesamten Umfang freizulegen. Der erste anorganische Isolierfilm 46 ist mit einem Intervall bzw. Abstand hin zu einer inneren Seite der ersten Hauptfläche 83 ausgehend von dem Umfangsrand der ersten Hauptfläche 83 gebildet, um einen peripheren Randabschnitt (zweite Halbleiterregion 87) der ersten Hauptfläche 83 freizulegen.
  • Das SiC-Halbleiterbauteil 81 beinhaltet eine erste Hauptflächenelektrode 50, die mit der ersten Hauptfläche 83 im Inneren der Kontaktöffnung 48 eine Schottky-Bindung („Schottky bonding“) bildet. Hierdurch wird die SiC-SBD gebildet, die die erste Hauptflächenelektrode 50 als eine Anode und die zweite Halbleiterregion 87 als eine Kathode aufweist. Die erste Hauptflächenelektrode 50 ist in einer vierseitigen Form gebildet, mit vier Seiten, die in einer Draufsicht parallel zu dem peripheren bzw. Umfangsrand der ersten Hauptfläche 83 angeordnet sind. Die erste Hauptflächenelektrode 50 beinhaltet einen Herausführabschnitt(„lead-out portion“), der aus dem ersten anorganischen Isolierfilm 46 herausgeführt ist. Der Herausführabschnitt liegt der Schutzregion 89 über den ersten anorganischen Isolierfilm 46 gegenüber.
  • Bei dieser Ausführungsform hat die erste Hauptflächenelektrode 50 eine laminierte Struktur, die einen ersten Elektrodenfilm 91, einen zweiten Elektrodenfilm 92 und einen dritten Elektrodenfilm 93 aufweist, die ausgehend von der Seite des SiC-Chips 82 in dieser Reihenfolge laminiert sind. Der erste Elektrodenfilm 91 ist als ein Film entlang der ersten Hauptfläche 83 und der Hauptfläche des ersten anorganischen Isolierfilms 46 gebildet. Der erste Elektrodenfilm 91 ist aus einem Schottky-Barriere-Elektrodenfilm aufgebaut und bildet mit der ersten Hauptfläche 83 (zweite Halbleiterregion 87) eine Schottky-Bindung. Ein Elektrodenmaterial des ersten Elektrodenfilms 91 ist beliebig, so lange eine Schottky-Bindung mit der ersten Hauptfläche 83 (zweite Halbleiterregion 87) gebildet wird. Bei dieser Ausführungsform ist der erste Elektrodenfilm 91 aus einem Titanfilm aufgebaut.
  • Der zweite Elektrodenfilm 92 ist aus einem Metallbarrierefilm aufgebaut, der als ein Film auf dem ersten Elektrodenfilm 91 gebildet ist. Der zweite Elektrodenfilm 92 kann aus einem Ti-basierten Metallfilm aufgebaut sein. Bei dieser Ausführungsform beinhaltet der zweite Elektrodenfilm 92 einen Titannitridfilm. Der dritte Elektrodenfilm 93 ist als ein Film entlang einer Hauptfläche des zweiten Elektrodenfilms 92 gebildet. Der dritte Elektrodenfilm 93 ist aus einem Cu-basierten Metallfilm oder einem Al-basierten Metallfilm aufgebaut. Der dritte Elektrodenfilm 93 kann wenigstens einen Film aus einem reinen Cu-Film (einem Cu-Film mit einer Reinheit von nicht kleiner als 99%), einem reinen Al-Film (einem Al-Film mit einer Reinheit von nicht kleiner als 99%), einem AlCu-Legierungsfilm, einem AlSi-Legierungsfilm und bzw. oder einem AlSiCu-Legierungsfilm enthalten.
  • Das SiC-Halbleiterbauteil 81 beinhaltet einen zweiten anorganischen Isolierfilm 52, der selektiv die erste Hauptfläche 83, den ersten anorganische Isolierfilm 46 und die erste Hauptflächenelektrode 50 bedeckt. Der zweite anorganische Isolierfilm 52 hat eine erste Pad-Öffnung 54, die die erste Hauptflächenelektrode 50 freilegt. Die erste Pad-Öffnung 54 ist in einer vierseitigen Form gebildet, und zwar mit vier Seiten, die parallel zu dem Umfangsrand der ersten Hauptfläche 83 in einer Draufsicht angeordnet sind. Der zweite anorganische Isolierfilm 52 hat bzw. bildet eine erste Trennstraße bzw. -trasse 55, die den peripheren Randabschnitt der ersten Hauptfläche 83 zusammen mit dem Umfangsrand der ersten Hauptfläche 83 freilegt. Die erste Trennstraße 55 ist in eine vierseitige Ringform abgegrenzt, die sich entlang des Umfangsrandes der ersten Hauptfläche 83 erstreckt.
  • Das SiC-Halbleiterbauteil 81 beinhaltet einen organischen Isolierfilm 56, der auf dem zweiten anorganischen Isolierfilm 52 gebildet ist. Der organische Isolierfilm 56 hat eine zweite Pad-Öffnung 57, die kommunikativ mit der ersten Pad-Öffnung 54 verbunden ist, um die erste Hauptflächenelektrode 50 freizulegen. Die zweite Pad-Öffnung 57 ist in einer vierseitigen Form gebildet, und zwar mit vier Seiten, die parallel zu dem Umfangsrand der ersten Hauptfläche 83 in einer Draufsicht angeordnet bzw. ausgerichtet sind. Der organische Isolierfilm 56 hat bzw. bildet eine zweite Trennstraße 58, die den Umfangsrand der ersten Hauptfläche 83 freilegt, und zwar zusammen mit der ersten Trennstraße 55. Die zweite Trennstraße 58 ist in einer vierseitigen Ringform abgegrenzt, die sich entlang des Umfangsrandes der ersten Hauptfläche 83 erstreckt.
  • Das SiC-Halbleiterbauteil 81 beinhaltet eine zweite Hauptflächenelektrode 71, die die zweite Hauptfläche 84 bedeckt. Die zweite Hauptflächenelektrode 71 kann als eine Kathodenelektrode bezeichnet werden. Die zweite Hauptflächenelektrode 71 bedeckt eine gesamte Fläche bzw. einen gesamten Bereich der zweiten Hauptfläche 84 und setzt sich fort hin zu dem peripheren Rand bzw. Umfangsrand (erste bis vierte Seitenflächen 85A bis 85D) der ersten Hauptfläche 83. Die zweite Hauptflächenelektrode 71 bildet mit der ersten Halbleiterregion 86 (zweite Hauptfläche 84) einen Ohm'schen Kontakt.
  • 11 ist eine Draufsicht, die ein SiC-Halbleiterbauteil (nachstehend als „ein SiC-Halbleiterbauteil 101“ bezeichnet) zeigt, das ein funktionales Bauteil gemäß einem weiteren Konfigurationsbeispiel aufweist. 12 ist eine Querschnittsansicht entlang einer Linie XII-XII, die in 11 gezeigt ist. 13 ist eine Querschnittsansicht, die einen Hauptabschnitt des funktionalen Bauteils zeigt.
  • Unter Bezugnahme auf die 11 bis 13 beinhaltet das SiC-Halbleiterbauteil 101 einen SiC-MISFET als ein Beispiel des funktionalen Bauteils. Das SiC-Halbleiterbauteil 101 beinhaltet einen SiC-Chip 102. Der SiC-Chip 102 ist aus einem individuellen Stück eines SiC-epi-Wafers 41 aufgebaut und ist in einer rechteckigen Parallelepipedform gebildet. Der SiC-Chip 102 hat eine erste Hauptfläche 103 auf einer Seite, eine zweite Hauptfläche 104 auf der anderen Seite und erste bis vierte Seitenflächen 105A bis 105D, die die erste Hauptfläche 103 und die zweite Hauptfläche 104 verbinden.
  • Die erste Hauptfläche 103 und die zweite Hauptfläche 104 sind in einer Draufsicht bei einer Betrachtung in einer Normalenrichtung Z hierauf (nachstehend einfach als „in einer Draufsicht“ bezeichnet) in einer vierseitigen Form gebildet. Die erste Hauptfläche 103 und die zweite Hauptfläche 104 sind in einer Draufsicht in eine vierseitige Form gebildet. Die erste Hauptfläche 103 und die zweite Hauptfläche 104 sind entlang von c-Ebenen des SiC-Monokristalls angeordnet. Vorzugsweise ist die erste Hauptfläche 103 entlang einer Siliciumebene angeordnet, und die zweite Hauptfläche 104 ist entlang einer Kohlenstoffebene angeordnet.
  • Wenn der SiC-epi-Wafer 41 einen Off-Winkel hat, haben die erste Hauptfläche 103 und die zweite Hauptfläche 104 jeweils einen Off-Winkel entsprechend dem Off-Winkel des SiC-epi-Wafers 41. Die zweite Hauptfläche 104 kann aus einer rauen Fläche aufgebaut sein, die eine Schleifmarkierung und/oder eine Tempermarkierung (genauer gesagt eine Laser-Bestrahlungsmarkierung) aufweist. Die Tempermarkierung kann amorphisiertes SiC-und/oder SiC (insbesondere Si) enthalten, das mit einem Metallfilm (Ti) silizidiert (legiert) worden ist.
  • Die erste bis vierte Seitenfläche 105A bis 105D bilden einen Umfangsrand bzw. peripheren Rand der ersten Hauptfläche 103 und einen Umfangsrand der zweiten Hauptfläche 104. Die erste Seitenfläche 105A und die zweite Seitenfläche 105B erstrecken sich in einer ersten Richtung X entlang der ersten Hauptfläche 103 und weisen in einer zweiten Richtung Y aufeinander zu, die die erste Richtung X schneidet (insbesondere senkrecht hier). Die dritte Seitenfläche 105C und die vierte Seitenfläche 105D erstrecken sich in der zweiten Richtung Y und weisen in der ersten Richtung X aufeinander zu. Bei dieser Ausführungsform ist die erste Richtung X eine m-Achsenrichtung ([1-100]-Richtung) eines SiC-Monokristalls, und die zweite Richtung Y ist eine a-Achsenrichtung des SiC-Monokristalls.
  • Das SiC-Halbleiterbauteil 101 beinhaltet eine erste Halbleiterregion 106 vom n-Typ (erster leitfähiger Typ), die in einem Flächenschichtabschnitt der zweiten Hauptfläche 104 gebildet ist. Die erste Halbleiterregion 106 bildet ein Drain eines SiC-MISFET. Die erste Halbleiterregion 106 kann als eine Drain-Region bezeichnet werden. Die erste Halbleiterregion 106 hat eine Verunreinigungskonzentration vom n-Typ, die in der Dickenrichtung im Wesentlichen konstant ist. Die erste Halbleiterregion 106 ist über eine gesamte Fläche des Flächenschichtabschnittes der zweiten Hauptfläche 104 gebildet und weist die zweite Hauptfläche 104 und Abschnitte der ersten bis vierten Seitenfläche 105A bis 105D auf. Die erste Halbleiterregion 106 ist aus einem SiC-Substrat vom n-Typ gebildet, der aus einem Abschnitt des SiC-Wafers 34 aufgebaut ist.
  • Das SiC-Halbleiterbauteil 101 beinhaltet eine zweite Halbleiterregion 107 vom n-Typ, die in dem Flächenschichtabschnitt der ersten Hauptfläche 103 gebildet ist. Die zweite Halbleiterregion 107 ist elektrisch mit der ersten Halbleiterregion 106 verbunden und bildet den Drain des SiC-MISFET, und zwar zusammen mit der ersten Halbleiterregion 106. Die zweite Halbleiterregion 107 kann als eine Drift-Region bezeichnet werden. Die zweite Halbleiterregion 107 hat eine Verunreinigungskonzentration vom n-Typ, die kleiner ist als eine Verunreinigungskonzentration vom n-Typ der ersten Halbleiterregion 106. Die zweite Halbleiterregion 107 ist über einer gesamten Fläche des Flächenschichtabschnittes der ersten Hauptfläche 103 gebildet und weist die erste Hauptfläche 103 und Abschnitte der ersten bis vierten Seitenfläche 105A bis 105D auf. Die zweite Halbleiterregion 107 ist aus einer SiC-Epitaxialschicht 37 vom n-Typ gebildet.
  • Das SiC-Halbleiterbauteil 101 beinhaltet eine dritte Halbleiterregion 108 (Konzentrationsübergangsregion) vom n-Typ, die zwischen der ersten Halbleiterregion 106 und der zweiten Halbleiterregion 107 in dem SiC-Chip 102 angeordnet ist. Die dritte Halbleiterregion 108 ist elektrisch mit der ersten Halbleiterregion 106 und der zweiten Halbleiterregion 107 verbunden, um den Drain des SiC-MISFET zu bilden, und zwar zusammen mit der ersten Halbleiterregion 106 und der zweiten Halbleiterregion 107. Die dritte Halbleiterregion 108 kann als eine Buffer-Region bezeichnet werden.
  • Die dritte Halbleiterregion 108 hat einen Konzentrationsgradienten, bei dem eine Verunreinigungskonzentration vom n-Typ ausgehend von einer Verunreinigungskonzentration vom n-Typ der ersten Halbleiterregion 106 hin zu einer Verunreinigungskonzentration vom n-Typ der zweiten Halbleiterregion 107 abnimmt (insbesondere graduell abnimmt). Die dritte Halbleiterregion 108 ist über eine gesamte Fläche zwischen der ersten Halbleiterregion 106 und der zweiten Halbleiterregion 107 angeordnet und weist Abschnitte der ersten bis vierten Seitenfläche 105A bis 105D auf. Die dritte Halbleiterregion 108 ist aus der Epitaxialschicht (SiC-Epitaxialschicht 37) vom n-Typ gebildet.
  • Das SiC-Halbleiterbauteil 101 beinhaltet eine Körperregion 110 vom p-Typ (zweiter leitfähiger Typ), die in dem Flächenschichtabschnitt der ersten Hauptfläche 103 gebildet ist. Die Körperregion 110 bildet einen Abschnitt einer Körperdiode des SiC-MISFET.
  • Das SiC-Halbleiterbauteil 101 beinhaltet eine Source-Region 111 vom n-Typ, die in dem Flächenschichtabschnitt der Körperregion 110 gebildet ist. Die Source-Region 111 bildet eine Source des SiC-MISFET. Die Source-Region 111 hat eine Verunreinigungskonzentration vom n-Typ, die größer ist als die Verunreinigungskonzentration vom n-Typ der zweiten Halbleiterregion 107. Die Source-Region 111 bildet im Inneren der Körperregion 110 zusammen mit der zweiten Halbleiterregion 107 einen Kanal des SiC-MISFET.
  • Das SiC-Halbleiterbauteil 101 beinhaltet eine Vielzahl von Graben-Gate-Strukturen 121, die in der ersten Hauptfläche 103 gebildet sind, so dass sie die Körperregion 110 und die Source-Region 111 queren und die zweite Halbleiterregion 107 erreichen. Die Vielzahl von Graben-Gate-Strukturen 121 bilden ein Gate des SiC-MISFET und eine Ein/Aus-Steuerung eines Kanals. Das heißt, der SiC-MISFET ist von einem Typ mit Graben-Gate aufgebaut.
  • Die Vielzahl von Graben-Gate-Strukturen 121 sind jeweils in einer Bandform (rechteckige Form) gebildet, die sich in einer Draufsicht in der ersten Richtung X erstreckt, und können mit einem Intervall bzw. Abstand in der zweiten Richtung Y gebildet sein. Jede der Graben-Gate-Strukturen 121 ist mit einem Intervall bzw. Abstand ausgehend von einem Bodenabschnitt der zweiten Halbleiterregion 107 auf der Seite der ersten Hauptfläche 103 gebildet und weist hin zu der ersten Halbleiterregion 106 (dritte Halbleiterregion 108), und zwar über einen Abschnitt der zweiten Halbleiterregion 107. Jede der Vielzahl von Graben-Gate-Strukturen 121 hat eine erste Tiefe D1.
  • Jede der Graben-Gate-Strukturen 121 beinhaltet einen Gate-Graben 122, einen Gate-Isolierfilm 123 und eine Gate-Elektrode 124. Der Gate-Graben 122 ist in der ersten Hauptfläche 103 gebildet und bildet eine Seitenwand und eine Bodenwand (innere Wand und äußere Wand) der Graben-Gate-Struktur 121. Der Gate-Isolierfilm 123 ist als ein Film auf einer inneren Wand des Gate-Grabens 122 gebildet und bedeckt die zweite Halbleiterregion 107, die Körperregion 110 und die Source-Region 111. Die Gate-Elektrode 124 ist in dem Gate-Graben 122 über den Gate-Isolierfilm 123 eingebettet. Die Gate-Elektrode 124 weist hin zu der zweiten Halbleiterregion 107, der Körperregion 110 und der Source-Region 111, und zwar über den Gate-Isolierfilm 123. Ein Gate-Potential wird an die Gate-Elektrode 124 angelegt.
  • Das SiC-Halbleiterbauteil 101 beinhaltet eine Vielzahl von Graben-Source-Strukturen 131, die in der ersten Hauptfläche 103 gebildet sind, so dass sie die Körperregion 110 und die Source-Region 111 queren und die zweite Halbleiterregion 107 erreichen. Die Vielzahl von Graben-Source-Strukturen 131 sind jeweils in einer Region zwischen zwei Graben-Gate-Strukturen 121 gebildet, die in der ersten Hauptfläche 103 benachbart sind. Die Vielzahl von Graben-Source-Strukturen 131 können jeweils in einer Bandform gebildet sein, die sich in einer Draufsicht in der ersten Richtung X erstreckt. Jede der Graben-Source-Strukturen 131 ist mit einem Intervall bzw. Abstand ausgehend von einem Bodenabschnitt der zweiten Halbleiterregion 107 auf der Seite der ersten Hauptfläche 103 gebildet und weist hin zu ersten Halbleiterregion 106 (dritte Halbleiterregion 108), und zwar über einen Abschnitt der zweiten Halbleiterregion 107.
  • Jede der Graben-Source-Strukturen 131 hat eine zweite Tiefe D2, die größer ist als die erste Tiefe D1 der Graben-Gate-Struktur 121 (D1<D2). Die zweite Tiefe D2 ist vorzugsweise nicht kleiner als das 1,5-Fache und nicht größer als das 3-Fache der ersten Tiefe D1. Eine Bodenwand von jeder der Graben-Source-Strukturen 131 ist auf der Seite des Bodenabschnitts der zweiten Halbleiterregion 107 in Relation zu der Bodenwand von jeder der Graben-Gate-Strukturen 121 positioniert. Es versteht sich, dass jede der Graben-Source-Strukturen 131 eine zweite Tiefe D2(D1≈D2) haben kann, die im Wesentlichen gleich der ersten Tiefe D1 ist.
  • Jede der Graben-Source-Strukturen 131 beinhaltet einen Source-Graben 132, einen Source-Isolierfilm 133 und eine Source-Elektrode 134. Der Source-Graben 132 ist in der ersten Hauptfläche 103 gebildet und bildet eine Seitenwand und eine Bodenwand (eine innere Wand und eine äußere Wand) der Graben-Source-Struktur 131. Der Source-Isolierfilm 133 ist als ein Film auf einer inneren Wand des Source-Grabens 132 gebildet und bedeckt die zweite Halbleiterregion 107, die Körperregion 110 und die Source-Region 111. Die Source-Elektrode 134 ist in dem Source-Graben 132 eingebettet, und zwar über den Source-Isolierfilm 133. An die Source-Elektrode 134 wird ein Source-Potential angelegt.
  • Das SiC-Halbleiterbauteil 101 beinhaltet eine Vielzahl von Kontaktregionen 140 vom p-Typ, die jeweils in einer Region entlang der Vielzahl von Graben-Source-Strukturen 131 in dem Flächenschichtabschnitt der ersten Hauptfläche 103 gebildet sind. Jede der Vielzahl von Kontaktregionen 140 hat eine Verunreinigungskonzentration vom p-Typ, die größer ist als eine Verunreinigungskonzentration vom p-Typ der Körperregion 110.
  • Die Vielzahl von Kontaktregionen 140 können jeweils in einer Beziehung einer Mehrfach-zu-Eins-Entsprechung („formed in a multiple-to-one correspondence relationship“) in Bezug auf jede der Graben-Source-Strukturen 131 gebildet sein, und zwar in einer Draufsicht. In diesem Fall sind die Vielzahl von Kontaktregionen 140 in einer Draufsicht mit einem Abstand bzw. mit Abständen entlang von jeder der Graben-Source-Strukturen 131 gebildet, um jede der Graben-Source-Strukturen 131 teilweise freizulegen. Jede der Kontaktregionen 140 kann in einer Bandform gebildet sein, die sich in einer Draufsicht in der ersten Richtung X erstreckt. Jede der Kontaktregionen 140 bedeckt die Seitenwand und die Bodenwand von jeder der Graben-Source-Strukturen 131 in der zweiten Halbleiterregion 107 und ist elektrisch mit der Körperregion 110 verbunden.
  • Das SiC-Halbleiterbauteil 101 beinhaltet eine Vielzahl von Wannenregionen 141 vom p-Typ, die jeweils in einer Region entlang der Vielzahl von Graben-Source-Strukturen 131 in dem Flächenschichtabschnitt der ersten Hauptfläche 103 gebildet sind. Die Vielzahl von Wannenregionen 141 haben jeweils eine Verunreinigungskonzentration vom p-Typ, die kleiner ist als eine Verunreinigungskonzentration vom p-Typ von jeder der Kontaktregionen 140. Die Vielzahl von Wannenregionen 141 haben vorzugsweise eine Verunreinigungskonzentration vom p-Typ, die die Verunreinigungskonzentration vom p-Typ der Körperregion 110 übersteigt.
  • Die Vielzahl von Wannenregionen 141 bedecken jeweils in einer Beziehung einer Eins-zu-Eins-Entsprechung die Graben-Source-Struktur 131 entsprechend der Vielzahl von Graben-Source-Strukturen 131. Jede der Wannenregionen 141 ist in einer Bandform gebildet, die sich entlang einer entsprechenden Graben-Source-Struktur 131 erstreckt. Jede der Wannenregionen 141 bedeckt die Seitenwand und die Bodenwand von einer jeweiligen Graben-Source-Struktur 131 und ist elektrisch mit der Körperregion 110 verbunden. Jede der Wannenregionen 141 kann einen Abschnitt aufweisen, der direkt jede bzw. eine jeweilige Graben-Source-Struktur 131 bedeckt, und einen Abschnitt enthalten, der jede bzw. eine jeweilige Graben-Source-Struktur 131 über die Kontaktregion 140 bedeckt.
  • Das SiC-Halbleiterbauteil 101 beinhaltet eine Vielzahl von Gate-Wannenregionen 142 vom p-Typ, die jeweils in einer Region entlang der Vielzahl von Graben-Gate-Strukturen 121 in dem Flächenschichtabschnitt der ersten Hauptfläche 103 gebildet sind. Die Vielzahl von Gate-Wannenregionen 142 haben eine Verunreinigungskonzentration vom p-Typ, die kleiner ist als eine Verunreinigungskonzentration vom p-Typ der Vielzahl von Kontaktregionen 140. Vorzugsweise ist die Verunreinigungskonzentration vom p-Typ von jeder der Gate-Wannenregionen 142 im Wesentlichen gleich der Verunreinigungskonzentration vom p-Typ von jeder der Wannenregionen 141.
  • Die Vielzahl von Gate-Wannenregionen 142 können die Graben-Gate-Struktur 121 entsprechend der Vielzahl von Graben-Gate-Strukturen 121 in einer Beziehung einer Eins-zu-Eins-Entsprechung bedecken. Jede der Gate-Wannenregionen 142 kann in einer Bandform gebildet sein, die sich entlang einer entsprechenden Graben-Gate-Struktur 121 erstreckt. Jede der Gate-Wannenregionen 142 bedeckt eine Seitenwand und eine Bodenwand von jeder der Graben-Gate-Strukturen 121 und ist elektrisch mit der Körperregion 110 verbunden. Ein Bodenabschnitt der Vielzahl von jeder der Gate-Wannenregionen 142 ist auf der Seite der Bodenwand der Graben-Gate-Struktur 121 in Bezug auf einen Bodenabschnitt der Vielzahl von Wannenregionen 141 positioniert.
  • Das SiC-Halbleiterbauteil 101 beinhaltet einen Hauptflächen-Isolierfilm 150, der die erste Hauptfläche 103 bedeckt. Der Hauptflächen-Isolierfilm 150 kann eine Einzelschichtstruktur haben, die aus einem Siliciumoxidfilm aufgebaut ist. Der Hauptflächen-Isolierfilm 150 geht kontinuierlich über in den Gate-Isolierfilm 123 und den Source-Isolierfilm 133 und legt die Gate-Elektrode 124 und die Source-Elektrode 134 frei.
  • Das SiC-Halbleiterbauteil 101 beinhaltet einen ersten anorganischen Isolierfilm 46, der auf dem Hauptflächen-Isolierfilm 150 gebildet ist. Der erste anorganische Isolierfilm 46 bedeckt selektiv die Vielzahl von Graben-Gate-Strukturen 121 und die Vielzahl von Graben-Source-Strukturen 131. Der erste anorganische Isolierfilm 46 hat eine Vielzahl von Kontaktöffnungen 48, die selektiv jede der Vielzahl von Graben-Gate-Strukturen 121 und jede der Vielzahl von Graben-Source-Strukturen 131 freilegen.
  • Das SiC-Halbleiterbauteil 101 beinhaltet eine erste Hauptflächenelektrode 50, die auf dem ersten anorganischen Isolierfilm 46 gebildet ist. Die erste Hauptflächenelektrode 50 beinhaltet eine Gate-Hauptflächenelektrode 151, eine Source-Hauptflächenelektrode 152 und eine Gate-Verdrahtungselektrode 153. Die Gate-Hauptflächenelektrode 151 kann als eine Gate-Pad-Elektrode bezeichnet werden. Die Source-Hauptflächenelektrode 152 kann als eine Source-Pad-Elektrode bezeichnet werden. Die Gate-Verdrahtungselektrode 153 kann als eine Gate-Finger-Elektrode bezeichnet werden.
  • Die Gate-Hauptflächenelektrode 151 ist elektrisch mit der Vielzahl von Graben-Gate-Strukturen 121 (Gate-Elektrode 124) verbunden, um ein extern eingegebenes Gate-Potential (Gate-Signal) an die Vielzahl von Graben-Gate-Strukturen 121 anzulegen. Bei dieser Ausführungsform ist die Gate-Hauptflächenelektrode 151 in einer Region angeordnet, die einem zentralen Abschnitt der ersten Seitenfläche 105A in einem Umfangsrandabschnitt der ersten Hauptfläche 103 gegenüberliegt. Die Gate-Hauptflächenelektrode 151 ist in einer vierseiteigen Form gebildet, und zwar mit vier Seiten, die in einer Draufsicht parallel zu der ersten Hauptfläche 103 sind.
  • Die Source-Hauptflächenelektrode 152 ist auf der ersten Hauptfläche 103 mit einem Intervall bzw. Abstand von der Gate-Hauptflächenelektrode 151 angeordnet. Die Source-Hauptflächenelektrode 152 ist elektrisch mit der Vielzahl von Graben-Source-Strukturen 131 (Source-Elektrode 134) verbunden, um ein extern eingegebenes Source-Potential an die Vielzahl von Graben-Source-Strukturen 131 anzulegen. Bei dieser Ausführungsform ist die Source-Hauptflächenelektrode 152 in einer vierseitigen Form gebildet, und zwar mit vier Seiten, die in einer Draufsicht parallel zu der ersten Hauptfläche 103 sind.
  • Genauer gesagt ist die Source-Hauptflächenelektrode 152 in einer Polygonalform gebildet, und zwar mit einem Ausnehmungsabschnitt, der hin zu einem inneren Abschnitt der ersten Hauptfläche 103 vertieft bzw. zurückversetzt ist, um in einer Draufsicht der Gate-Hauptflächenelektrode 151 zu entsprechen bzw. konform hierzu ausgebildet zu sein, und zwar auf der Seite entlang der ersten Seitenfläche 105A. Die Source-Hauptflächenelektrode 152 tritt in die Vielzahl von Kontaktöffnungen 48 ein, und zwar von oberhalb des ersten anorganischen Isolierfilms 46, und ist elektrisch verbunden mit der Vielzahl von Graben-Source-Strukturen 131, der Vielzahl von Source-Regionen 111 und der Vielzahl von Kontaktregionen 140.
  • Die Gate-Verdrahtungselektrode 153 ist von der Gate-Hauptflächenelektrode 151 auf den ersten anorganischen Isolierfilm 46 herausgeführt. Die Gate-Verdrahtungselektrode 153 überträgt ein Gate-Potential, das an die Gate-Hauptflächenelektrode 151 angelegt ist, auf andere Regionen. Die Gate-Verdrahtungselektrode 153 ist in einer Bandform gebildet, die sich entlang der ersten bis vierten Seitenflächen 105A bis 105D in einer Draufsicht erstreckt und aus einer Vielzahl von Richtungen der Source-Hauptflächenelektrode 152 gegenüberliegt.
  • Die Gate-Verdrahtungselektrode 153 schneidet bzw. kreuzt (insbesondere senkrecht hierzu) einen Endabschnitt der Graben-Gate-Struktur 121 in einer Draufsicht. Die Gate-Verdrahtungselektrode 153 tritt in die Vielzahl von Kontaktöffnungen 48 ein, und zwar von oberhalb des ersten anorganischen Isolierfilms 46, und ist elektrisch mit der Vielzahl von Graben-Gate-Strukturen 121 (Gate-Elektrode 124) verbunden. Hierdurch wird ein Gate-Potential, das an die Gate-Hauptflächenelektrode 151 angelegt ist, an die Vielzahl von Graben-Gate-Strukturen 121 angelegt, und zwar über die Gate-Verdrahtungselektrode 153.
  • Die ersten Hauptflächenelektroden 50 haben jeweils eine laminierte Struktur, die einen ersten Elektrodenfilm 154 und einen zweiten Elektrodenfilm 155 beinhaltet, die ausgehend von der Seite des ersten anorganischen Isolierfilms 46 in dieser Reihenfolge laminiert sind. Der erste Elektrodenfilm 154 ist aus einem Metallbarrierefilm aufgebaut, der als ein Film entlang des ersten anorganischen Isolierfilms 46 gebildet ist. Bei dieser Ausführungsform ist der erste Elektrodenfilm 154 aus einem Ti-basierten Metallfilm aufgebaut. Der erste Elektrodenfilm 154 kann einen Titanfilm und/oder einen Titannitridfilm aufweisen.
  • Der zweite Elektrodenfilm 155 wird als ein Film entlang des ersten Elektrodenfilms 154 gebildet. Der erste Elektrodenfilm 154 bzw. der zweite Elektrodenfilm 155 ist aus einem Cu-basierten Metallfilm oder einem Al-basierten Metallfilm aufgebaut. Der erste Elektrodenfilm 154 bzw. der zweite Elektrodenfilm 155 kann wenigstens einen Film aus einem reinen Cu-Film, einem reinen Al-Film, einen AlCu-Legierungsfilm, einem AlSi-Legierungsfilm und einem AlSiCu-Legierungsfilm enthalten.
  • Das SiC-Halbleiterbauteil 101 beinhaltet einen zweiten anorganischen Isolierfilm 52, der selektiv die erste Hauptfläche 103, den ersten anorganischen Isolierfilm 46 und die erste Hauptflächenelektrode 50 bedeckt. Der zweite anorganische Isolierfilm 52 hat eine Vielzahl von ersten Pad-Öffnungen 54, die die erste Hauptflächenelektrode 50 freilegen. Die Vielzahl von ersten Pad-Öffnungen 54 beinhalten eine erste Gate-Pad-Öffnung 161 und eine erste Source-Pad-Öffnung 162.
  • Die erste Gate-Pad-Öffnung 161 legt selektiv einen inneren Abschnitt der Gate-Hauptflächenelektrode 151 frei. Die erste Source-Pad-Öffnung 162 legt selektiv einen inneren Abschnitt der Source-Hauptflächenelektrode 152 frei. Der zweite anorganische Isolierfilm 52 hat bzw. bildet eine erste Trennstraße 55, die einen Umfangsrandabschnitt der ersten Hauptfläche 103 freilegt, und zwar zusammen mit einem Umfangsrand der ersten Hauptfläche 103. Die erste Trennstraße 55 ist in eine vierseitige Ringform abgegrenzt, die sich entlang des Umfangsrandes der ersten Hauptfläche 103 erstreckt.
  • Das SiC-Halbleiterbauteil 101 beinhaltet einen organischen Isolierfilm 56, der selektiv den ersten anorganischen Isolierfilm 46, den zweiten anorganischen Isolierfilm 52 und die erste Hauptflächenelektrode 50 bedeckt. Der organische Isolierfilm 56 hat eine Vielzahl von zweiten Pad-Öffnungen 57. Die Vielzahl von zweiten Pad-Öffnungen 57 beinhalten ein zweite Gate-Pad-Öffnung 171 und eine zweite Source-Pad-Öffnung 172.
  • Die zweite Gate-Pad-Öffnung 171 ist kommunikativ bzw. unmittelbar verbunden mit der ersten Gate-Pad-Öffnung 161 und legt einen inneren Abschnitt der Gate-Hauptflächenelektrode 151 frei. Die zweite Source-Pad-Öffnung 172 ist kommunikativ verbunden mit der ersten Source-Pad-Öffnung 162 und legt einen inneren Abschnitt der Source-Hauptflächenelektrode 152 frei. Der organische Isolierfilm 56 hat bzw. bildet eine zweite Trennstraße 58, die den Umfangsrandabschnitt der ersten Hauptfläche 103 zusammen mit der ersten Trennstraße 55 freilegt. Die zweite Trennstraße 58 ist in eine vierseitige Ringform abgegrenzt, die sich entlang des Umfangsrands der ersten Hauptfläche 103 erstreckt.
  • Das SiC-Halbleiterbauteil 101 beinhaltet eine zweite Hauptflächenelektrode 71, die die zweite Hauptfläche 104 bedeckt. Die zweite Hauptflächenelektrode 71 kann als eine Drain-Elektrode bezeichnet werden. Die zweite Hauptflächenelektrode 71 bedeckt eine gesamte Fläche bzw. einen gesamten Bereich der zweiten Hauptfläche 104 und setzt sich fort bis hin zu dem Umfangsrand (der ersten bis vierten Seitenfläche 105A bis 105D) der ersten Hauptfläche 103. Die zweite Hauptflächenelektrode 71 bildet mit der Halbleiterregion 106 (zweite Hauptfläche 104) einen Ohm'schen Kontakt.
  • In den 11 bis 13 ist ein Beispiel beschrieben worden, bei dem der SiC-MISFET die Graben-Gate-Struktur 121 und die Graben-Source-Struktur 131 aufweist. Es kann jedoch ein SiC-MISFET angewendet werden, der die Graben-Source-Struktur 131 nicht aufweist. Ferner ist in den 11 bis 13 der SiC-MISFET vom Graben-Gate-Typ beschrieben worden. Es kann jedoch ein SiC-MISFET vom planaren Gate-Typ angewendet werden.
  • Beispiele von Merkmalen, die sich aus der vorliegenden Beschreibung und den Zeichnungen extrahieren lassen, sind nachstehend angegeben.
  • [A1] Halbleiterbauteil-Herstellungsverfahren, mit: einem Schritt, der eine Waferquelle und ein Trägerelement bereitstellt; einem Trägerschritt bzw. Lagerschritt, bei dem die Waferquelle durch das Trägerelement getragen bzw. gelagert wird; und einem Wafer-Trennschritt, bei dem die Waferquelle in einer horizontalen Richtung von einem Dickenrichtung-Zwischenabschnitt der Waferquelle geschnitten bzw. getrennt wird, um von der Waferquelle eine Waferstruktur zu trennen bzw. abzutrennen, die das Trägerelement und einen von der Waferquelle weggeschnittenen Wafer beinhaltet.
  • [A2] Halbleiterbauteil-Herstellungsverfahren nach A1, wobei die Waferquelle, die von einem Ingot abgetrennt bzw. ausgeschnitten ist, bereitgestellt wird.
  • [A3] Halbleiterbauteil-Herstellungsverfahren nach A1 oder A2, ferner mit: einem Schritt, der die Waferstruktur transferiert bzw. bei dem die Waferstruktur versetzt wird.
  • [A4] Halbleiterbauteil-Herstellungsverfahren nach einem beliebigen von A1 bis A3, ferner mit: einem Waferquelle-Wiederverwendungsschritt, bei dem eine Reihe von Schritten einschließlich des Trägerschrittes und des Wafer-Trennschrittes wiederholt werden, bis es nicht mehr möglich ist, die Waferquelle zu trennen.
  • [A5] Halbleiterbauteil-Herstellungsverfahren nach einem beliebigen von A1 bis A4, wobei der Schritt des Schneidens der Waferquelle einen Schritt beinhaltet, bei dem die Waferquelle, und zwar nachdem eine modifizierte Schicht entlang der Horizontalrichtung in dem Dickenrichtung-Zwischenabschnitt der Waferquelle durch ein Laserlicht-Bestrahlungsverfahren gebildet wird, in der Horizontalrichtung gespalten wird, und zwar mit der modifizierten Schicht als ein Ausgangspunkt.
  • [A6] Halbleiterbauteil-Herstellungsverfahren nach einem beliebigen von A1 bis A5, ferner mit: einem Schritt, der in einer Sektions- bzw. Sektionalebene des Wafers eine Epitaxialschicht bildet.
  • [A7] Halbleiterbauteil-Herstellungsverfahren nach A6, ferner mit: einem Schritt des Polierens der Sektionsebene; wobei die Epitaxialschicht in einer bzw. an der polierten Fläche des Wafers gebildet wird.
  • [A8] Halbleiterbauteil-Herstellungsverfahren nach einem beliebigen von A1 bis A5, ferner mit: einem Schritt des Bildens eines funktionales Bauteils in der Sektionsebene des Wafers.
  • [A9] Halbleiterbauteil-Herstellungsverfahren nach A8, ferner mit: einem Schritt des Polierens der Sektionsebene; wobei das funktionale Bauteil in der polierten Fläche des Wafers gebildet wird.
  • [A10] Halbleiterbauteil-Herstellungsverfahren nach A8 oder A9, ferner mit: einem Schritt, der das Trägerelement von dem Wafer nach der Bildung des funktionalen Bauteils entfernt.
  • [A11] Halbleiterbauteil-Herstellungsverfahren nach einem beliebigen von A1 bis A10, wobei das Trägerelement aus dem gleichen Material aufgebaut ist wie die Waferquelle.
  • [A12] Halbleiterbauteil-Herstellungsverfahren nach A11, wobei die Waferquelle aus einem SiC-Monokristall aufgebaut ist, und wobei das Trägerelement aus einem SiC-Monokristall oder einem SiC-Polykristall aufgebaut ist.
  • [A13] Halbleiterbauteil-Herstellungsverfahren nach einem beliebigen von A1 bis A12, wobei das Trägerelement durch ein Direkt-Bond-Verfahren an die Waferquelle gebondet wird.
  • [A14] Halbleiterbauteil-Herstellungsverfahren, mit: einem Schritt, der einen ersten Halbleiter und einen zweiten Halbleiter bereitstellt; einem Schritt, bei dem der zweite Halbleiter an den ersten Halbleiter mittels eines Direkt-Bond-Verfahrens gebondet wird, um eine Halbleiterstruktur zu bilden, die eine amorphe Bond-Schicht zwischen dem ersten Halbleiter und dem zweiten Halbleiter aufweist; einem Schritt, der in der amorphen Bond-Schicht eine modifizierte Schicht bildet, und zwar durch ein Laser-Licht-Bestrahlungsverfahren; und einem Schritt, der die Halbleiterstruktur spaltet, und zwar mit der modifizierten Schicht als ein Ausgangspunkt, und der den ersten Halbleiter und den zweiten Halbleiter trennt.
  • [A15] Halbleiterbauteil-Herstellungsverfahren nach A14, wobei die amorphe Bond-Schicht gebildet wird, die einen Lichtabsorptionskoeffizienten hat, der größer ist als ein Lichtabsorptionskoeffizient des ersten Halbleiters.
  • [A16] Halbleiterbauteil-Herstellungsverfahren nach A14 oder A15, wobei der erste Halbleiter aus einem SiC-Monokristall aufgebaut ist, wobei der zweite Halbleiter aus einem SiC-Monokristall oder einem SiC-Polykristall aufgebaut ist, und wobei die amorphe Bond-Schicht aus einer amorphen SiC-Bond-Schicht aufgebaut ist.
  • [B1] SiC-Halbleiterbauteil-Herstellungsverfahren, mit: einem Schritt, der eine SiC-Waferquelle bereitstellt, die eine Siliciumebene und eine Kohlenstoffebene aufweist, einem Träger- bzw. Lagerschritt, bei dem die SiC-Waferquelle mittels eines Trägerelementes ausgehend von der Seite der Carbonebene getragen bzw. gelagert wird, und einem Wafer-Trennschritt, bei dem die SiC-Waferquelle in einer horizontalen Richtung von einem Dickenrichtung-Zwischenabschnitt der SiC-Waferquelle entlang der Siliciumebene geschnitten wird, um von der SiC-Waferquelle eine SiC-Waferstruktur zu trennen, die das Trägerelement und einen SiC-Wafer aufweist, der von der SiC-Waferquelle weggeschnitten ist.
  • [B2] SiC-Halbleiterbauteil-Herstellungsverfahren nach B1, wobei die SiC-Waferstruktur den SiC-Wafer mit einer Sektionsebene beinhaltet, die entlang der Siliciumebene angeordnet ist.
  • [B3] SiC-Halbleiterbauteil-Herstellungsverfahren nach B1 oder B2, wobei die SiC-Waferquelle bereitgestellt wird, die von einem SiC-Ingot ausgeschnitten bzw. abgeschnitten ist.
  • [B4] SiC-Halbleiterbauteil-Herstellungsverfahren nach einem beliebigen von B1 bis B3, ferner mit: einem Schritt, bei dem die SiC-Waferstruktur transferiert bzw. versetzt wird.
  • [B5] SiC-Halbleiterbauteil-Herstellungsverfahren nach einem beliebigen von B1 bis B4, ferner mit: einem SiC-Waferquelle-Wiederverwendungsschritt, bei dem eine Reihe von Schritten einschließlich des Trägerschrittes und des Wafer-Trennschrittes wiederholt werden, bis die SiC-Waferquelle nicht mehr getrennt werden kann.
  • [B6] SiC-Halbleiterbauteil-Herstellungsverfahren nach einem beliebigen von B1 bis B5, wobei der Schritt des Schneidens der SiC-Waferquelle einen Schritt beinhaltet, bei dem, und zwar nachdem eine modifizierte Schicht entlang der Horizontalrichtung in dem Dickenrichtung-Zwischenabschnitt der SiC-Waferquelle mittels eines Laserlicht-Bestrahlungsverfahrens gebildet worden ist, die SiC-Waferquelle in der Horizontalrichtung mit der modifizierten Schicht als ein Ausgangspunkt gespalten wird.
  • [B7] SiC-Halbleiterbauteil-Herstellungsverfahren nach einem beliebigen von B1 bis B6, ferner mit: einem Schritt des Bildens eines SiC-Epitaxialschicht in einer Sektionsebene des SiC-Wafers.
  • [B8] SiC-Halbleiterbauteil-Herstellungsverfahren nach B7, ferner mit: einem Schritt des Polierens der Sektionsebene; wobei die SiC-Epitaxialschicht in der polierten Fläche des SiC-Wafers gebildet wird.
  • [B9] SiC-Halbleiterbauteil-Herstellungsverfahren nach einem beliebigen von B1 bis B6, ferner mit: einem Schritt des Bildens eines funktionalen Bauteils in der Sektionsebene des SiC-Wafers.
  • [B10] SiC-Halbleiterbauteil-Herstellungsverfahren nach B9, ferner mit: einem Schritt des Polierens der Sektionsebene; wobei das funktionale Bauteil in der polierten Fläche des SiC-Wafers gebildet wird.
  • [B11] SiC-Halbleiterbauteil-Herstellungsverfahren nach B9 oder B10, ferner mit: einem Schritt des Entfernens des Trägerelementes von dem SiC-Wafer nach der Bildung des funktionalen Bauteils.
  • [B12] SiC-Halbleiterbauteil-Herstellungsverfahren nach einem beliebigen von B9 bis B11, wobei das funktionale Bauteil eine SBD und/oder einen MISFET aufweist.
  • [B13] SiC-Halbleiterbauteil-Herstellungsverfahren nach einem beliebigen von B1 bis B12, wobei das Trägerelement aus einem SiC-Träger-Wafer aufgebaut ist, der aus SiC hergestellt ist.
  • [B14] SiC-Halbleiterbauteil-Herstellungsverfahren nach einem beliebigen von B1 bis B13, wobei das Trägerelement mittels eines Direkt-Bond-Verfahrens an die Kohlenstoffebene gebondet ist.
  • [B15] SiC-Halbleiterbauteil-Herstellungsverfahren, mit: einem Schritt, der einen ersten SiC und einen zweiten SiC bereitstellt; einem Schritt, bei dem der zweite SiC an den ersten SiC mittels eines Direkt-Bond-Verfahrens gebondet wird, um eine SiC-Struktur mit einer amorphen SiC-Bond-Schicht zwischen dem ersten SiC und dem zweiten SiC zu bilden; einem Schritt, bei dem die amorphe Bond-Schicht mit Laser-Licht bestrahlt wird, um eine modifizierte Schicht in der amorphen Bond-Schicht zu bilden; und einem Schritt, der die SiC-Struktur mit der modifizierten Schicht als ein Ausgangspunkt spaltet und das erste SiC und das zweite SiC trennt.
  • [B16] SiC-Halbleiterbauteil-Herstellungsverfahren nach B15, wobei die amorphe Bond-Schicht gebildet wird, die einen Lichtabsorptionskoeffizienten hat, der größer ist als ein Lichtabsorptionskoeffizient von SiC.
  • [C1] SiC-Waferquellen-Verarbeitungsverfahren, mit: einem Schritt, der eine SiC-Waferquelle mit einer Siliciumebene und einer Kohlenstoffebene bereitstellt; einem Trägerschritt, bei dem die SiC-Waferquelle ausgehend von der Seite der Kohlenstoffebene mittels eines Trägerelementes getragen bzw. gelagert wird; und einem Wafer-Trennschritt, bei dem die SiC-Waferquelle in einer Horizontalrichtung geschnitten wird, und zwar entlang der Siliciumebene von bzw. in einem Dickenrichtung-Zwischenabschnitt der SiC-Waferquelle, und der von der SiC-Waferquelle eine SiC-Waferstruktur trennt, die das Trägerelement und einen SiC-Wafer beinhaltet, der von der SiC-Waferquelle weggeschnitten ist.
  • [C2] SiC-Waferquellen-Verarbeitungsverfahren nach C1, wobei die SiC-Waferstruktur den SiC-Wafer mit einer Sektionsebene beinhaltet, die entlang der Siliciumebene angeordnet ist.
  • [C3] SiC-Waferquellen-Verarbeitungsverfahren nach C2, ferner mit: einem Schritt des Polierens der Sektionsebene des SiC-Wafers.
  • [C4] SiC-Waferquellen-Verarbeitungsverfahren nach einem beliebigen von C1 bis C3, wobei das Trägerelement aus einem SiC-Träger-Wafer aufgebaut ist, der aus SiC hergestellt ist.
  • [C5] SiC-Waferquellen-Verarbeitungsverfahren nach einem beliebigen von C1 bis C4, wobei das Trägerelement mittels eines Direkt-Bond-Verfahrens an die Kohlenstoffebene gebondet wird.
  • [C6] SiC-Waferquellen-Verarbeitungsverfahren nach C5, wobei das Trägerelement an die Kohlenstoffebene mittels einer amorphen SiC-Bond-Schicht gebondet wird und wobei die SiC-Waferstruktur die amorphe SiC-Bond-Schicht zwischen dem Trägerelement und dem SiC-Wafer beinhaltet.
  • [C7] SiC-Waferquellen-Verarbeitungsverfahren nach C6, wobei die amorphe SiC-Bond-Schicht gebildet wird, die einen Lichtabsorptionskoeffizienten hat, der größer ist als ein Lichtabsorptionskoeffizient von SiC.
  • [C8] SiC-Waferquellen-Verarbeitungsverfahren nach C6 oder C7, ferner mit: einem Schritt, bei dem die amorphe SiC-Bond-Schicht mit Laser-Licht bestrahlt wird, um in der amorphen SiC-Bond-Schicht eine modifizierte Schicht zu bilden, und einem Schritt, der die SiC-Waferstruktur spaltet, und zwar mit der modifizierten Schicht als ein Ausgangspunkt, und der das Trägerelement und den SiC-Wafer trennt.
  • [D1] Waferstruktur, mit: einem ersten Wafer; einem zweiten Wafer, der den ersten Wafer trägt bzw. lagert; und einer amorphen Bond-Schicht, die zwischen dem ersten Wafer und dem zweiten Wafer angeordnet ist und die den ersten Wafer und den zweiten Wafern bondet.
  • [D2] Waferstruktur nach D1, wobei die amorphe Bond-Schicht einen Lichtabsorptionskoeffizienten hat, der größer ist als ein Lichtabsorptionskoeffizient des zweiten Wafers.
  • [D3] Waferstruktur nach D1 oder D2, wobei der erste Wafer aus einem Monokristall eines Halbleiters mit breiter Bandlücke aufgebaut ist, wobei der zweite Wafer aus einem Monokristall oder einem Polykristall eines Halbleiters mit einer breiten Bandlücke aufgebaut ist, und wobei die amorphe Bond-Schicht aus einer amorphen Schicht eines Halbleiters mit breiter Bandlücke aufgebaut ist.
  • [D4] Waferstruktur nach einem beliebigen von D1 bis D3, wobei der erste Wafer aus einem SiC-Monokristall aufgebaut ist, wobei der zweite Wafer aus einem SiC-Monokristall oder einem SiC-Polykristall aufgebaut ist, und wobei die amorphe Bond-Schicht aus einer amorphen SiC-Bond-Schicht aufgebaut ist.
  • [D5] Waferstruktur nach D4, wobei der erste Wafer eine erste Hauptfläche hat, die aus einer Siliciumebene eines SiC-Monokristalls gebildet ist, und eine zweite Hauptfläche hat, die aus einer Kohlenstoffebene des SiC-Monokristalls gebildet ist, wobei der zweite Wafer eine dritte Hauptfläche hat, die aus einer Siliciumebene eines SiC-Monokristall gebildet ist, um den ersten Wafer zu tragen bzw. zu lagern, und zwar ausgehend von der Seite der zweiten Hauptfläche, und eine vierte Hauptfläche hat, die aus einer Kohlenstoffebene des SiC-Monokristalls gebildet ist, und wobei die amorphe Bond-Schicht zwischen der zweiten Hauptfläche des ersten Wafers und der dritten Hauptfläche des zweiten Wafers angeordnet ist.
  • [D6] Waferstruktur nach D5, wobei die erste Hauptfläche einen Off-Winkel von nicht mehr als 10° hat, und zwar bei einer a-Achsenrichtung des SiC-Monokristalls als eine Off-Richtung.
  • [D7] Waferstruktur nach D5 oder D6, wobei die erste Hauptfläche aus einer Spaltfläche, einer geschliffenen Fläche, einer polierten Fläche oder einer Spiegel-endbearbeiteten Fläche aufgebaut ist.
  • [D8] Waferstruktur nach einem beliebigen von D1 bis D7, wobei die amorphe Bond-Schicht eine Dicke von nicht mehr als 5 µm aufweist.
  • [D9] Waferstruktur nach einem beliebigen von D1 bis D8, wobei der erste Wafer in einer Platten- bzw. Scheibenform oder einer zylindrischen Form gebildet ist, und wobei der zweite Wafer in einer Plattenform oder einer zylindrischen Form gebildet ist.
  • [D10] Waferstruktur nach einem beliebigen von D1 bis D9, wobei der zweite Wafer eine Ebenenfläche („plane area“) hat, die größer ist als eine Ebenenfläche des ersten Wafers.
  • [D11] Waferstruktur nach einem beliebigen von D1 bis D10, wobei der zweite Wafer dicker ist als der erste Wafer.
  • [D12] Waferstruktur nach einem beliebigen von D1 bis D11, wobei der zweite Wafer eine Verunreinigungskonzentration hat, die sich von jener des ersten Wafers unterscheidet.
  • [D13] Waferstruktur nach D12, wobei der zweite Wafer eine Verunreinigungskonzentration hat, die geringer ist als eine Verunreinigungskonzentration des ersten Wafers.
  • [D14] Waferstruktur nach D12 oder D13, wobei der zweite Wafer nicht mit einer Verunreinigung dotiert ist.
  • [D15] Waferstruktur nach einem beliebigen von D1 bis D14, wobei der erste Wafer eine erste Markierung aufweist, die eine Kristallorientierung anzeigt, und wobei der zweite Wafer eine zweite Markierung aufweist, die indirekt die Kristallorientierung des ersten Wafers anzeigt.
  • [D16] Waferstruktur nach D15, wobei die erste Markierung ein erstes Orientierungs-Flach und/oder eine erste Orientierungskerbe aufweist, und wobei die zweite Markierung ein zweites Orientierungs-Flach und/oder eine zweite Orientierungskerbe aufweist.
  • [D17] SiC-Waferstruktur, mit: einem ersten SiC-Wafer, der eine erste Hauptfläche auf einer Seite und eine zweite Hauptfläche auf der anderen Seite aufweist; einem zweiten SiC-Wafer, der den ersten SiC-Wafer ausgehend von der Seite der zweiten Hauptfläche trägt bzw. lagert; und einer amorphen Bond-Schicht, die zwischen dem ersten SiC-Wafer und dem zweiten SiC-Wafer angeordnet ist, und die den ersten SiC-Wafer und den zweiten SiC-Wafer bondet.
  • [D18] SiC-Waferstruktur nach D17, wobei die amorphe Bond-Schicht einen Lichtabsorptionskoeffizient hat, der größer ist als ein Lichtabsorptionskoeffizient des zweiten SiC-Wafers.
  • [D19] SiC-Waferstruktur nach D17 oder D18, wobei der zweite SiC-Wafer einen Durchmesser hat, der größer ist als jener des ersten SiC-Wafers.
  • [D20] SiC-Waferstruktur nach einem beliebigen von D17 bis D19, wobei die amorphe Bond-Schicht zumindest Kohlenstoff enthält.
  • Während bevorzugte Ausführungsformen der vorliegenden Erfindung im Detail oben beschrieben wurden, handelt es sich hierbei lediglich um spezielle Beispiele, die verwendet werden, um die technischen Inhalte der vorliegenden Erfindung zu verdeutlichen, und die vorliegende Erfindung sollte nicht als eingeschränkt auf diese speziellen Beispiele interpretiert werden, und der Schutzbereich der vorliegenden Erfindung ist lediglich durch die beigefügten Ansprüche beschränkt.
  • Bezugszeichenliste
    • 1
    SiC-Waferquelle
    1
    SiC-Waferquelle
    2
    erste Hauptfläche
    3
    zweite Hauptfläche
    4
    Seitenfläche
    5
    erster Randabschnitt
    6
    zweiter Randabschnitt
    7
    Orientierungs-Flach
    11
    erstes Trägerelement
    12
    erste Plattenfläche
    13
    zweite Plattenfläche
    14
    Plattenseitenfläche
    15
    erster Plattenrandabschnitt (11)
    16
    zweiter Plattenrandabschnitt (11)
    21
    zweites Trägerelement
    22
    erste Plattenfläche (21)
    23
    zweite Plattenfläche (21)
    24
    Plattenseitenfläche (21)
    25
    erster Plattenrandabschnitt (21)
    26
    zweiter Plattenrandabschnitt (21)
    27
    zweites Orientierungs-Flach
    31
    erste amorphe Bond-Schicht
    32
    zweite amorphe Bond-Schicht
    33
    modifizierte Schicht
    34
    SiC-Wafer
    35
    SiC-Waferstruktur
    36
    Schnittebene
    37
    SiC-Epitaxialschicht (34)
    41
    SiC-epi-Wafer
    42
    erste Waferhauptfläche (41)
    43
    zweite Waferhauptfläche (41)
    44
    Bauteilregionen
    45
    Schnittlinien bzw. Soll-Schnittlinien bzw. Soll-Trennlinien („cutting line“)
    46
    erster anorganischer Isolierfilm
    47
    erste Resist-Maske
    48
    Kontaktöffnung
    50
    erste Hauptflächenelektrode
    51
    zweite Resist-Maske
    52
    zweiter anorganischer Isolierfilm
    53
    dritte Resist-Maske
    54
    erste Pad-Öffnungen (52)
    55
    erste Trennstraße („dicing street“)
    56
    organischer Isolierfilm
    57
    zweite Pad-Öffnungen
    58
    zweite Trennstraße
    61
    drittes Trägerelement
    62
    erste Plattenfläche (61)
    63
    zweite Plattenfläche (61)
    64
    Plattenseitenfläche (61)
    65
    erster Plattenrandabschnitt (61)
    66
    zweiter Plattenrandabschnitt (61)
    70
    modifizierte Schicht
    71
    zweite Hauptflächenelektrode
    81
    SiC-Halbleiterbauteil
    82
    SiC-Chip
    83
    erste Hauptfläche (82)
    84
    zweite Hauptfläche (82)
    85A-85D
    erste bis vierte Seitenfläche (82)
    86
    erste Halbleiterregion
    87
    zweite Halbleiterregion
    88
    dritte Halbleiterregion
    89
    Schutzregion
    91
    erster Elektrodenfilm (50)
    92
    zweiter Elektrodenfilm (50)
    93
    dritter Elektrodenfilm (50)
    101
    SiC-Halbleiterbauteil
    102
    SiC-Chip
    103
    erste Hauptfläche (102)
    104
    zweite Hauptfläche (102)
    105A-105D
    erste bis vierte Seitenfläche (102)
    106
    erste Halbleiterregion
    107
    zweite Halbleiterregion
    108
    dritte Halbleiterregion
    110
    Körperregion
    111
    Source-Region
    121
    Graben-Gate-Strukturen
    122
    Gate-Graben
    123
    Gate-Isolierfilm
    124
    Gate-Elektrode
    131
    Graben-Source-Strukturen
    132
    Source-Graben
    133
    Source-Isolierfilm
    134
    Source-Elektrode
    140
    Kontaktregionen
    141
    Wannenregionen
    142
    Gate-Wannenregionen
    150
    Hauptflächenisolierfilm
    151
    Gate-Hauptflächenelektrode
    152
    Source-Hauptflächenelektrode
    153
    Gate-Verdrahtungselektrode
    154
    erster Elektrodenfilm
    155
    zweiter Elektrodenfilm
    161
    erste Gate-Pad-Öffnung (54)
    162
    erste Source-Pad-Öffnung (54)
    171
    zweite Gate-Pad-Öffnung (57)
    172
    zweite Source-Pad-Öffnung (57)
    D1
    erste Tiefe (121)
    D2
    zweite Tiefe (131)
    I1
    erstes Intervall bzw. erster Abstand
    I2
    zweites Intervall bzw. zweiter Abstand
    L1
    erste Polygonallinie
    L2
    zweite Polygonallinie
    L3
    dritte Polygonallinie
    P
    Bildungsposition (32)
    Z
    Normalenrichtung
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2010016188 [0003]

Claims (20)

  1. Waferstruktur, mit: einem ersten Wafer; einem zweiten Wafer, der den ersten Wafer trägt bzw. lagert; und einer amorphen Bond-Schicht, die zwischen dem ersten Wafer und dem zweiten Wafer angeordnet ist und die den ersten Wafer und den zweiten Wafern bondet.
  2. Waferstruktur nach Anspruch 1, wobei die amorphe Bond-Schicht einen Lichtabsorptionskoeffizienten hat, der größer ist als ein Lichtabsorptionskoeffizient des zweiten Wafers.
  3. Waferstruktur nach Anspruch 1 oder Anspruch 2, wobei der erste Wafer aus einem Monokristall eines Halbleiters mit breiter Bandlücke aufgebaut ist, wobei der zweite Wafer aus einem Monokristall oder einem Polykristall eines Halbleiters mit einer breiten Bandlücke aufgebaut ist, und wobei die amorphe Bond-Schicht aus einer amorphen Schicht eines Halbleiters mit breiter Bandlücke aufgebaut ist.
  4. Waferstruktur nach einem beliebigen von Anspruch 1 bis Anspruch 3, wobei der erste Wafer aus einem SiC-Monokristall aufgebaut ist, wobei der zweite Wafer aus einem SiC-Monokristall oder einem SiC-Polykristall aufgebaut ist, und wobei die amorphe Bond-Schicht aus einer amorphen SiC-Bond-Schicht aufgebaut ist.
  5. Waferstruktur nach Anspruch 4, wobei der erste Wafer eine erste Hauptfläche hat, die aus einer Siliciumebene eines SiC-Monokristalls gebildet ist, und eine zweite Hauptfläche hat, die aus einer Kohlenstoffebene des SiC-Monokristalls gebildet ist, wobei der zweite Wafer eine dritte Hauptfläche hat, die aus einer Siliciumebene eines SiC-Monokristall gebildet ist, um den ersten Wafer zu tragen bzw. zu lagern, und zwar ausgehend von der Seite der zweiten Hauptfläche, und eine vierte Hauptfläche hat, die aus einer Kohlenstoffebene des SiC-Monokristalls gebildet ist, und wobei die amorphe Bond-Schicht zwischen der zweiten Hauptfläche des ersten Wafers und der dritten Hauptfläche des zweiten Wafers angeordnet ist.
  6. Waferstruktur nach Anspruch 5, wobei die erste Hauptfläche einen Off-Winkel von nicht mehr als 10° hat, und zwar bei einer a-Achsenrichtung des SiC-Monokristalls als eine Off-Richtung.
  7. Waferstruktur nach Anspruch 5 oder Anspruch 6, wobei die erste Hauptfläche aus einer Spaltfläche, einer geschliffenen Fläche, einer polierten Fläche oder einer Spiegel-endbearbeiteten Fläche aufgebaut ist.
  8. Waferstruktur nach einem beliebigen von Anspruch 1 bis Anspruch 7, wobei die amorphe Bond-Schicht eine Dicke von nicht mehr als 5 µm aufweist.
  9. Waferstruktur nach einem beliebigen von Anspruch 1 bis Anspruch 8, wobei der erste Wafer in einer Platten- bzw. Scheibenform oder einer zylindrischen Form gebildet ist, und wobei der zweite Wafer in einer Plattenform oder einer zylindrischen Form gebildet ist.
  10. Waferstruktur nach einem beliebigen von Anspruch 1 bis Anspruch 9, wobei der zweite Wafer eine Ebenenfläche hat, die größer ist als eine Ebenenfläche des ersten Wafers.
  11. Waferstruktur nach einem beliebigen von Anspruch 1 bis Anspruch 10, wobei der zweite Wafer dicker ist als der erste Wafer.
  12. Waferstruktur nach einem beliebigen von Anspruch 1 bis Anspruch 11, wobei der zweite Wafer eine Verunreinigungskonzentration hat, die sich von jener des ersten Wafers unterscheidet.
  13. Waferstruktur nach Anspruch 12, wobei der zweite Wafer eine Verunreinigungskonzentration hat, die geringer ist als eine Verunreinigungskonzentration des ersten Wafers.
  14. Waferstruktur nach Anspruch 12 oder Anspruch 13, wobei der zweite Wafer nicht mit einer Verunreinigung dotiert ist.
  15. Waferstruktur nach einem beliebigen von Anspruch 1 bis Anspruch 14, wobei der erste Wafer eine erste Markierung aufweist, die eine Kristallorientierung anzeigt, und wobei der zweite Wafer eine zweite Markierung aufweist, die indirekt die Kristallorientierung des ersten Wafers anzeigt.
  16. Waferstruktur nach Anspruch 15, wobei die erste Markierung ein erstes Orientierungs-Flach und/oder eine erste Orientierungskerbe aufweist, und wobei die zweite Markierung ein zweites Orientierungs-Flach und/oder eine zweite Orientierungskerbe aufweist.
  17. SiC-Waferstruktur, mit: einem ersten SiC-Wafer, der eine erste Hauptfläche auf einer Seite und eine zweite Hauptfläche auf der anderen Seite aufweist; einem zweiten SiC-Wafer, der den ersten SiC-Wafer ausgehend von der Seite der zweiten Hauptfläche trägt bzw. lagert; und einer amorphen Bond-Schicht, die zwischen dem ersten SiC-Wafer und dem zweiten SiC-Wafer angeordnet ist, und die den ersten SiC-Wafer und den zweiten SiC-Wafer bondet.
  18. SiC-Waferstruktur nach Anspruch 17, wobei die amorphe Bond-Schicht einen Lichtabsorptionskoeffizient hat, der größer ist als ein Lichtabsorptionskoeffizient des zweiten SiC-Wafers.
  19. SiC-Waferstruktur nach Anspruch 17 oder Anspruch 18, wobei der zweite SiC-Wafer einen Durchmesser hat, der größer ist als jener des ersten SiC-Wafers.
  20. SiC-Waferstruktur nach einem beliebigen von Anspruch 17 bis Anspruch 19, wobei die amorphe Bond-Schicht zumindest Kohlenstoff enthält.
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Cited By (1)

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CN117133632A (zh) * 2023-10-26 2023-11-28 西北电子装备技术研究所(中国电子科技集团公司第二研究所) 双频超声裂纹扩展及剥离单晶SiC装置

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JP2010016188A (ja) 2008-07-03 2010-01-21 Sanyo Electric Co Ltd 半導体装置の製造方法および半導体装置

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