KR20150092675A - 반도체 소자의 제조 방법 - Google Patents

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KR20150092675A
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semiconductor substrate
semiconductor
substrate
film
adhesive
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KR1020140013321A
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김은미
강운병
안정석
조태제
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삼성전자주식회사
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Abstract

반도체 칩의 손상을 방지하며, 반도체 칩을 박막화할 수 있는 반도체 소자의 제조 방법을 제공한다. 본 발명에 따른 반도체 소자의 제조 방법은, 복수의 반도체 칩을 포함하는 반도체 기판을 준비하는 단계, 반도체 기판을 접착 지지 필름을 이용하여 지지 기판에 부착하는 단계, 반도체 기판의 가장자리 영역을 제거하되, 반도체 기판의 가장자리 영역과 지지 기판 사이의 접착 지지 필름의 일부분을 함께 제거하는 트리밍 단계 및 반도체 기판을 연마하여 반도체 기판을 박막화하는 단계를 포함한다.

Description

반도체 소자의 제조 방법{Method for manufacturing of semiconductor devices}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 TSV(Through-Silicon Via)를 포함하는 반도체 소자의 제조 방법에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화, 경량화 및 다기능화되고 있다. 이에 따라, 전자기기에 사용되는 반도체 소자의 소형화 및 경량화의 필요성 또한 높아지고 있다. 이에 따라, 그라인딩 공정에 의하여 반도체 소자를 이루는 반도체 칩을 더욱 얇게 박막화해야 하나, 이 과정에서 반도체 칩의 손상에 따른 수율 감소를 가져오는 문제점이 발생하고 있다.
본 발명의 기술적 과제는 상기 문제점을 해결하고자, 반도체 칩의 손상을 방지하며, 반도체 칩을 박막화할 수 있는 반도체 소자의 제조 방법을 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 소자의 제조 방법을 제공한다. 본 발명에 따른 반도체 소자의 제조 방법은, 복수의 반도체 칩을 포함하는 반도체 기판을 준비하는 단계; 상기 반도체 기판을 접착 지지 필름을 이용하여 지지 기판에 부착하는 단계; 상기 반도체 기판의 가장자리 영역을 제거하되, 상기 반도체 기판의 가장자리 영역과 상기 지지 기판 사이의 상기 접착 지지 필름의 일부분을 함께 제거하는 트리밍 단계; 및 상기 반도체 기판을 연마하여 상기 반도체 기판을 박막화하는 단계;를 포함한다.
상기 접착 지지 필름은, 베이스 필름 및 상기 베이스 필름의 양면에 부착된 제1 접착층 및 제2 접착층을 포함하며, 상기 반도체 기판은 상기 접착 지지 필름의 제1 접착층을 향하여 부착되며, 상기 트리밍 단계는, 상기 반도체 기판의 가장자리 영역과 상기 지지 기판 사이의 상기 접착 지지 필름의 상기 제1 접착층의 부분을 모두 제거할 수 있다.
상기 트리밍 단계는, 상기 반도체 기판의 가장자리 영역과 상기 지지 기판 사이의 상기 접착 지지 필름의 상기 베이스 필름의 일부분을 함께 제거할 수 있다.
상기 트리밍 단계는, 상기 반도체 기판의 가장자리 영역과 상기 지지 기판 사이의 상기 접착 지지 필름의 상기 제2 접착층 상에 상기 베이스 필름의 적어도 일부분이 잔류하도록 할 수 있다.
상기 트리밍 단계는, 블레이드 절단를 이용하여 상기 제2 접착층의 상면이 노출되지 않도록 상기 반도체 기판 가장자리 영역 및 상기 제1 접착층의 부분을 제거할 수 있다.
상기 베이스 필름의 탄성률은 상기 제1 접착층의 탄성률보다 큰 값을 가질 수 있다.
상기 제1 접착층의 두께는 상기 베이스 필름의 두께보다 큰 값을 가질 수 있다.
상기 반도체 기판은, 상기 복수의 반도체 칩 각각에 상기 반도체 기판의 활성면으로부터 내부로 연장되는 복수의 TSV(Through Silicon Via)를 포함하며, 상기 반도체 기판을 상기 지지 기판에 부착하는 단계는, 상기 반도체 기판의 활성면이 상기 지지 기판을 향하도록 상기 지지 기판에 부착할 수 있다.
상기 반도체 기판을 박막화하는 단계는, 상기 복수의 TSV가 노출되도록 상기 반도체 기판을 활성면의 반대면으로부터 연마할 수 있다.
상기 반도체 기판을 박막화하는 단계는 후에, 노출된 상기 복수의 TSV와 각각 대응되는 복수의 후면 패드를 상기 반도체 기판의 활성면의 반대면 상에 형성하는 단계; 상기 반도체 기판을 상기 지지 기판으로부터 분리하는 단계; 및 상기 반도체 기판을 상기 복수의 반도체 칩 각각으로 분리하는 다이 소잉 단계;를 포함할 수 있다.
상기 반도체 기판의 상기 가장자리 영역의 두께는 가장자리에 인접할수록 얇아질 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은, 복수의 반도체 칩이 배치되는 칩 영역과 상기 칩 영역을 둘러싸는 가장자리 영역을 가지는 반도체 기판을 준비하는 단계; 베이스 필름 및 상기 베이스 필름의 양면에 부착된 반도체 기판 접착층 및 지지 기판 접착층을 포함하는 접착 지지 필름을 이용하여 상기 반도체 기판을 지지 기판에 부착하는 단계; 상기 반도체 기판의 가장자리 영역 및 상기 반도체 기판의 가장자리 영역 아래에 있는 상기 반도체 기판 접착층의 부분을 제거하여, 상기 베이스 필름을 노출시키는 트리밍 단계; 및 상기 반도체 기판을 연마하여 상기 반도체 기판을 박막화하는 단계;를 포함한다.
상기 트리밍 단계는, 상기 베이스 필름을 식각 정지막으로 사용하여 상기 반도체 기판의 가장자리 영역 및 상기 반도체 기판 접착층의 부분을 제거할 수 있다.
상기 지지 기판의 면적은 상기 반도체 기판의 면적보다 클 수 있다.
상기 지지 기판의 면적은 상기 반도체 기판의 면적과 실질적으로 동일하며, 상기 반도체 기판의 상기 가장자리 영역의 두께 및 상기 반도체 기판의 상기 가장자리 영역에 대응하는 상기 지지 기판의 가장자리 영역의 두께는 각각 가장자리에 인접할수록 얇아질 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은, 반도체 기판을 박막화하는 그라인딩 공정을 하는 동안, 반도체 기판에 가해지는 압력 등에 의하여 반도체 기판에 휨이 발생하지 않기 때문에, 반도체 기판에 손상이 발생하지 않으므로 수율 감소를 방지할 수 있다.
또한 상대적으로 반도체 기판을 더욱 얇게 박막화할 수 있어, TSV의 피치를 감소시킬 수 있으며, 이에 따라 와이드 I/O(Wide I/O)의 구현이 가능할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 기판을 나타내는 평면도이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 기판을 나타내는 단면도이다.
도 3은 본 발명의 일 실시 예에 따른 지지 기판 및 접착 지지 필름을 준비하는 단계를 나타내는 단면도이다.
도 4는 본 발명의 일 실시 예에 따른 접착 지지 필름을 지지 기판에 부착하는 단계는 나타내는 단면도이다.
도 5는 본 발명의 일 실시 예에 따른 접착 지지 필름을 이용하여 반도체 기판을 지지 기판에 부착하는 단계를 나타내는 단면도이다.
도 6은 본 발명의 일 실시 예에 따른 반도체 기판을 트리밍하는 단계를 나타내는 단면도이다.
도 7은 본 발명의 일 실시 예에 따른 반도체 기판을 연마하여 상기 반도체 기판을 박막화하는 단계를 나타내는 단면도이다.
도 8은 본 발명의 일 실시 예에 따른 반도체 기판에 후면 패드를 형성하는 단계를 나타내는 단면도이다.
도 9는 본 발명의 일 실시 예에 변형에 따른 반도체 기판을 트리밍하는 단계를 나타내는 단면도이다.
도 10은 본 발명의 일 실시 예의 다른 변형에 따른 접착 지지 필름을 이용하여 반도체 기판을 지지 기판에 부착하는 단계를 나타내는 단면도이다.
도 11은 본 발명의 일 실시 예의 다른 변형에 따른 반도체 기판을 트리밍하는 단계를 나타내는 단면도이다.
도 12는 본 발명의 일 실시 예에 따른 반도체 칩들을 나타내는 단면도이다.
도 13은 본 발명의 일 실시 예에 따른 반도체 소자를 포함하는 적층 반도체 패키지의 일 양상을 나타내는 단면도이다.
도 14는 본 발명의 일 실시 예에 따른 반도체 소자를 포함하는 적층 반도체 패키지의 다른 양상을 나타내는 단면도들이다.
도 15는 본 발명의 일 실시 예에 따른 반도체 소자를 포함하는 메모리 모듈을 나타내는 평면도이다.
도 16은 본 발명의 일 실시 예에 따른 반도체 소자를 포함하는 시스템을 나타내는 구성도이다.
도 17은 본 발명의 일 실시 예에 따른 적층 반도체 패키지의 구성을 개략적으로 나타내는 도면이다.
도 18은 본 발명의 일 실시 예에 따른 반도체 소자를 포함하는 메모리 카드를 나타내는 구성도이다.
도 19는 본 발명의 일 실시 예에 따른 반도체 소자를 포함하는 전자 시스템을 나타내는 도면이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시 예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기를 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "∼사이에"와 "직접 ∼사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 기판을 나타내는 평면도이다.
도 1을 참조하면, 반도체 기판(10)은 복수의 반도체 칩(100)을 포함한다.
반도체 기판(10)은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 반도체 기판(10)은 게르마늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 또는 반도체 기판(10)은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 반도체 기판(10)은 BOX 층(buried oxide layer)을 포함할 수 있다. 반도체 기판(10)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 반도체 기판(10)은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
반도체 기판(10)은 형성 방법적인 측면에서 실리콘 단결정 웨이퍼와 같은 단결정 웨이퍼로 형성될 수 있다. 그러나 반도체 기판(10)은 단결정 웨이퍼에 한정되지 않고, 에피택셜(Epitaxial) 웨이퍼, 폴리시드(polished) 웨이퍼, 열처리된(Annealed) 웨이퍼, SOI(Silicon On Insulator) 웨이퍼 등 다양한 웨이퍼들이 이용될 수 있다. 여기서, 에피택셜 웨이퍼는 단결정 실리콘 기판 상에 결정성 물질을 성장시킨 웨이퍼를 말한다. 반도체 기판(10)은 예를 들면, 300㎜의 직경을 가지는 웨이퍼일 수 있으나, 이에 한정되지 않는다.
반도체 기판(10)은 복수의 반도체 칩(100)이 배치되는 칩 영역(CR)과 칩 영역(CR)을 둘러싸는 가장자리 영역(ER)을 가질 수 있다. 칩 영역(CR)은 반도체 기판(10)의 가장자리(edge)로부터 이격되어 내측에 존재하며 일정한 두께를 가지는 영역으로, 반도체 제조 공정이 완료되어 반도체 기판(10)으로부터 분리된 반도체 칩(100)이 실제로 작동 가능한 반도체 소자로서 기능할 수 있는 반도체 기판(10)의 부분을 의미한다. 가장자리 영역(ER)은 반도체 기판(10)의 가장자리에 인접하는 영역으로, 베벨 영역 또는 핸들링 영역이라고도 불리우며, 실제로 작동 가능한 반도체 소자로서 반도체 칩(100)을 형성하는데에 기여하지 못하는 부분을 의미한다.
반도체 칩(100)은 다양한 종류의 복수의 개별 소자(individual devices)를 포함할 수 있다. 상기 복수의 개별 소자 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 반도체 기판(10)의 상기 도전 영역에 전기적으로 연결될 수 있다. 반도체 칩(100)은 상기 복수의 개별 소자 중 적어도 2개, 또는 상기 복수의 개별 소자와 반도체 기판(10)의 상기 도전 영역을 전기적으로 연결하는 도전성 배선 또는 도전성 플러그를 더 포함할 수 있다. 또한, 상기 복수의 개별 소자는 각각 절연막들에 의하여 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
반도체 칩(100)은 반도체 기판(10)으로부터 분리되어 반도체 소자로 기능할 수 있으며, 본 명세서에서 반도체 칩(100)은 형상적인 측면에서 호칭되고, 반도체 소자는 기능적인 측면에서 호칭되나 서로 혼용되어 사용될 수 있다.
도 2는 본 발명의 일 실시 예에 따른 반도체 기판을 나타내는 단면도이다. 구체적으로, 도 2는 도 1의 A-A'를 따라서 절단한 단면도이다.
도 1 및 도 2를 함께 참조하면, 반도체 기판(10)은 복수의 반도체 칩(100)이 배치되는 칩 영역(CR)과 칩 영역(CR)을 둘러싸는 가장자리 영역(ER)으로 이루어질 수 있다. 칩 영역(CR) 중 가장자리 영역(ER)에 인접하는 부분들은 반도체 칩(100)의 배치에 따라서, 반도체 칩(100)의 일부분이거나, 반도체 칩(100) 이외의 더미 공간일 수도 있다. 즉, 칩 영역(CR)은 반도체 칩(100)의 크기, 형상 및 배치에 따라서 반도체 칩(100)으로 사용될 수도 있고, 반도체 칩(100)으로 사용되지 않을 수도 있다.
가장자리 영역(ER)은 가장자리에 인접할수록 두께가 얇아질 수 있다. 가장자리 영역(ER) 중 가장자리에 인접하는 부분의 두께는, 가장자리에 인접할수록 칩 영역(CR)의 두께보다 얇아질 수 있다. 가장자리 영역(ER)은 베벨 영역이라 호칭될 수도 있다. 또한 가장자리 영역(ER)에서 가장자리에 인접할수록 두께가 얇아짐으로 발생하는 단차(difference in level)를 베벨 단차라 호칭할 수 있다.
반도체 칩(100)은 활성면(12)에 상기 복수의 개별 소자가 형성되는 소자 영역(110)을 포함한다. 복수의 반도체 칩(100)은 각각 활성면(12)으로부터 반도체 기판(10)의 내부로 연장되는 복수의 TSV(120, Through Silicon Via)를 포함할 수 있다. TSV(120)는 현 단계에서는 활성면(12)에 반대되는 비활성면(14)에 노출되지 않으나, 후속 공정을 통하여 반도체 칩(100)을 관통하는 관통 전극이 될 수 있다. 활성면(12) 및 비활성면(14)은 반도체 기판(10)의 활성면(12) 및 비활성면(14)이고, 또한 반도체 기판(10)에 포함되는 반도체 칩(100)의 활성면(12) 및 비활성면(14)일 수도 있다.
TSV(120) 배선 금속층(미도시) 및 이를 둘러싸는 장벽 금속층(미도시)을 포함할 수 있다. 상기 배선 금속층은 Cu 또는 W을 포함할 수 있다. 예를 들면, 상기 배선 금속층은 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, W, 또는 W 합금으로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 예컨대, 상기 배선 금속층은 Al, Au, Be, Bi, Co, Cu, Hf, In, Mn, Mo, Ni, Pb, Pd, Pt, Rh, Re, Ru, Ta, Te, Ti, W, Zn, Zr 중의 하나 또는 그 이상을 포함할 수 있고, 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 상기 장벽 금속층은 W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있고 단일층 또는 다중층으로 이루어질 수 있다. 그러나 TSV(120)의 재질이 상기의 물질에 한정되는 것은 아니다. 상기 장벽 금속층 및 배선 금속층은 PVD(physical vapor deposition) 공정 또는 CVD(chemical vapor deposition) 공정에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다. TSV(120)와 반도체 기판(10) 사이에는 스페이서 절연층(미도시)이 개재될 수 있다. 상기 스페이서 절연층은 소자 영역(110)과 TSV(120)가 직접 접촉되는 것을 막아줄 수 있다. 상기 스페이서 절연층은 산화막, 질화막, 탄화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 스페이서 절연층을 형성하기 위하여 CVD 공정을 이용할 수 있다. 상기 스페이서 절연층은 저압 CVD(sub-atmospheric CVD) 공정에 의해 형성된 O3/TEOS(ozone/tetra-ethyl ortho-silicate) 기반의 HARP(high aspect ratio process) 산화막으로 이루어질 수 있다.
TSV(120)는 활성면(12)으로부터 반도체 기판(10) 내부로 연장되는 비아-라스트(Via-last) 구조인 것으로 도시되었으나, 이에 한정되지 않으며, 비아-퍼스트(Via-first), 비아-미들(Via-middle) 또는 비아-라스트 구조 중 어느 하나로 형성될 수 있음은 물론이다. 비아-퍼스트, 비아-미들, 또는 비아-라스트 구조 및 제조 방법에 대해서는 Springer에서 2011년 출간된 Three Dimensional System Integration, CRC Press에서 2012년 출간된 3D Integration for VLSI Systems, Springer에서 2013년 출간된 Designing TSVs for 3D Integrated Circuits 등의 도서를 비롯한 다수의 문헌에 개시된 바, 자세한 설명은 생략하도록 한다.
반도체 칩(100)의 활성면(12) 상에는 복수의 TSV(120)와 각각 대응되는 복수의 전면 패드(132)가 형성될 수 있다. 또한 전면 패드(132) 상에는 연결 범프(142)가 형성될 수 있다. 전면 패드(132) 상에는 UBM(Under Bump Metal)이 형성될 수 있다.
전면 패드(132)는 알루미늄(Al)이나 구리(Cu) 등으로 형성될 수 있고, 펄스 도금이나 직류 도금 방법을 통해 형성될 수 있다. 그러나 전면 패드(132)가 상기 재질이나 방법에 한정되는 것은 아니다.
연결 범프(142)는 전면 패드(132) 상에 형성될 수 있다. 연결 범프(142)는 도전성 재질 예컨대, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Tin), 금(Au), 솔더(solder) 등으로 형성될 수 있다. 그러나 연결 범프(142)의 재질이 그에 한정되는 것은 아니다. 연결 범프(142)는 다중층 또는 단일층으로 형성될 수 있다. 예컨대, 다중층으로 형성되는 경우에 연결 범프(142)는 구리 필러(pillar) 및 솔더를 포함할 수 있고, 단일층으로 형성되는 경우에 연결 범프(142)는 주석-은 솔더나 구리로 형성될 수 있다.
이하에서 나타내는 단면도는, 특별히 언급하지 않는 한, 도 2에 보인 반도체 기판(10)의 단면도에 대응되는 부분을 나타낸다.
도 3 내지 도 8은 본 발명의 일 실시 예에 따른 반도체 소자를 제조하는 방법을 단계적으로 나타내는 단면도들이다.
도 3은 본 발명의 일 실시 예에 따른 지지 기판 및 접착 지지 필름을 준비하는 단계를 나타내는 단면도이다.
도 3을 참조하면, 지지 기판(20) 및 접착 지지 필름(40)을 준비한다.
지지 기판(20)은 도 1 및 도 2에 보인 반도체 기판(10)과 실질적으로 같은 크기(면적)를 가지거나, 반도체 기판(10)보다 큰 크기(면적)를 가질 수 있다. 지지 기판(20)은 예를 들면, 반도체 웨이퍼 또는 유리 기판일 수 있다.
지지 기판(20)은 가장자리에 인접할수록 두께가 얇아질 수 있다. 지지 기판(20)의 두께의 변화는 도 2에서 보인 반도체 기판(10)의 가장자리 영역(ER)과 동일하거나 유사한 바, 자세한 설명은 생략하도록 한다.
접착 지지 필름(40)은 베이스 필름(46) 및 베이스 필름(46)의 양면에 부착된 제1 접착층(42) 및 제2 접착층(44)을 포함한다. 베이스 필름(46)은 씨-스테이지(C-stage) 상태로 형성할 수 있다. 제1 접착층(42) 및 제2 접착층(44)은 비-스테이지(B-stage) 상태로 형성할 수 있다. 여기서 비-스테이지 상태란 열경화성 수지의 초기 반응 단계인 에이-스테이지(A-stage) 상태에서 솔벤트는 제거되었지만, 경화는 진행되지 않은 상태로, 용융하지 않고, 용제에 팽윤하지만, 용해하지 않는 상태를 말한다. 따라서 일반적으로 열처리를 통하여 에이-스테이지 상태에서 비-스테이지 상태를 만들게 된다. 비-스테이지 상태는 접착성을 가질 수 있다. 씨-스테이지(C-stage) 상태는 완전 경화가 된 상태를 의미한다.
베이스 필름(46)은 예를 들면, 폴리에틸렌 테레프탈레이트(PET) 또는 폴리에틸렌-2,6-나프탈렌디카르복실레이트(PEN)와 같은 폴리에틸렌계 필름이거나 폴리올리핀계 필름일 수 있다. 베이스 필름(46)은 폴리에틸렌계 필름 또는 폴리올리핀계 필름에 실리콘(silicone) 또는 테프론(teflon)을 코딩하여 형성할 수 있다.
제1 접착층(42)과 제2 접착층(44)은 동일한 물질로 이루어질 수 있다. 제1 접착층(42) 및 제2 접착층(44)은 예를 들면, 아크릴계 고분자 수지, 에폭시 수지 또는 이들의 혼합으로 이루어질 수 있다.
제1 접착층(42)은 도 2에서 보인 전면 패드(132)와 연결 범프(142)를 감쌀 수 있도록 상대적으로 두껍게 형성될 수 있다. 제1 접착층(42)의 두께인 제1 두께(t1)는 제2 접착층(44)의 두께인 제2 두께(t2)보다 큰 값을 가질 수 있다. 제1 접착층(42)의 두께인 제1 두께(t1)는 베이스 필름(46)의 두께인 제3 두께(t3)보다 큰 값을 가질 수 있다. 예를 들면, 전면 패드(132) 및 연결 범프(142)의 높이가 수십㎛인 경우, 제1 두께(t1)는 100㎛ 이상의 값을 가질 수 있다. 제2 두께(t2) 또는 제3 두께(t3)는 예를 들면, 수십㎛의 값을 가질 수 있다.
베이스 필름(46)의 탄성률은 제1 접착층(42) 및 제2 접착층(44)의 탄성률보다 큰 값을 가질 수 있다. 제1 접착층(42) 및 제2 접착층(44)은 수십 MPa 이하, 예컨대 수~수십 MPa의 모듈러스(Young's modulus)를 가질 수 있다. 베이스 필름(46)는 수 GPa 이상, 예컨대 수~수십 GPa의 모듈러스를 가질 수 있다.
후술하겠으나, 제1 접착층(42)은 도 1 및 도 2에 보인 반도체 기판(10)과 접착할 수 있고, 제2 접착층(44)은 지지 기판(20)과 접착할 수 있다. 따라서 제1 접착층(42)과 제2 접착층(44)은 각각 반도체 기판 접착층(42) 및 지지 기판 접착층(44)이라 병용할 수 있다.
도 4는 본 발명의 일 실시 예에 따른 접착 지지 필름을 지지 기판에 부착하는 단계는 나타내는 단면도이다.
도 4를 참조하면, 지지 기판(20)에 접착 지지 필름(40)을 부착한다. 접착 지지 필름(40)은 제2 접착층(44)이 지지 기판(20)를 향하도록, 지지 기판(20)에 부착될 수 있다.
접착 지지 필름(40)은 지지 기판(20)의 상면을 모두 덮도록 지지 기판(20) 상에 부착될 수 있다. 가장자리에 인접할수록 지지 기판(20)의 두께가 얇아지면서 발생하는 단차를 따라서, 접착 지지 필름(40)의 상면, 즉 제1 접착층(42)의 상면에도 단차가 발생할 수 있다.
도 5는 본 발명의 일 실시 예에 따른 접착 지지 필름을 이용하여 반도체 기판을 지지 기판에 부착하는 단계를 나타내는 단면도이다.
도 5를 참조하면, 접착 지지 필름(40)을 이용하여 반도체 기판(10)을 지지 기판(20)에 부착한다. 반도체 기판(10)은 접착 지지 필름(40)의 제1 접착층(42)을 향하에 부착될 수 있다. 반도체 기판(10)은 활성면(12)이 지지 기판(20)을 향하도록, 지지 기판(20)에 부착될 수 있다.
반도체 칩(100)의 활성면(12) 상에 형성된 전면 패드(132) 및 연결 범프(142)는 제1 접착층(42)에 의하여 감싸질 수 있으며, 이에 따라, 반도체 기판(100)의 활성면(12) 중 전면 패드(132)와 연결 범프(142)가 형성되지 않은 부분은 제1 접착층(42)과 접할 수 있다.
반도체 기판(10)의 가장자리 영역(ER)에 존재하는 단차와 접착 지지 필름(40)의 상면에 존재하는 단차에 의하여, 반도체 기판(10)의 가장 자리 영역(BR)에 대응하는, 반도체 기판(10)과 접착 지지 필름(40) 사이에는 공간(V1)이 형성될 수 있다.
즉, 지지 기판(20)의 면적이 반도체 기판(10)의 면적과 실질적으로 동일하며, 반도체 기판(10)의 가장자리 영역(ER)의 두께와 반도체 기판(10)의 가장자리 영역(ER)에 대응하는 지지 기판(20)의 가장자리 영역의 두께가 각각 가장자리에 인접할수록 얇아지는 경우, 반도체 기판(10)의 가장자리 영역(ER)에 존재하는 단차와, 지지 기판(20)의 가장자리 영역에 존재하는 단차에 의한 접착 지지 필름(40)의 상면에 존재하는 단차에 의하여, 반도체 기판(10)의 가장 자리 영역(BR)에 대응하는 반도체 기판(10)과 접착 지지 필름(40) 사이에는 공간(V1)이 형성될 수 있다.
이러한 반도체 기판(10)과 접착 지지 필름(40) 사이의 공간(V1)이 존재하는 경우, 후술하는 반도체 기판(10)을 연마하는 과정 또는 반도체 기판(10)에 후면 패드 등을 형성하는 과정 등에서 반도체 기판(10)의 가장자리에 인접하는 부분에 휨이 발생할 수 있으며, 이에 따라 반도체 기판(10)의 가장자리에 크랙이 발생할 수 있다. 이와 같이 반도체 기판(10)의 가장자리에 크랙이 발생하는 경우, 크랙으로 인하여 반도체 기판(10)의 가장자리에 인접하는 반도체 칩(100) 또는 반도체 기판(10) 전체에 손상이 발생할 수 있어, 수율 감소를 가져올 수 있다.
도 6은 본 발명의 일 실시 예에 따른 반도체 기판을 트리밍하는 단계를 나타내는 단면도이다.
도 6을 참조하면, 반도체 기판(10)의 가장자리 영역(ER)을 제거하는 트리밍 공정을 진행한다. 반도체 기판(10)의 가장자리 영역(ER)을 제거할 때, 반도체 기판(10)의 가장자리 영역(ER)과 지지 기판(20) 사이의 접착 지지 필름(40)의 일부분을 함께 제거되어, 반도체 기판(10)의 가장자리를 따라서 제거 공간(R1)이 형성될 수 있다. 이에 따라 도 5에 보인 반도체 기판(10)와 접착 지지 필름(40) 사이의 공간(V1)을 제거할 수 있다.
반도체 기판(10)의 가장자리 영역(ER)을 제거하는 트리밍 공정은 식각 공정 또는 블레이드 절단(blade saw) 방법을 이용하여 수행될 수 있다. 트리밍 공정은 베이스 필름(46)을 식각 정지막으로 사용하여, 베이스 필름(46)이 노출될 때까지 수행될 수 있다. 트리밍 공정에 의하여, 반도체 기판(10)의 가장자리 영역(ER)과 지지 기판(20) 사이의 접착 지지 필름(40)의 제2 접착층(44) 상에는 베이스 필름(46)의 적어도 일부분이 잔류할 수 있다. 따라서 반도체 기판(10)의 가장자리 영역(ER) 및 제1 접착층(42)의 부분이 제거되어도 제2 접착층(44)의 상면은 베이스 필름(46)에 의하여 덮여져서 노출되지 않을 수 있다.
도 7은 본 발명의 일 실시 예에 따른 반도체 기판을 연마하여 상기 반도체 기판을 박막화하는 단계를 나타내는 단면도이다.
도 7을 참조하면, 반도체 기판(10)을 연마하여 반도체 기판(10)을 박막화하는 그라인딩 공정, 즉 백랩(back-lap) 공정을 수행한다. 그라인딩 공정은 반도체 기판(10)의 활성면(12)의 반대면인 비활성면(14)으로부터 반도체 기판(10)을 연마하여, 반도체 칩(100)의 TSV(120)가 노출되도록 할 수 있다. 반도체 기판(10)은 수백㎛ 이상의 두께를 가지고 있다가, 그라인딩 공정에 의하여 100㎛ 내외 또는 그 이하인 수십㎛의 두께를 가지도록 박막화될 수 있다. 지지 기판(20)은 반도체 기판(10)을 연마하여 박막화하는 동안에 반도체 기판(10)을 지탱할 수 있다. 그라인딩 공정은 예를 들면, 화학적 기계적 연마(CMP, Chemical Mechanical Polishing) 공정, 에치백 공정 또는 이들의 조합에 의하여 수행될 수 있다.
도 5에 보인 것과 같이, 반도체 기판(10)과 접착 지지 필름(40) 사이에는 공간(V1)이 잔류하는 경우, 그라인딩 공정을 하는 동안 반도체 기판(10)에 가해지는 압력 등에 의하여 반도체 기판(10)에 휨과 그로 인한 크랙이 발생할 수 있다. 그러나, 도 6에 보인 것과 같이, 트리밍 공정에 의하여 반도체 기판(10)과 접착 지지 필름(40) 사이의 공간(V1)을 없애는 경우, 그라인딩 공정을 하는 동안 반도체 기판(10)에 가해지는 압력 등에 의하여도 반도체 기판(10)에 휨이 발생하지 않기 때문에, 반도체 칩(100) 또는 반도체 기판(10)에 손상이 발생하지 않으므로 수율 감소를 방지할 수 있다.
또한 상대적으로 반도체 기판(10)을 더욱 얇게 박막화할 수 있어, TSV(120)의 피치를 감소시킬 수 있으며, 이에 따라 와이드 I/O(Wide I/O)의 구현이 가능할 수 있다.
도 8은 본 발명의 일 실시 예에 따른 반도체 기판에 후면 패드를 형성하는 단계를 나타내는 단면도이다.
도 8을 참조하면, 반도체 기판(10)의 비활성면(14)을 덮되 TSV(120)를 노출시키는 후면 보호층(150)을 형성한다. 후면 보호층(150)은 예를 들면, 스핀 코팅 공정 또는 스프레이 공정에 의해 형성될 수 있다. 후면 보호층(150)은 예를 들면, 폴리머로 이루어질 수 있다. 후면 보호층(150)은 반도체 기판(10)의 비활성면(14)과 TSV(120)의 노출 부분을 완전히 덮는 폴리머막을 형성한 후, 상기 폴리머막을 일부 에치백하여 TSV(120)을 노출시키도록 하여 형성할 수 있다.
후면 보호층(150)을 형성한 후, TSV(120)와 전기적으로 연결되는 후면 패드(134)를 반도체 칩(100)의 비활성면(14) 상에 형성할 수 있다. 후면 패드(134)는 후면 보호층(150)을 형성한 후 형성할 수도 있으나, 후면 패드(134)를 먼저 형성한 후, TSV(120)를 노출시키는 대신에 후면 패드(134)를 노출시키는 후면 보호층(150)을 형성하는 것 또한 가능하다.
도 9는 본 발명의 일 실시 예에 변형에 따른 반도체 기판을 트리밍하는 단계를 나타내는 단면도이다. 구체적으로 도 9는 도 5 이후의 단계를 나타내는 단면도이며, 도 6에 대응되는 단계의 단면도인 바, 중복되는 설명은 생략하도록 한다.
도 9를 참조하면, 반도체 기판(10)의 가장자리 영역(ER)을 제거하는 트리밍 공정을 진행한다. 반도체 기판(10)의 가장자리 영역(ER)을 제거할 때, 반도체 기판(10)의 가장자리 영역(ER)과 지지 기판(20) 사이의 접착 지지 필름(40)의 일부분을 함께 제거되어, 반도체 기판(10)의 가장자리를 따라서 제거 공간(R1a)이 형성될 수 있다. 이에 따라 도 5에 보인 반도체 기판(10)와 접착 지지 필름(40) 사이의 공간(V1)을 제거할 수 있다.
도 6에 보인 것과 달리, 도 9에 보이는 반도체 기판(10)의 가장자리 영역(ER)을 제거하는 트리밍 공정에서는, 반도체 기판(10)의 가장자리 영역(ER) 및 그에 대응되는 제1 접착층(42)의 부분을 제거하되, 베이스 필름(46)은 모두 잔류할 수 있다.
반도체 기판(10)의 가장자리 영역(ER)을 제거하는 트리밍 공정은 식각 공정 또는 블레이드 절단(blade saw) 방법을 이용하여 수행될 수 있다. 예를 들면, 반도체 기판(10)의 가장자리 영역(ER)과 그 하부의 제1 접착층(42)의 일부분을 블레이드 절단 방법에 의하여 제거한 후, 식각 공정을 통하여 베이스 필름(46)이 노출될 때까지 제1 접착층(42)을 제거하여 베이스 필름(46)이 모두 잔류하도록 할 수 있다. 이를 통하여 제2 접착층(46)의 상면이 노출되는 것을 방지할 수 있다.
이후에 도 7 및 도 8에 보인 것과 같이 반도체 기판(10)을 박막화하는 그라인딩 공정을 수행하고, 후면 보호층(150) 및 후면 패드(134)를 형성할 수 있다.
도 10 및 도 11은 본 발명의 일 실시 예의 다른 변형에 따른 반도체 소자를 제조하는 방법을 단계적으로 나타내는 단면도들이다. 구체적으로 도 10 및 도 11은 지지 기판(20a) 및 접착 지지 필름(40a)의 면적이 도 5 및 도 6에 도시된 지지 기판(20) 및 접착 지지 필름(40)의 면적보다 큰 것을 제외하고는 동일한 바, 중복되는 설명은 생략될 수 있다.
도 10은 본 발명의 일 실시 예의 다른 변형에 따른 접착 지지 필름을 이용하여 반도체 기판을 지지 기판에 부착하는 단계를 나타내는 단면도이다.
도 10을 참조하면, 접착 지지 필름(40a)을 이용하여 반도체 기판(10)을 지지 기판(20a)에 부착한다. 반도체 기판(10)은 접착 지지 필름(40a)의 제1 접착층(42a)을 향하에 부착될 수 있다.
지지 기판(20a)의 면적 및 접착 지지 필름(40a)의 면적은 반도체 기판(10)의 면적보다 큰 값을 가질 수 있다. 따라서, 반도체 기판(10)은 접착 지지 필름(40a)의 상면 중 단차가 존재하지 않는 부분 상에 부착될 수 있다. 따라서 반도체 기판(10)의 가장 자리 영역(BR)에 대응하는 반도체 기판(10)과 접착 지지 필름(40a) 사이에는 형성되는 공간(V2)이 도 5에서 보인 반도체 기판(10)과 접착 지지 필름(40) 사이에 형성되는 공간(V1)보다 작을 수 있다.
도 11은 본 발명의 일 실시 예의 다른 변형에 따른 반도체 기판을 트리밍하는 단계를 나타내는 단면도이다.
도 11을 참조하면, 반도체 기판(10)의 가장자리 영역(ER)을 제거하는 트리밍 공정을 진행한다. 반도체 기판(10)의 가장자리 영역(ER)을 제거할 때, 반도체 기판(10)의 가장자리 영역(ER)과 지지 기판(20) 사이의 접착 지지 필름(40)의 일부분을 함께 제거되어, 반도체 기판(10)의 가장자리를 따라서 제거 공간(R2)이 형성될 수 있다. 이에 따라 도 10에 보인 반도체 기판(10)와 접착 지지 필름(40) 사이의 공간(V2)을 제거할 수 있다.
트리밍 공정에 의하여 베이스 필름(46a)의 일부분도 함께 제거될 수 있으나, 제2 접착층(44a)의 상면은 베이스 필름(46a)에 의하여 덮여져서 노출되지 않을 수 있다.
또한 별도로 도시하지는 않았으나, 도 9에 보인 것과 마찬가지로, 반도체 기판(10)의 가장자리 영역(ER) 및 그에 대응되는 제1 접착층(42a)의 부분을 제거하되, 베이스 필름(46)은 모두 잔류할 수 있도록 트리밍 공정을 수행할 수도 있다.
이후에 도 7 및 도 8에 보인 것과 같이 반도체 기판(10)을 박막화하는 그라인딩 공정을 수행하고, 후면 보호층(150) 및 후면 패드(134)를 형성할 수 있다.
도 12는 본 발명의 일 실시 예에 따른 반도체 칩들을 나타내는 단면도이다. 구체적으로 도 12에 보인 반도체 칩(100)은 도 3 내지 도 8, 도 9, 그리고 도 10 및 도 11에서 설명한 제조 방법들 각각에 의하여 형성될 수 있는 바, 함께 설명하도록 한다.
도 8 및 도 12를 함께 참조하면, 반도체 기판(10)의 비활성면(14)에 후면 보호층(150) 및 후면 패드(134)를 형성한 후, 반도체 기판(10)을 지지 기판(20)으로부터 분리한다. 이후, 반도체 기판(10)에 포함되는 복수의 반도체 칩(100)을 각각 분리하는 다이 소잉(die sawing) 공정을 수행한다.
다이 소잉 공정을 수행하기 위하여 반도체 기판(10)을 다이싱 필름(미도시)에 부착한 후, 복수의 반도체 칩(100) 사이를 레이저 절단(laser saw), 레이저 스텔스 절단(laser stealth saw), 또는 블레이드 절단(blade saw)에 의하여 부분적으로 절단하거나 완전히 절단할 수 있다. 이후, 상기 다이싱 필름을 신장(伸張)시켜, 반도체 칩(100)을 서로 분리할 수 있다.
또는 다이 소잉 공정을 수행하기 위하여 반도체 기판(10)을 접착 지지 필름(40)과 함께 지지 기판(20)으로부터 분리한 후, 접착 지지 필름(40)을 다이싱 필름으로 사용하여, 반도체 칩(100)을 서로 분리할 수 있다.
도 13 및 도 14는 본 발명의 일 실시 예에 따른 반도체 소자를 포함하는 적층 반도체 패키지를 나타내는 단면도들이다.
도 13은 본 발명의 일 실시 예에 따른 반도체 소자를 포함하는 적층 반도체 패키지의 일 양상을 나타내는 단면도이다.
도 13을 참조하면, 적층 반도체 패키지(1)는 패키지 베이스 기판(50) 상에 적층되며, 패키지 베이스 기판(50)과 전기적으로 연결되는 복수의 반도체 칩(100, 100a)을 포함한다. 패키지 베이스 기판(50) 상에는 복수의 반도체 칩(100, 100a)을 포함하는 몰딩층(500)이 형성될 수 있다. 몰드층(500)은 예를 들면, EMC(Epoxy Mold Compound)로 이루어질 수 있다.
몰딩층(500)은 패키지 베이스 기판(50)의 상면을 모두 덮을 수 있으나, 이에 한정되지 않으며, 패키지 베이스 기판(50)의 상면의 일부분을 노출시킬 수도 있다. 몰딩층(500)은 최상측의 반도체 칩(100a)의 상면을 덮을 수 있으나, 이에 한정되지 않는다. 몰딩층(500)은 최상측의 반도체 칩(100a)의 측면은 감싸고, 최상측의 반도체 칩(100a)의 상면은 노출시킬 수 있다. 최상측의 반도체 칩(100a)의 상면이 몰딩층(500)에 의하여 노출되는 경우, 최상측의 반도체 칩(100a)의 상면은 적층 반도체 패키지(1) 내에서 발생되는 열이 방출되는 경로로 사용될 수 있으며, 선택적으로 최상측의 반도체 칩(100a)의 상면 상에는 히트 싱크(미도시)가 부착될 수 있다.
복수의 반도체 칩(100, 100a)은 소자 영역(110)이 패키지 베이스 기판(50)을 향하도록, 적층될 수 있다. 복수의 반도체 칩(100, 100a) 중 최상측의 반도체 칩(100a)은 TSV를 포함하지 않는 것으로 도시되었으나, 이에 한정되지 않는다. 복수의 반도체 칩(100, 100a)은 전부 또는 최상측의 반도체 칩(100a)을 제외한 전부는 TSV(120)를 포함하여, 그 상측의 반도체 칩과 전기적으로 연결될 수 있다.
복수의 반도체 칩(100, 100a)은 각각 실질적으로 동일한 면적을 가지는 동종의 반도체 소자일 수 있다. 예를 들면, 복수의 반도체 칩(100, 100a)은 DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(ResistiveRandom Access Memory)과 같은 비휘발성 메모리 반도체 칩일 수 있다.
패키지 베이스 기판(50)은 예를 들면, 인쇄회로기판, 세라믹 기판 또는 리드 프레임일 수 있다. 패키지 베이스 기판(50)이 인쇄회로기판인 경우, 패키지 베이스 기판(50)은 기판 베이스(52), 그리고 상면 및 하면에 각각 형성된 상면 패드(54) 및 하면 패드(56)를 포함할 수 있다. 상면 패드(54) 및 하면 패드(56)는 각각 기판 베이스(52)의 상면 및 하면을 덮는 솔더레지스트층(미도시)에 의하여 노출될 수 있다.
기판 베이스(52)는 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 기판 베이스(52)는 FR4, 사관능성 에폭시(Tetrafunctional epoxy), 폴레페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
상면 패드(54) 및 하면 패드(56)는 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)로 이루어질 수 있다. 기판 베이스(52) 내에는 상면 패드(54)와 하면 패드(56)를 전기적으로 연결되는 내부 배선(미도시)이 형성될 수 있다. 상면 패드(54) 및 하면 패드(56)는 기판 베이스(52)의 상면 및 하면에 동박(Cu foil)을 입힌 후 패터닝된 회로 배선 중 각각 솔더레지스트층(미도시)에 의하여 노출된 부분일 수 있다. 패키지 베이스 기판(50)의 하면에 형성된 하면 패드(56) 상에는 외부 연결 단자(58)가 부착될 수 있다. 외부 연결 단자(58)는 예를 들면, 솔더볼, 범프 등일 수 있다. 외부 연결 단자(58)는 반도체 패키지(1)와 외부 장치 사이를 전기적으로 연결할 수 있다.
도 14는 본 발명의 일 실시 예에 따른 반도체 소자를 포함하는 적층 반도체 패키지의 다른 양상을 나타내는 단면도이다. 도 14에 대한 설명 중 도 13과 중복되는 설명은 생략하도록 한다.
도 14를 참조하면, 적층 반도체 패키지(1)는 패키지 베이스 기판(50) 상에 적층되며 반도체 칩(100) 및 TSV(120)를 통하여 패키지 베이스 기판(50)과 전기적으로 연결되며, 반도체 칩(100) 상에 적층되는 상부 반도체 칩(200)을 포함한다. 반도체 칩(100)과 상부 반도체 칩(200)은 이종의 반도체 칩일 수 있으며, 면적이 서로 다를 수 있다. 반도체 칩(100)은 예를 들면, 휘발성 또는 비휘발성 메모리 반도체 칩, 시스템 LSI 또는 시스템 온 칩(SoC)일 수 있다. 상부 반도체 칩(200)은 예를 들면, 휘발성 또는 비휘발성 메모리 반도체 칩일 수 있다.
도 15는 본 발명의 일 실시 예에 따른 반도체 소자를 포함하는 메모리 모듈을 나타내는 평면도이다.
도 15를 참조하면, 메모리 모듈(1100)은 모듈 기판(1110)과, 상기 모듈 기판(1110)에 부착된 복수의 반도체 칩(1120)을 포함한다.
반도체 칩(1120)은 본 발명의 일 실시 예에 따른 반도체 소자 또는 적층 반도체 패키지를 포함한다. 예를 들면, 반도체 칩(1120)은 도 12에 예시한 반도체 칩(100) 또는 도 13 및 도 14에 예시한 적층 반도체 패키지(1, 2)를 포함할 수 있다.
모듈 기판(1110)의 일측에는 마더 보드의 소켓에 끼워질 수 있는 접속부(1130)가 배치된다. 모듈 기판(1110) 상에는 세라믹 디커플링 커패시터(1140)가 배치된다. 본 발명에 의한 메모리 모듈(1100)은 도 15에 예시된 구성에만 한정되지 않고 다양한 형태로 제작될 수 있다.
도 16은 본 발명의 일 실시 예에 따른 반도체 소자를 포함하는 시스템을 나타내는 구성도이다.
도 16을 참조하면, 시스템(1200)은 제어기(1210), 입/출력 장치(1220), 기억 장치(1230), 및 인터페이스(1240)를 포함한다. 시스템(1200)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player) 또는 메모리 카드 (memory card)이다. 제어기(1210)는 시스템(1200)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서 (microprocessor), 디지털 신호 처리기 (digital signal processor), 마이크로콘트롤러 (microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 제어기(1210)는 본 발명의 일 실시 예에 따른 반도체 소자 또는 적층 반도체 패키지를 포함할 수 있다. 예를 들면, 제어기(1210)는 도 12에 예시한 반도체 칩(100) 또는 도 14에 예시한 적층 반도체 패키지(2)를 포함할 수 있다.
입/출력 장치(1220)는 시스템(1200)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1200)은 입/출력 장치(1220)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1220)는, 예를 들면 키패드 (keypad), 키보드 (keyboard), 또는 표시장치 (display)일 수 있다.
기억 장치(1230)는 제어기(1210)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(1210)에서 처리된 데이터를 저장할 수 있다. 기억 장치(1230)는 본 발명의 일 실시 예에 따른 반도체 소자 또는 적층 반도체 패키지를 포함할 수 있다. 예를 들면, 기억 장치(1230)는 도 12에 예시한 반도체 칩(100) 또는 도 13 및 도 14에 예시한 적층 반도체 패키지(1, 2)를 포함할 수 있다.
인터페이스(1240)는 시스템(1200)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1210), 입/출력 장치(1220), 기억 장치(1230), 및 인터페이스(1240)는 버스(1250)를 통해 서로 통신할 수 있다. 시스템(1200)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player, PMP), 고상 디스크 (solid state disk; SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
도 17은 본 발명의 일 실시 예에 따른 적층 반도체 패키지의 구성을 개략적으로 나타내는 도면이다.
도 17을 참조하면, 적층 반도체 패키지(1300)는 시스템 온 칩(SoC)을 포함할 수 있다. 적층 반도체 패키지(1300)는 중앙 처리 유닛(1310), 메모리(1320), 인터페이스(1330), 기능 블록(1340) 및 이를 연결하는 버스(1350)을 포함할 수 있다. 중앙 처리 유닛(1310)은 시스템 온 칩(SoC)의 동작을 제어할 수 있다. 중앙 처리 유닛(1310)은 코어(core) 및 L2 캐시(cache)를 포함할 수 있다. 예를 들어, 중앙 처리 유닛(1310)은 멀티-코어를 포함할 수 있다. 멀티-코어의 각 코어는 성능이 서로 동일하거나 상이할 수 있다. 또한 멀티-코어의 각 코어는 동시에 활성화되거나 서로 활성화되는 시점을 달리할 수 있다. 메모리(1320)는 중앙 처리 유닛(1310)의 제어에 의해 기능 블록(1340)에서 처리한 결과 등 저장할 수 있다. 예를 들어, 중앙 처리 유닛(1310)의 L2 캐시에 저장된 내용이 플러시(flush)됨에 따라 메모리(1320)에 저장될 수 있다. 인터페이스(1330)는 외부의 장치들과의 인터페이스를 수행할 수 있다. 예를 들어, 인터페이스(1330)는 카메라, LCD 및 스피커 등과의 인터페이스를 수행할 수 있다.
기능 블록(1340)은 시스템 온 칩(SoC)에 요구되는 다양한 기능들을 수행할 수 있으며, 복수개일 수 있다. 예를 들어, 적층 반도체 패키지(1300)가 모바일 장치에 사용되는 AP인 경우, 복수개의 기능 블록(1340) 중 일부는 통신 기능을 수행할 수 있다.
적층 반도체 패키지(1300)는 본 발명의 일 실시 예에 따른 반도체 소자 또는 적층 반도체 패키지를 포함한다. 예를 들면, 적층 반도체 패키지(1300)는 도 12에 예시한 반도체 칩(100) 또는 도 14에 예시한 적층 반도체 패키지(2)를 포함할 수 있다.
메모리(1120)는 본 발명의 일 실시 예에 따른 반도체 소자 또는 적층 반도체 패키지를 포함할 수 있다. 예를 들면, 메모리(1120)는 도 12에 예시한 반도체 칩(100) 또는 도 13 및 도 14에 예시한 적층 반도체 패키지(1, 2)를 포함할 수 있다.
도 18은 본 발명의 일 실시 예에 따른 반도체 소자를 포함하는 메모리 카드를 나타내는 구성도이다.
도 18을 참조하면, 메모리 카드(1400)는 기억 장치(1410) 및 메모리 제어기(1420)를 포함한다.
기억 장치(1410)는 데이터를 저장할 수 있다. 일부 실시예에서, 기억 장치(1410)는 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 갖는다. 기억 장치(1410)는 본 발명의 일 실시 예에 따른 반도체 소자 또는 적층 반도체 패키지를 포함한다. 예를 들면, 기억 장치(1410)는 도 12에 예시한 반도체 칩(100) 또는 도 13 및 도 14에 예시한 적층 반도체 패키지(1, 2)를 포함할 수 있다.
메모리 제어기(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 상기 기억 장치(1410)에 저장된 데이터를 읽거나, 기억 장치(1410)의 데이터를 저장할 수 있다.
도 19는 본 발명의 일 실시 예에 따른 반도체 소자를 포함하는 전자 시스템을 나타내는 도면이다.
도 19를 참조하면, 전자 시스템(1500)은 시스템 온 칩(SoC, 1510)이 장착될 수 있다. 전자 시스템(1500)은 예를 들면, 모바일 기기, 데스크 탑 컴퓨터 또는 서버일 수 있다. 또한, 전자 시스템(1500)은 메모리 장치(1520), 입/출력 장치(1530), 디스플레이 장치(1540)을 더 포함할 수 있으며, 이들 구성요소들은 각각 버스(1550)에 전기적으로 연결될 수 있다. 시스템 온 칩(1510)은 본 발명의 일 실시 예에 따른 반도체 소자 또는 적층 반도체 패키지를 포함한다. 예를 들면, 시스템 온 칩(1510)은 도 12에 예시한 반도체 칩(100) 또는 도 14에 예시한 적층 반도체 패키지(2)를 포함할 수 있다. 메모리 장치(1520)는 본 발명의 일 실시 예에 따른 반도체 소자 또는 적층 반도체 패키지를 포함할 수 있다. 예를 들면, 메모리 장치(1520)는 도 12에 예시한 반도체 칩(100) 또는 도 13 및 도 14에 예시한 적층 반도체 패키지(1, 2)를 포함할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1, 2 : 적층 반도체 패키지, 10 : 반도체 기판, 20 : 지지 기판, 40 : 접착 지지 필름, 42 : 제1 접착층, 44 : 제2 접착층, 46 : 베이스 필름, 50 : 패키지 베이스 기판, 100 : 반도체 칩, 110 : 소자 영역, 120 : TSV, 132 : 전면 패드, 134 : 후면 패드, 142 : 연결 범프, 150 : 후면 보호층

Claims (10)

  1. 복수의 반도체 칩을 포함하는 반도체 기판을 준비하는 단계;
    상기 반도체 기판을 접착 지지 필름을 이용하여 지지 기판에 부착하는 단계;
    상기 반도체 기판의 가장자리 영역을 제거하되, 상기 반도체 기판의 가장자리 영역과 상기 지지 기판 사이의 상기 접착 지지 필름의 일부분을 함께 제거하는 트리밍 단계; 및
    상기 반도체 기판을 연마하여 상기 반도체 기판을 박막화하는 단계;를 포함하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서,
    상기 접착 지지 필름은, 베이스 필름 및 상기 베이스 필름의 양면에 부착된 제1 접착층 및 제2 접착층을 포함하며,
    상기 반도체 기판은 상기 접착 지지 필름의 제1 접착층을 향하여 부착되며,
    상기 트리밍 단계는, 상기 반도체 기판의 가장자리 영역과 상기 지지 기판 사이의 상기 접착 지지 필름의 상기 제1 접착층의 부분을 모두 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2 항에 있어서,
    상기 트리밍 단계는,
    상기 반도체 기판의 가장자리 영역과 상기 지지 기판 사이의 상기 접착 지지 필름의 상기 베이스 필름의 일부분을 함께 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제2 항에 있어서,
    상기 트리밍 단계는,
    상기 반도체 기판의 가장자리 영역과 상기 지지 기판 사이의 상기 접착 지지 필름의 상기 제2 접착층 상에 상기 베이스 필름의 적어도 일부분이 잔류하도록 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제2 항에 있어서,
    상기 베이스 필름의 탄성률은 상기 제1 접착층의 탄성률보다 큰 값을 가지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제2 항에 있어서,
    상기 제1 접착층의 두께는 상기 베이스 필름의 두께보다 큰 값을 가지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1 항에 있어서,
    상기 반도체 기판은, 상기 복수의 반도체 칩 각각에 상기 반도체 기판의 활성면으로부터 내부로 연장되는 복수의 TSV(Through Silicon Via)를 포함하며,
    상기 반도체 기판을 상기 지지 기판에 부착하는 단계는, 상기 반도체 기판의 활성면이 상기 지지 기판을 향하도록 상기 지지 기판에 부착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제7 항에 있어서,
    상기 반도체 기판을 박막화하는 단계는,
    상기 복수의 TSV가 노출되도록 상기 반도체 기판을 활성면의 반대면으로부터 연마하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 복수의 반도체 칩이 배치되는 칩 영역과 상기 칩 영역을 둘러싸는 가장자리 영역을 가지는 반도체 기판을 준비하는 단계;
    베이스 필름 및 상기 베이스 필름의 양면에 부착된 반도체 기판 접착층 및 지지 기판 접착층을 포함하는 접착 지지 필름을 이용하여 상기 반도체 기판을 지지 기판에 부착하는 단계;
    상기 반도체 기판의 가장자리 영역 및 상기 반도체 기판의 가장자리 영역 아래에 있는 상기 반도체 기판 접착층의 부분을 제거하여, 상기 베이스 필름을 노출시키는 트리밍 단계; 및
    상기 반도체 기판을 연마하여 상기 반도체 기판을 박막화하는 단계;를 포함하는 반도체 소자의 제조 방법.
  10. 제9 항에 있어서,
    상기 트리밍 단계는, 상기 베이스 필름을 식각 정지막으로 사용하여 상기 반도체 기판의 가장자리 영역 및 상기 반도체 기판 접착층의 부분을 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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