KR20200113069A - 반도체 소자 제조 방법 - Google Patents

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KR20200113069A
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semiconductor
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adhesive layer
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KR1020190032017A
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이경학
박재용
임준수
조성일
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삼성전자주식회사
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Abstract

반도체 소자의 제조 방법이 제공된다. 본 발명의 실시예들에 따르면, 반도체 소자 제조 방법은 제1 반도체 기판의 제1 면 상에 캐리어 기판을 제공하는 것, 상기 제1 반도체 기판 및 상기 캐리어 기판 사이에 접착층이 개재되고, 상기 캐리어 기판을 상기 접착층의 일면으로부터 분리시키는 것; 및 상기 접착층의 상기 일면 상에 쏘잉 공정을 수행하는 것을 포함할 수 있다.

Description

반도체 소자 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 접착층을 사용한 반도체 소자의 제조 방법에 관한 것이다.
반도체 장치의 고집적 및 고성능 동작을 위하여, 반도체칩들을 적층시키는 방안이 제시되고 있다. 예를 들어, 하나의 반도체 패키지 안에 복수의 칩들이 실장되는 멀티 칩 패키지(Multi-Chip Package) 또는 적층된 이종 칩들이 하나의 시스템으로 동작하는 시스템 인 패키지(System-In Package) 등이 제시되고 있다. 반도체칩들은 비아를 통해 다른 반도체 소자 내지 인쇄회로기판과 전기적으로 연결될 수 있다. 그러나, 반도체 칩들을 적층시키는 과정에서 반도체 패키지의 제조 공정이 복잡해지는 이슈가 제기되었다.
본 발명이 해결하고자 하는 일 과제는 간소화 및 단순화된 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 향상된 효율의 반도체 소자 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
반도체 소자 제조 방법이 제공된다. 본 발명에 따르면, 반도체 소자 제조 방법은 제1 반도체 기판의 제1 면 상에 캐리어 기판을 제공하는 것, 상기 제1 반도체 기판 및 상기 캐리어 기판 사이에 접착층이 개재되고, 상기 캐리어 기판을 상기 접착층의 일면으로부터 분리시키는 것; 및 상기 접착층의 상기 일면 상에 쏘잉 공정을 수행하는 것을 포함할 수 있다.
본 발명에 따르면, 반도체 소자 제조 방법은 접착층이 제공된 제1 반도체 기판을 준비하는 것; 상기 접착층 상에 캐리어 기판을 제공하는 것; 상기 캐리어 기판을 제거하여, 상기 접착층을 노출시키는 것; 및 상기 노출된 접착층이 제2 반도체 기판을 향하도록, 상기 제1 반도체 기판을 상기 제2 반도체 기판 상에 배치하는 것을 포함할 수 있다.
본 발명에 따르면, 반도체 소자 제조 방법은 웨이퍼 상에 열경화성 폴리머층을 형성하는 것; 상기 열경화성 폴리머층 상에 캐리어 기판을 제공하는 것, 상기 열경화성 폴리머층 및 상기 캐리어 기판 사이에 이형층이 제공되고; 상기 이형층 및 상기 캐리어 기판을 제거하여, 상기 열경화성 폴리머층을 노출시키는 것; 및 상기 노출된 열경화성 폴리머층 상에 쏘잉 공정을 수행하여, 상기 웨이퍼를 복수의 반도체칩들로 분리시키는 것을 포함할 수 있다.
본 발명의 실시예들에 따르면, 캐리어 기판은 접착층 및 이형층을 통해 제1 기판에 부착될 수 있다. 캐리어 기판은 이형층을 접착층으로부터 분리하는 것에 의해 제거될 수 있다. 캐리어 기판 및 제1 기판과 직접 접촉하는 캐리어 글루막의 형성이 생략되어, 캐리어 글루막의 제거 공정에서 발생하는 제1 기판의 손상이 방지될 수 있다. 쏘잉 공정 및 실장 공정 후, 접착층은 다른 반도체칩 및 쏘잉된 제1 기판 사이에 개재될 수 있다. 이에 따라, 추가적인 절연 필름의 형성 공정이 생략될 수 있다. 반도체 소자의 제조 공정이 단순화 및 간소화될 수 있다.
반도체 소자의 제조 과정에서, 접착층은 기판을 안정적으로 고정하여, 기판의 손상을 방지시킬 수 있다.
도 1a, 도 1c 내지 도 1o, 및 도 1p는 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 1b는 도 1a의 Ⅰ영역을 확대 도시한 도면이다.
도 1q는 실시예에 따른 반도체 패키지를 도시한 도면이다.
도 2a 내지 도 2e는 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 2f는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 본 발명의 실시예들에 따른 반도체 소자의 제조 방법 및 반도체 패키지의 제조 방법을 설명한다.
도 1a, 도 1c 내지 도 1o, 및 도 1p는 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다. 도 1b는 도 1a의 Ⅰ영역을 확대 도시한 도면이다. 도 1q는 실시예들에 따른 반도체 패키지를 도시한 도면이다.
도 1a 및 도 1b을 참조하면, 제1 기판(1000)이 제공될 수 있다. 제1 기판(1000)은 베이스 기판(110), 제1 비아 구조체(120), 및 회로층(130)를 포함할 수 있다. 베이스 기판(110)은 반도체 기판일 수 있다. 예를 들어, 베이스 기판(110)은 실리콘, 게르마늄, 또는 실리콘-게르마늄과 같은 반도체 물질을 포함할 수 있다. 베이스 기판(110)은 웨이퍼 레벨의 기판, 즉, 반도체 웨이퍼일 수 있다. 회로층(130)이 베이스 기판(110)의 하면(110b) 상에 제공될 수 있다. 도 1b와 같이, 회로층(130)은 트렌지스터들(135), 제1 절연층(131), 제2 절연층들(132), 및 배선 구조체(136)를 포함할 수 있다. 트렌지스터들(135)은 베이스 기판(110)의 하면(110b) 상에 제공될 수 있다. 제1 절연층(131)이 베이스 기판(110)의 하면(110b) 상에 제공되어, 트렌지스터들(135)을 덮을 수 있다. 제2 절연층들(132)은 제1 절연층(131) 상에 적층될 수 있다. 제1 및 제2 절연층들(131, 132)은 실리콘 산화물, 실리콘 실리콘 질화물, 및 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다. 배선 구조체(136)는 콘택 플러그(137), 배선 패턴(138), 및 비아 패턴(139)을 포함할 수 있다. 배선 구조체(136)는 도전 물질, 예를 들어, 구리 또는 텅스텐을 포함할 수 있다. 콘택 플러그(137)가 제1 절연층(131)을 관통하며, 트렌지스터들(135)과 접속할 수 있다. 본 명세서에서 전기적으로 연결된다/접속한다는 것은 직접적인 연결/접속 또는 다른 도전 구성요소를 통한 간접적인 연결/접속을 포함한다. 배선 패턴(138)은 제1 및 제2 절연층들(131, 132) 중 인접한 두 층들 사이에 제공될 수 있다. 비아 패턴(139)은 제2 절연층들(132) 중에서 적어도 하나를 관통하며, 배선 패턴(138)과 접속할 수 있다.
제1 비아 구조체(120)가 회로층(130) 및 제1 기판(1000) 내에 제공될 수 있다. 예를 들어, 제1 비아 구조체(120)는 베이스 기판(110)의 일부 및 제1 절연층(131)을 관통할 수 있고, 상기 베이스 기판(110)의 일부는 베이스 기판(110)의 하부에 해당할 수 있다. 제1 비아 구조체(120)는 베이스 기판(110)의 상면(110a) 상에 노출되지 않을 수 있다. 제1 비아 구조체(120)는 도전 물질, 예를 들어, 구리, 티타늄, 또는 텅스텐을 포함할 수 있다. 제1 비아 구조체(120)는 배선 구조체(136)와 접속할 수 있다. 도 1a와 같이 제1 비아 구조체(120)는 복수 개로 제공될 수 있다.
제1 연결 단자들(140)이 회로층(130)의 하면 상에 제공될 수 있다. 제1 연결 단자들(140)은 솔더볼, 범프, 필라, 또는 이들의 조합을 포함할 수 있다. 제1 연결 단자들(140)은 도전 물질, 예를 들어, 주석, 납, 은, 및 이들의 합금 중에서 적어도 하나를 포함할 수 있다. 제1 연결 단자들(140)을 배선 구조체(136)를 통해 트렌지스터들(135) 또는 제1 비아 구조체들(120)과 연결될 수 있다.
제1 비아 구조체(120) 및 제1 연결 단자들(140)은 트렌지스터들(135)로 또는 트렌지스터들(135)로부터 전기적 신호를 전달할 수 있다. 본 명세서에서 전기적으로 연결된다/접속한다는 것은 직접적인 연결/접속 또는 다른 도전 구성요소를 통한 간접적인 연결/접속을 포함한다. 반도체칩과 전기적으로 연결된다는 것은 반도체칩의 집적 회로들과 전기적으로 연결되는 것을 의미할 수 있다. 제1 반도체칩들(100)의 집적 회로들은 트렌지스터들(135)를 포함할 수 있다.
제1 기판(1000)은 서로 대향하는 제1 면(1001) 및 제2 면(1002a)을 가질 수 있다. 제1 기판(1000)의 제1 면(1001)은 회로층(130)의 하면에 해당하고, 제1 기판(1000)의 제2 면(1002a)은 베이스 기판(110)의 상면(110a)에 해당할 수 있다.
도 1a와 같이 제1 기판(1000)은 복수의 제1 예비 반도체칩들(100P)을 포함 수 있다. 제1 예비 반도체칩들(100P)은 서로 경계면 없이 연결될 수 있다. 제1 예비 반도체칩들(100P)은 도 1j에서 후술할 바와 같이 제1 반도체칩들(100)을 각각 형성할 수 있다. 제1 예비 반도체칩들(100P) 각각은 베이스 기판(110)의 대응되는 부분, 제1 비아 구조체들(120), 및 회로층(130)의 대응되는 부분을 포함할 수 있다. 이하, 도 1b를 제외한 도면에 있어서 간소화를 위해 트렌지스터들(135), 제1 및 제2 절연층들(131, 132), 및 배선 구조체(136)는 생략한다.
도 1c를 참조하면, 제1 접착층(150)이 제1 기판(1000)의 제1 면(1001) 상에 형성되어, 제1 연결 단자들(140) 및 회로층(130)을 덮을 수 있다. 제1 접착층(150)은 열경화성 폴리머층일 수 있다. 열경화성 폴리머층은 예를 들어, 에폭시계 폴리머를 포함할 수 있다. 제1 접착층(150)은 180℃ 이상 및 300℃ 이하의 유리 전이 온도를 가질 수 있다. 제1 접착층(150)은 절연층으로 기능할 수 있다.
일 예로, 제1 접착층(150)은 비도전성 필름을 제1 기판(1000)의 제1 면(1001)에 부착하여 형성될 수 있다. 다른 예로, 제1 접착층(150)을 형성하는 것은 열경화성 폴리머를 제1 기판(1000)의 제1 면(1001) 상에 코팅하는 것 및 상기 열경화성 폴리머를 경화시키는 것을 포함할 수 있다.
도 1d를 참조하면, 제1 캐리어 기판(910)이 제1 기판(1000) 상에 배치될 수 있다. 이 때, 제1 이형층(915)이 제1 접착층(150) 및 제1 캐리어 기판(910) 사이에 제공될 수 있다. 제1 기판(1000) 및 제1 접착층(150)은 제1 이형층(915)에 의해 제1 캐리어 기판(910)에 부착될 수 있다. 제1 이형층(915)은 일 예로, 폴리머를 포함할 수 있다. 다른 예로, 제1 이형층(915)은 실리콘계 물질을 포함할 수 있다. 실리콘계 절연물질은 폴리디메틸실록산 및/또는 헥사메틸디실록산과 같은 실록산 계열의 물질을 포함할 수 있다.
도 1e를 참조하면, 연마 공정이 제1 기판(1000)의 제2 면(1002a) 상에 수행되어, 제1 기판(1000)을 박형화할 수 있다. 연마 공정은 화학적 기계적 연마 공정에 의해 수행될 수 있다. 상기 연마 공정 후, 제1 비아 구조체들(120)이 제1 기판(1000)의 연마된 제2 면(1002) 상에 노출될 수 있다.
도 1f를 참조하면, 제1 도전 패드들(124)이 제1 기판(1000)의 제2 면(1002) 상에 형성될 수 있다. 제1 도전 패드들(124)은 제1 비아 구조체들(120)과 각각 접속할 수 있다. 제1 도전 패드들(124) 및 제1 기판(1000)의 제2 면(1002) 사이에 후면 절연막(미도시)이 더 형성될 수 있다.
도 1g를 참조하면, 지지 기판(930)이 제1 기판(1000)의 제2 면(1002) 상에 제공되어, 제1 도전 패드들(124)을 덮을 수 있다. 지지 기판(930)은 경화성 폴리머를 포함할 수 있다. 예를 들어, 보호 테이프가 지지 기판(930)으로 사용될 수 있다. 도 1e에서 제1 기판(1000)이 박형화되더라도, 지지 기판(930)의 제공으로 인해 제1 기판(1000)이 용이하게 핸들링될 수 있다.
도 1h를 참조하면, 제1 이형층(915) 및 제1 캐리어 기판(910)이 제거될 수 있다. 실시예들에 따르면, 자외선이 제1 캐리어 기판(910) 및 제1 이형층(915)에 조사될 수 있다. 상기 자외선에 의해 제1 이형층(915)의 물질이 화학적으로 변화될 수 있다. 이에 따라, 제1 이형층(915) 및 제1 접착층(150) 사이의 접착력은 제1 이형층(915) 및 제1 캐리어 기판(910) 사이의 접착력보다 약할 수 있다. 물리적 또는 기계적 방법에 의해 제1 캐리어 기판(910)이 제1 이형층(915)과 함께 제1 접착층(150)으로부터 분리될 수 있다. 제1 접착층(150)의 하면(150b)이 노출될 수 있다.
제1 접착층(150) 대신 글루(glue)막이 제1 기판(1000) 및 제1 캐리어 기판(910) 사이에 형성되어, 제1 기판(1000)을 제1 캐리어 기판(910)에 부착시킬 수 있다. 이 경우, 제1 캐리어 기판(910)이 제거된 후, 캐리어 글루막의 제거 공정이 요구될 수 있다. 캐리어 글루막은 아크릴계 폴리머를 포함할 수 있다. 캐리어 글루막의 제거 공정은 화학 물질을 사용하여 수행될 수 있다. 캐리어 글루막의 제거 공정에서 제1 연결 단자들(140)이 손상되거나 캐리어 글루막의 잔여물이 제1 기판(1000)의 제1 면(1001) 상에 형성될 수 있다. 또한, 캐리어 글루막의 제거 공정 후, 절연 필름이 제1 기판(1000)의 제1 면(1001) 상에 형성될 것이 요구될 수 있다.
실시예들에 따르면, 제1 접착층(150) 및 제1 이형층(915)이 제공되므로, 캐리어 글루막의 제거 공정 및 절연 필름의 형성 공정이 생략될 수 있다. 이에 따라, 반도체 소자(10)의 제조 공정이 간소화될 수 있다. 또한, 캐리어 글루막의 제거 공정이 생략되므로, 제1 연결 단자들(140)의 손상 및 캐리어 글루막의 잔여물 형성이 방지될 수 있다. 높은 신뢰성을 갖는 반도체 소자가 제조될 수 있다.
도 1e의 제1 기판(1000)의 박형화 공정, 도 1f의 제1 도전 패드들(124)의 형성 공정, 도 1g의 지지 기판(930)의 부착 공정, 및 도 1h의 제1 캐리어 기판(910)의 제거 동안, 제1 접착층(150)은 제1 기판(1000)의 제1 면(1001) 및 제1 연결 단자들(140)을 덮을 수 있다. 이에 따라, 제1 연결 단자들(140)은 외부에 노출되지 않을 수 있다.
실시예들에 따르면, 도 1e의 제1 기판(1000)의 박형화 공정, 도 1f의 제1 도전 패드들(124)의 형성 공정, 도 1g의 지지 기판(930)의 부착 공정, 및 도 1h의 제1 캐리어 기판(910)의 제거 공정은 20℃ 이상 및 180℃ 미만의 온도에서 수행될 수 있다. 제1 접착층(150)이 생략된 경우, 상기 공정들 동안 제1 기판(1000)의 손상이 발생할 수 있다. 제1 기판(1000)의 손상은 예를 들어, 제1 기판(1000)의 휨(warpage)을 의미할 수 있고, 열에 의해 발생할 수 있다. 제1 접착층(150)의 유리 전이 온도는 도 1e의 제1 기판(1000)의 박형화, 도 1f의 제1 도전 패드들(124)의 형성, 도 1g의 지지 기판(930)의 부착, 또는 도 1h의 제1 캐리어 기판(910)의 제거 공정 온도보다 더 클 수 있다. 예를 들어, 제1 접착층(150)은 180℃ 이상 및 300℃ 이하의 유리 전이 온도를 가질 수 있다. 도 1e 내지 도 1h의 공정들이 진행되는 동안, 제1 접착층(150)은 제1 기판(1000)을 안정적으로 고정시켜, 제1 기판(1000)이 손상(예를 들어, 휨)을 방지시킬 수 있다. 이에 따라, 반도체 소자의 제조 수율이 향상될 수 있다.
도 1i 및 도 1j를 차례로 참조하면, 노출된 제1 접착층(150)의 하면(150b) 상에 제1 쏘잉 공정이 수행될 수 있다. 제1 쏘잉 공정은 컷팅 휠 또는 레이저를 사용하여 제1 접착층(150) 및 제1 기판(1000)을 제1 분리 라인들(SL1)을 따라 절단하는 것을 포함할 수 있다. 제1 분리 라인들(SL1)은 제1 예비 반도체칩들(100P)을 사이에 제공되어, 제1 예비 반도체칩들(100P)을 정의할 수 있다. 제1 분리 라인들(SL1)은 가상적인 라인들에 해당할 수 있다.
도 1j와 같이, 제1 쏘잉 공정에 의해 그루브들(190)이 형성되고, 그루브들(190)은 제1 접착층(150) 및 제1 기판(1000)을 관통할 수 있다. 제1 쏘잉 공정에 의해 제1 기판(1000)이 절단되어, 제1 예비 반도체칩들(100P)을 분리시킬 수 있다. 분리된 제1 예비 반도체칩들(100P)은 제1 반도체칩들(100)을 각각 형성할 수 있다. 제1 반도체칩들(100) 각각은 쏘잉된 베이스 기판(110), 쏘잉된 회로층(130), 제1 비아 구조체들(120), 및 제1 연결 단자들(140)를 포함할 수 있다. 제1 반도체칩들(100)은 메모리칩들일 수 있다. 도 1i의 제1 접착층(150)이 제1 쏘잉 공정에 의해 도 1j의 복수의 제1 접착층들(150')로 분리될 수 있다. 분리된 제1 접착층들(150')은 대응되는 제1 반도체칩들(100)에 부착된 상태일 수 있다. 제1 반도체칩들(100) 및 제1 접착층들(150')은 그루브들(190)에 의해 분리될 수 있다. 본 명세서에서, 분리된 제1 접착층들(150')은 접착 패턴들로 지칭될 수 있다. 이하에서, 설명의 간소화 및 통일성을 위해 분리된 제1 접착층들(150')을 제1 접착층들(150')로 기재한다.
상기 제1 쏘잉 공정에서 지지 기판(930)의 하부가 더 쏘잉되어, 그루브들(190)이 지지 기판(930)의 하부에 형성될 수 있다. 그루브들(190)은 지지 기판(930)의 상부로 연장되지 않을 수 있다. 이에 따라, 제1 반도체칩들(100)이 용이하게 핸들링될 수 있다. 예를 들어, 제1 반도체칩들(100)은 지지 기판(930)에 부착된 상태로 보관 및 운송될 수 있다. 제1 반도체칩들(100) 각각은 필요한 때에 지지 기판(930)으로부터 분리될 수 있다. 몇몇의 제1 반도체칩들(100)이 필요한 경우, 필요한 개수의 제1 반도체칩들(100)이 지지 기판(930)으로부터 분리될 수 있다. 이 때, 제1 반도체칩(100) 각각은 대응되는 제1 접착층(150')과 함께 분리될 수 있다. 추가로 제1 반도체칩들(100)이 더 필요한 때에, 더 필요한 개수의 제1 반도체칩들(100)이 지지 기판(930)으로부터 분리될 수 있다.
도 1k를 참조하면, 제2 기판(2000)이 준비될 수 있다. 제2 기판(2000)은 반도체 기판을 포함할 수 있다. 제2 기판(2000)은 반도체 웨이퍼를 포함할 수 있다. 제2 기판(2000)은 서로 대향하는 상면(2002) 및 하면(2001)을 가질 수 있다.
제2 기판(2000)은 복수의 제2 예비 반도체칩들(200P)을 포함하고, 제2 예비 반도체칩들(200P)은 서로 연결될 수 있다. 제2 예비 반도체칩들(200P) 각각은 그 내부에 로직 회로와 같은 집적 회로들을 포함하고, 로직 칩 또는 버퍼칩으로 기능할 수 있다. 제2 예비 반도체칩들(200P)은 제2 비아 구조체들(220)을 포함할 수 있다. 제2 비아 구조체들(220)은 제2 기판(2000) 내에 제공될 수 있다. 제2 비아 구조체들(220)은 제2 예비 반도체칩들(200P)의 집적 회로들과 접속할 수 있다. 제2 도전 패드들(224)이 제2 기판(2000)의 상면(2002) 상에 제공되어, 제2 비아 구조체들(220)과 접속할 수 있다. 제2 연결 단자들(240)이 제2 기판(2000)의 하면(2001) 상에 제공될 수 있다. 제2 연결 단자들(240)은 제2 예비 반도체칩들(200P)의 집적 회로들 또는 제2 비아 구조체들(220)과 전기적으로 연결될 수 있다. 제2 연결 단자들(240)은 솔더볼, 범프, 필라, 또는 이들의 조합을 포함할 수 있다. 제2 연결 단자들(240)은 도전 물질, 예를 들어, 주석, 납, 은, 및 이들의 합금 중에서 적어도 하나를 포함할 수 있다.
제2 기판(2000)이 제2 캐리어 기판(920) 상에 배치될 수 있다. 글루층(800)이 제2 캐리어 기판(920) 및 제2 예비 반도체칩들(200P) 사이에 개재되고, 제2 연결 단자들(240)을 덮을 수 있다. 글루층(800)은 제2 기판(2000)을 제2 캐리어 기판(920)에 부착시킬 수 있다. 글루층(800)은 아크릴계 폴리머를 포함할 수 있다.
도 1l를 참조하면, 제1 반도체칩들(100)이 제2 기판(2000) 상에 실장될 수 있다. 먼저, 제1 반도체칩들(100)이 준비될 수 있다. 예를 들어, 도 1j의 제1 반도체칩들(100) 중 적어도 일부가 대응되는 제1 접착층들(150')과 함께 지지 기판(930)으로부터 분리될 수 있다. 제1 반도체칩들(100)을 제2 기판(2000) 상에 실장하는 것은 제1 반도체칩들(100)을 제2 기판(2000) 상에 각각 배치하는 것 및 제1 반도체칩들(100)을 제2 예비 반도체칩들(200P)과 전기적으로 연결시키는 것을 포함할 수 있다. 이 때, 제1 접착층들(150')이 제2 예비 반도체칩들(200P)을 향하도록 제1 반도체칩들(100)이 제2 기판(2000) 상에 배치될 수 있다. 제1 접착층들(150)이 제2 기판(2000)과 물리적으로 접속할 수 있다. 상기 제1 반도체칩들(100)은 제1 서브 반도체칩들(100A)로 지칭될 수 있다. 제1 서브 반도체칩들(100A)은 서로 옆으로 이격될 수 있다. 제1 연결 단자들(140)은 제2 예비 반도체칩들(200P)의 제2 도전 패드들(224)과 정렬될 수 있다. 이후, 리플로우 공정이 제2 기판(2000) 상에 수행되어, 제1 연결 단자들(140)이 제2 도전 패드들(224)과 접속할 수 있다. 이에 따라, 제1 반도체칩들(100)이 제2 예비 반도체칩들(200P)과 각각 전기적으로 연결될 수 있다. 상기 리플로우 공정은 180℃ 내지 300℃ 의 온도에서 수행될 수 있다.
도 1m를 참조하면, 제1 반도체칩들(100)을 도 1j의 지지 기판(930)으로부터 분리하는 것 및 상기 제1 반도체칩들(100)을 제2 예비 반도체칩들(200P) 상에 실장하는 것은 반복하여 수행될 수 있다. 이에 따라, 제1 반도체칩들(100)이 적층되고, 서로 전기적으로 연결될 수 있다. 예를 들어, 제1 반도체칩들(100)은 제2 서브 반도체칩들(100B)을 포함하고, 제2 서브 반도체칩들(100B)은 제1 서브 반도체칩들(100A) 상에 각각 배치될 수 있다. 제2 서브 반도체칩들(100B)은 서로 옆으로 이격될 수 있다. 상기 리플로우 공정에 의해 제2 서브 반도체칩들(100B)이 제1 서브 반도체칩들(100A)과 각각 접속할 수 있다. 제1 접착층들(150')은 제1 및 제2 서브 반도체칩들(100A, 100B) 사이에 더 개재될 수 있다. 제1 반도체칩들(100)의 적층된 개수는 도시된 바에 제한되지 않고 다양하게 변형될 수 있다.
제3 반도체칩들(300)이 최상부 제1 반도체칩들(100) 상에 적층될 수 있다. 제3 반도체칩들(300)의 집적 회로들은 메모리 회로들을 포함하고, 제3 반도체칩들(300)은 메모리칩들로 기능할 수 있다. 제3 연결 단자들(340)이 제3 반도체칩들(300) 및 최상부 제1 반도체칩들(100) 사이에 개재될 수 있다. 상부 접착층들(350)이 제3 반도체칩들(300) 및 최상부 제1 반도체칩들(100) 사이에 개재되어, 제3 연결 단자들(340)을 밀봉할 수 있다. 일 예로, 상부 접착층들(350)은 제1 접착층들(150')과 다른 물질을 포함할 수 있다. 상부 접착층들(350)은 제1 접착층들(150')보다 낮은 유리 전이온도를 가질 수 수 있다. 상부 접착층들(350)은 폴리머를 포함할 수 있고, 100℃ 내지 160℃, 예를 들어, 약 150℃의 유리 전이 온도를 가질 수 있다. 다른 예로, 상부 접착층들(350)은 제1 접착층(150')과 동일한 열경화성 폴리머를 포함할 수 있다. 이 경우, 상부 접착층들(350)은 180℃ 이상 및 300℃ 이하의 유리 전이 온도를 가질 수 있다.
리플로우 공정에 의해 제3 연결 단자들(340)이 최상부 제1 반도체칩들(100)의 제1 도전 패드들(124)과 접속할 수 있다. 최상부 제1 반도체칩들(100)은 제2 서브 반도체칩(100B)일 수 있으나, 이에 제한되지 않는다.
도 1n을 참조하면, 예비 몰딩막(450P)이 제2 기판(2000) 상에 형성되어, 제1 반도체칩들(100) 및 제3 반도체칩들(300)을 덮을 수 있다. 예비 몰딩막(450P)은 제3 반도체칩들(300)의 상면들을 노출시킬 수 있다. 도시된 바와 달리, 몰딩막(450P)은 제3 반도체칩들(300)의 상면들을 덮을 수 있다. 예비 몰딩막(450P)은 웨이퍼 레벨로 형성될 수 있다. 예비 몰딩막(450P)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다.
예비 몰딩막(450P)이 형성된 후, 제2 캐리어 기판(920) 및 글루층(800)이 점선으로 도시된 바와 같이 제거될 수 있다. 제2 캐리어 기판(920)의 제거는 물리적 또는 기계적 방법에 의해 수행될 수 있다. 제2 캐리어 기판(920)의 제거에 의해 글루층(800)이 노출될 수 있다. 글루층(800)은 화학 물질을 사용한 세정 공정에 제거될 수 있다. 글루층(800)이 제거되어, 제2 연결 단자들(240) 및 제2 기판(2000)의 하면(2001)을 노출시킬 수 있다.
도 1o을 참조하면, 제2 쏘잉 공정이 예비 몰딩막(450P) 및 제2 기판(2000) 상에 수행될 수 있다. 제2 쏘잉 공정은 제2 분리 라인들(SL2)을 따라 예비 몰딩막(450P) 및 제2 기판(2000)를 절단하는 것을 포함할 수 있다. 제2 분리 라인들(SL2)은 가상적인 라인들에 해당할 수 있다. 제2 분리 라인들(SL2)은 제2 예비 반도체칩들(200P) 사이에 제공될 수 있다.
도 1p를 참조하면, 제2 쏘잉 공정에 의해 예비 몰딩막(450P)이 절단되어, 서로 분리된 몰딩막들(450)을 형성할 수 있다. 제2 쏘잉 공정에 의해 제2 기판(2000)이 절단되어, 제2 예비 반도체칩들(200P)이 분리될 수 있다. 분리된 제2 예비 반도체칩들(200P)은 제2 반도체칩들(200)을 형성할 수 있다. 제2 반도체칩들(200)은 제1 반도체칩들(100)과 다른 기능을 수행할 수 있다. 얘를 들어, 제2 반도체칩들(200)은 로직 칩들 또는 버퍼칩들일 수 있다. 제2 반도체칩들(200) 각각은 제2 비아 구조체들(220)을 포함할 수 있다. 이에 따라, 반도체 소자들(10)이 제조될 수 있다. 반도체 소자들(10)은 광대역폭 메모리(High Bandwidth Memory, HBM) 소자들일 수 있다. 반도체 소자들(10) 각각은 제2 연결 단자들(240), 적어도 하나의 제2 반도체칩들(200), 제1 접착층들(150'), 제1 반도체칩들(100), 상부 접착층들(350), 적어도 하나의 제3 반도체칩들(300), 및 몰딩막(450)을 포함할 수 있다.
도 1q를 참조하면, 반도체 소자(10)가 기판(30) 상에 실장될 수 있다. 기판(30)은 인터포저 기판 또는 인쇄회로기판일 수 있다. 인터포저 기판은 실리콘과 같은 반도체 물질을 포함할 수 있다. 외부 단자들(34)이 기판(30)의 하면 상에 제공될 수 있다. 도전 배선들(33)이 기판(30) 내에 제공될 수 있다. 상부 패드들(31)이 기판(30)의 상면 상에 제공될 수 있다. 상부 패드들(31) 중 일부는 도전 배선들(33)을 통해 서로 전기적으로 연결될 수 있다. 상부 패드들(31) 중 다른 일부는 도전 배선들(33)을 통해 외부 단자들(34)과 접속할 수 있다. 외부 단자들(34), 도전 배선들(33), 및 상부 패드들(31)은 금속과 같은 도전물질을 포함할 수 있다. 본 명세서에서 기판(30)과 전기적으로 연결된다는 것은 도전 배선들(33)과 전기적으로 연결되는 것을 의미할 수 있다.
반도체 소자(10)를 실장하는 것은 반도체 소자(10)를 기판(30) 상에 배치하는 것 및 반도체 소자(10)를 기판(30)과 전기적으로 연결시키는 것을 포함할 수 있다. 반도체 소자(10)의 배치 과정에서, 제2 연결 단자들(240)이 상부 패드들(31)과 정렬될 수 있다. 리플로우 공정에 의해 제2 연결 단자들(240)이 상부 패드들(31)과 접속할 수 있다. 이에 따라, 반도체 소자(10)가 외부 단자들(34)과 접속할 수 있다. 반도체 소자(10)와의 전기적 연결은 제2 반도체칩(200), 제1 반도체칩들(100), 및 제3 반도체칩(300) 중 적어도 하나와의 전기적 연결을 포함할 수 있다.
언더필막(550)이 기판(30) 및 반도체 소자(10) 사이에 형성되어, 제2 연결 단자들(240)을 밀봉할 수 있다. 언더필막(550)은 제1 접착층들(150')과 다른 물질을 포함할 수 있다. 언더필막(550)은 제1 접착층(150')보다 낮은 유리 전아 온도를 가질 수 있다. 언더필막(550)은 폴리머 또는 레진을 포함할 수 있다.
제4 반도체칩(400)이 기판(30) 상에 실장될 수 있다. 제4 반도체칩(400)은 제1 내지 제3 반도체칩들(100, 200, 300)과 다른 종류의 반도체칩일 수 있다. 예를 들어, 제4 반도체칩(400)은 로직 회로들을 포함하며, 어플리케이션 프로세서(AP), 중앙 처리 장치(CPU), 또는 그래픽 처리 장치(GPU)로 기능할 수 있다. 제4 반도체칩(400)은 기판(30)을 통해 외부 단자들(34) 또는 반도체 소자(10)와 전기적으로 연결될 수 있다. 지금까지 설명한 제조예에 의해 반도체 패키지의 제조가 완성될 수 있다.
도 2a 내지 도 2e는 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다. 도 2f는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 2a를 참조하면, 제2 기판(2000)이 준비될 수 있다. 다만, 글루층 대신 제2 접착층(250)이 제2 기판(2000)의 하면(2001) 상에 형성되어, 제2 연결 단자들(240)을 덮을 수 있다. 제2 접착층(250)의 하면은 제2 연결 단자들(240)의 최하부면들보다 동일하거나 더 낮은 레벨에 배치될 수 있다. 제2 접착층(250)은 열경화성 폴리머층을 포함할 수 있다. 제2 접착층(250)은 절연층으로 기능할 수 있다. 열경화성 폴리머층은 예를 들어, 에폭시계 폴리머를 포함할 수 있다. 제2 접착층(250)은 180℃ 이상 및 300℃ 이하의 유리 전이 온도를 가질 수 있다.
일 예로, 제2 접착층(250)을 형성하는 것은 비도전성 필름을 제2 기판(2000)의 하면(2001)에 부착하여 형성될 수 있다. 다른 예로, 제2 접착층(250)을 형성하는 것은 열경화성 폴리머를 제2 기판(2000)의 하면(2001) 상에 코팅하는 것 및 상기 열경화성 폴리머를 경화시키는 것을 포함할 수 있다.
제2 접착층(250)의 형성 후, 제2 기판(2000)의 상면(2002a) 상에 연마 공정이 수행되어, 제2 기판(2000)이 박형화될 수 있다. 연마 공정은 화학적 기계적 연마 공정에 의해 수행될 수 있다. 연마 공정에 의해 제2 비아 구조체들(220)이 제2 기판(2000)의 연마된 상면(2002) 상에 노출될 수 있다. 박형화된 제2 기판(2000)은 도 1k의 제2 기판(2000)과 설명한 바와 실질적으로 동일할 수 있다.
도 2b를 참조하면, 제2 기판(2000)이 제2 캐리어 기판(920) 상에 배치될 수 있다. 이 때, 제2 이형층(925)이 제2 기판(2000) 및 제2 캐리어 기판(920) 사이에 제공될 수 있다. 제2 이형층(925)은 도 1c에서 설명한 제1 이형층(915)과 동일한 물질을 포함할 수 있다.
제1 반도체칩들(100) 및 제3 반도체칩(300)이 제2 기판(2000)의 상면(2002) 상에 실장될 수 있다. 제1 반도체칩들(100) 및 제3 반도체칩(300)의 실장은 도 1l 및 도 1m에서 설명한 방법으로 수행될 수 있다. 예비 몰딩막(450P)이 제2 기판(2000)의 상면(2002) 상에 형성되어, 제1 반도체칩들(100) 및 제3 반도체칩들(300)을 덮을 수 있다. 제1 접착층들(150')은 제2 접착층(250)과 동일한 물질을 포함하고, 실질적으로 동일한 유리 전이 온도를 가질 수 있다.
도 2c를 참조하면, 제2 캐리어 기판(920) 및 제2 이형층(925)이 제거되어, 제2 접착층(250)이 노출될 수 있다. 제2 캐리어 기판(920) 및 제2 이형층(925)의 제거는 도 1h의 제1 캐리어 기판(910) 및 제1 이형층(915)의 제거예와 각각 동일한 방법으로 수행될 수 있다.
도 2d 및 도 2e를 차례로 참조하면, 제2 쏘잉 공정이 제2 분리 라인들(SL2)을 따라 수행될 수 있다. 예비 몰딩막(450P)이 쏘잉되어, 몰딩막들(450)을 형성할 수 있다. 제2 기판(2000)이 쏘잉되어, 제2 예비 반도체칩들(200P)이 서로 분리될 수 있다. 분리된 제2 예비 반도체칩들(200P)은 제2 반도체칩들(200)을 각각 형성할 수 있다. 이에 따라, 서로 분리된 반도체 소자들(10)이 제조될 수 있다. 반도체 소자들(10) 각각은 제2 연결 단자들(240), 적어도 하나의 제2 반도체칩들(200) 중 , 제1 반도체칩들(100), 적어도 하나의 제3 반도체칩들(300), 제1 접착층들(150'), 상부 접착층(350), 및 몰딩막(450)을 포함할 수 있다. 제2 쏘잉 공정에 의해 제2 접착층(250)은 복수의 제2 접착층들(250')로 분리될 수 있다. 분리된 제2 접착층들(250')은 제2 반도체칩들(200)의 하면들 상에 각각 제공될 수 있다.
도 2f를 참조하면, 반도체 소자(10)가 기판(30) 상에 실장될 수 있다. 반도체 소자(10)의 실장은 도 1q의 예들과 동일한 방법으로 수행될 수 있다. 다만, 언더필막의 형성 공정이 생략되고, 제2 접착층(250')이 기판(30) 및 제1 반도체칩(100) 사이에 배치될 수 있다. 제4 반도체칩(400)이 기판(30) 상에 더 실장될 수 있다. 지금까지 설명한 제조예에 의해 반도체 패키지의 제조가 완성될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 제1 반도체 기판의 제1 면 상에 캐리어 기판을 제공하는 것, 상기 제1 반도체 기판 및 상기 캐리어 기판 사이에 접착층이 개재되고,
    상기 캐리어 기판을 상기 접착층의 일면으로부터 분리시키는 것; 및
    상기 접착층의 상기 일면 상에 쏘잉 공정을 수행하는 것을 포함하는 반도체 소자 제조 방법.
  2. 제 1항에 있어서,
    상기 쏘잉 공정을 수행하는 것은 상기 접착층 및 상기 제1 반도체 기판을 절단하여, 제1 반도체칩들을 형성하는 것을 더 포함하는 반도체 소자 제조 방법.
  3. 제 2항에 있어서,
    상기 쏘잉 공정에 의해 상기 접착층은 복수의 접착 패턴들로 분리되고, 상기 접착 패턴들은 상기 제1 반도체칩들에 각각 부착된 반도체 소자 제조 방법.
  4. 제 3항에 있어서,
    제2 반도체칩을 포함하는 제2 반도체 기판을 준비하는 것; 및
    상기 제1 반도체칩들 중 적어도 하나를 상기 제2 반도체 기판 상에 실장하는 것을 더 포함하되,
    상기 접착 패턴은 상기 제1 반도체칩 및 상기 제2 반도체칩 사이에 개재되는 반도체 소자 제조 방법.
  5. 제 1항에 있어서,
    상기 제1 반도체 기판의 상기 제1 면 상에 연결 단자들이 제공되고,
    상기 캐리어 기판을 제거하는 것 및 상기 제1 쏘잉 공정을 수행하는 동안, 상기 연결 단자들은 상기 접착층에 의해 외부에 노출되지 않는 반도체 소자 제조 방법.
  6. 접착층이 제공된 제1 반도체 기판을 준비하는 것;
    상기 접착층 상에 캐리어 기판을 제공하는 것;
    상기 캐리어 기판을 제거하여, 상기 접착층을 노출시키는 것; 및
    상기 노출된 접착층이 제2 반도체 기판을 향하도록, 상기 제1 반도체 기판을 상기 제2 반도체 기판 상에 배치하는 것을 포함하는 반도체 소자 제조 방법.
  7. 제 6항에 있어서,
    상기 접착층 및 상기 제1 반도체 기판을 관통하는 그루브들을 형성하여, 제1 반도체칩들을 분리하는 것을 포함하는 반도체 소자 제조 방법.
  8. 제 6항에 있어서,
    상기 접착층의 유리 전이 온도는 상기 캐리어 기판을 제거하는 것의 공정 온도 및 상기 그루브들의 형성하는 것의 공정 온도보다 더 큰 반도체 소자 제조 방법.
  9. 웨이퍼 상에 열경화성 폴리머층을 형성하는 것;
    상기 열경화성 폴리머층 상에 캐리어 기판을 제공하는 것, 상기 열경화성 폴리머층 및 상기 캐리어 기판 사이에 이형층이 제공되고;
    상기 이형층 및 상기 캐리어 기판을 제거하여, 상기 열경화성 폴리머층을 노출시키는 것; 및
    상기 노출된 열경화성 폴리머층 상에 쏘잉 공정을 수행하여, 상기 웨이퍼를 복수의 반도체칩들로 분리시키는 것을 포함하는 반도체 소자 제조 방법.
  10. 제 9항에 있어서,
    상기 제1 반도체칩들 중 적어도 하나를 반도체 기판 상에 실장하는 것을 더 포함하되,
    상기 열경화성 폴리머층은 상기 제1 반도체칩 및 상기 반도체 기판 사이에 개재되는 반도체 소자 제조 방법.
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