TWI769814B - 改善半導體鍵合品質的方法 - Google Patents
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Abstract
本發明提供一種改善半導體鍵合品質的方法，包含提供一第一基底，進行多次交替的沉積步驟以及多次電漿步驟的循環，其中每一次沉積步驟沉積一介電層，每一次電漿步驟在所沉積的該介電層表面進行一電漿衝擊，並在該介電層表面形成一富含懸鍵表面，以及進行一平坦化步驟，移除部分該介電層，並曝露一富含懸鍵表面。
Description
本發明係有關於半導體製程領域，尤其是關於一種提高鍵合品質的方法。
在半導體製程中，為了節省晶片使用面積，經常以堆疊的方式，在垂直方向上形成多層堆疊的電子元件結構，如此一來可以有效降低總面積，有利於晶片的微小化。
另外，也可以分別在不同的晶片上各自形成所需的電子元件後，再將不同的晶片鍵合在一起，同樣達到堆疊的效果。因此，晶片之間的鍵合品質的好壞，將會影響最終半導體元件的良率。提高晶片之間的鍵合品質，也是本領域的發展目標之一。
本發明提供一種改善半導體鍵合品質的方法，包含提供一第一基底，進行多次交替的沉積步驟以及多次電漿步驟的循環，其中每一次沉積步驟沉積一介電層，每一次電漿步驟在所沉積的該介電層表面進行一電漿衝擊，並在該介電層表面形成一富含懸鍵表面，以及進行一平坦化步驟，移除部分該介電層，並曝露一富含懸鍵表面。
本發明的特徵在於，半導體晶片的接合層在與另一個接合層進行鍵合之前，該接合層的表面愈平坦、且表面所包含有的懸鍵(dangling)數量愈多，愈有利於提高鍵合的品質。然而，若使用平坦化步驟降低表面粗糙度，卻同時會讓表面的懸鍵數量降低。因此本發明提出的方法中，以交替的方式依序進行介電層沉積與電漿衝擊，因此形成交替堆疊的介電層與富懸鍵層。如此一來在後續的平坦化步驟後，很容易將表面停在富懸鍵層，因此表面的懸鍵數量較多，有利於後續的鍵合品質。
10:第一介電層
12:導線
14:第二介電層
16:第三介電層
18:第四介電層(接合層)
19:介電層
20:富含懸鍵表面
22:粗糙表面
28:接合層
P1:平坦化步驟
第1圖繪示根據本發明一較佳實施例的一鍵合前的半導體結構的部分剖面示意圖。
第2圖繪示第1圖中的半導體結構的一最頂面接合層的剖面示意圖。
第3圖繪示進行一平坦化步驟後的接合層的剖面示意圖。
第4圖繪示一接合層與另一接合層進行鍵合的剖面示意圖。
為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。
為了方便說明，本發明之各圖式僅為示意以更容易了解本發明，其詳細的比例可依照設計的需求進行調整。在文中所描述對於圖形中相對元件之
上下關係，在本領域之人皆應能理解其係指物件之相對位置而言，因此皆可以翻轉而呈現相同之構件，此皆應同屬本說明書所揭露之範圍，在此容先敘明。
請參考第1圖，第1圖繪示根據本發明一較佳實施例的一鍵合前的半導體結構的部分剖面示意圖。如第1圖所示，提供一第一介電層10，且在第一介電層10中形成一導線12。其中第一介電層10材質例如是氧化矽，其可能是位於一基底(圖未示)上多層堆疊的介電層中，形成有導線層的最頂部一層。可理解的是，在第一介電層10的下方可能還包含有其他介電層或是導線，在此為了圖式簡潔並未繪出。導線12例如是銅或是其他導電性良好的金屬。接著在第一介電層10與導線12上，依序形成有第二介電層14、第三介電層16與第四介電層18。其中本實施例中，第二介電層14例如為碳氮化矽(SiCN)，第三介電層16例如為四乙氧基矽烷(TEOS)、第四介電層18例如為碳氮化矽(SiCN)，但不限於此。
其中，第四介電層18為最頂層的一層結構，也是主要與其他的基底上的介電層進行鍵合的表面，在本發明中也可以將第四介電層18定義為接合層18。
在習知技術中，以沉積等方式形成接合層18後，通常最後會進行一電漿步驟在接合層18的表面，以將接合層18表面的化學鍵打斷，並且形成富含懸鍵(dangling bond)表面，也就是提高接合層18的表面的懸鍵數量。當懸鍵的數量愈多，在後續的鍵合步驟中愈能抓取更多例如OH基等自由鍵結，因此鍵合的品質也會愈穩固。
申請人發現，當接合層18的表面愈平坦時，鍵合後的品質也會愈好。
然而，通常以化學機械研磨(CMP)等方式來提高接合層18表面的平坦度(降低粗糙度)時，會移除一部分的接合層18表面。在此同時，也會將上述步驟中進行電漿處理後所形成的富含懸鍵的表面也一併移除。
因此本發明提供一種改善半導體鍵合品質的方法，藉由本發明的方法所製作的接合層，同時兼具有平坦且富含懸鍵的特性，因此本發明具有改善鍵合品質的優點。
第2圖繪示第1圖中的半導體結構的一最頂面接合層的剖面示意圖。在本發明的實施例中，沉積第四介電層(接合層)18的過程中，以重複交替的方式依序進行沉積步驟與電漿步驟。也就是說，將第四介電層18分成多段沉積，且每沉積一定厚度的介電層後就進行一次電漿步驟，接著再繼續沉積介電層以及進行電漿步驟，重複以上步驟多次。此處所述的電漿步驟類似於上述段落所述的電漿步驟，具有將材料層表面的化學鍵打斷而形成懸鍵(也就是矽鍵，(Si-))的功能，因此會在表面形成富含懸鍵表面20。因此，當上述重複交替進行沉積步驟與電漿步驟完成後，從剖面圖來看，會形成由介電層19與富含懸鍵表面20交互的堆疊結構，其中介電層19以及富含懸鍵表面20的材質與上述第四介電層18的材質相同，但是富含懸鍵表面20經過電漿處理而具有更多的懸鍵。此外本實施例中，進行電漿步驟時可能會破壞一部分的介電層表面，因此富含懸鍵表面20的表面可能是一粗糙表面22(為了圖式簡單，只繪出最頂面的富含懸鍵表面20具有粗糙表面22，實際上可能每一個富含懸鍵表面20都具有粗糙表面22)。
本實施例中所述的電漿步驟並不限定執行時間長短，依照申請人的實驗結果，每次電漿步驟的執行時間大於1秒。
接著如第3圖所示，進行一平坦化步驟P1，例如為一化學機械研磨(CMP)步驟，以移除一部分的介電層19與部分的富含懸鍵表面20。平坦化步驟的作用目的在於提高接合層18表面的平坦度，也就是降低接合層18表面的粗糙度，因此平坦化步驟P1執行後，若停在富含懸鍵表面20，將會讓粗糙表面22被移除而成為平坦表面。值得注意的是，本實施例中，由於上述過程中已經藉由多次的電漿步驟形成多個富含懸鍵表面20在整個第四介電層(接合層18)內，因此當平坦化步驟P1完成後，將表面停在富含懸鍵表面20的機率變大，也就是說提高富含懸鍵表面20被曝露的機率。此外，在本發明的其他實施例中，還可以藉由觀察平坦化步驟P1所移除的大約厚度，預測平坦化步驟P1後被留下的介電層厚度範圍，並且在沉積與電漿步驟進行時(第2圖)，於該範圍附近區域進行更加密集的電漿處理步驟，以進一步提高富含懸鍵表面20被曝露的機率。
後續再如第4圖所示，將接合層18與另一接合層28以面對面的方式進行鍵合。其中，另一接合層28可能是形成在另外一基底上的多層結構的最頂層，同樣可以包含有介電層19與富含懸鍵表面20，其製作方法與材料等特徵可能與上述段落(第1圖至第3圖)所述方法類似，在此不多加贅述。
上述鍵合的方法例如包含進行一表面電漿活化(surface plasma activation，SPA)步驟，來再次提高富含懸鍵表面的懸鍵含量。接著可能依序進行通入水氣(提供OH鍵)、高溫脫水(移除水氣以留下Si-O鍵或Si-Si鍵)、彼此面對面鍵合等步驟。由於該些技術屬於本領域的習知技術，在此不多加贅述。
綜合以上各段落與圖式，本發明一種改善半導體鍵合品質的方法，
包含提供一第一基底，進行多次交替的沉積步驟以及多次電漿步驟的循環，其中每一次沉積步驟沉積一介電層，每一次電漿步驟在所沉積的該介電層表面進行一電漿衝擊，並在該介電層表面形成一富含懸鍵表面，以及進行一平坦化步驟，移除部分該介電層，並曝露一富含懸鍵表面。
在一些實施例中，其中每次該電漿步驟的執行時間大於1秒。
在一些實施例中，其中該介電層的材質為碳氮化矽(SiCN)。
在一些實施例中，其中該平坦化步驟包含化學機械研磨(CMP)，且該平坦化步驟降低該曝露的該富含懸鍵表面的粗糙度。
在一些實施例中，其中該懸鍵包含矽鍵(Si-)。
在一些實施例中，其中更包含將該第一基底與一第二基底進行鍵合。
在一些實施例中，其中將該第一基底與一第二基底進行鍵合的步驟包含對該第一基底的該富含懸鍵表面進行一表面電漿活化步驟，再次提高該富含懸鍵表面所包含的懸鍵的數量，對該第二基底的一富含懸鍵表面進行一表面電漿活化步驟，再次提高該富含懸鍵表面所包含的懸鍵的數量，以及將該第一基底與一第二基底各自的該富含懸鍵表面，以面對面方式進行鍵合
在一些實施例中，其中該第一基底上包含有交替形成的該介電層以及富含懸鍵表面。
本發明的特徵在於，半導體晶片的接合層在與另一個接合層進行鍵合之前，該接合層的表面愈平坦、且表面所包含有的懸鍵(dangling)數量愈多，愈有利於提高鍵合的品質。然而，若使用平坦化步驟降低表面粗糙度，卻同時會讓表面的懸鍵數量降低。因此本發明提出的方法中，以交替的方式依序進行介電層沉積與電漿衝擊，因此形成交替堆疊的介電層與富懸鍵層。如此一來在後續的平坦化步驟後，很容易將表面停在富懸鍵層，因此表面的懸鍵數量較多，有利於後續的鍵合品質。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
18:第四介電層(接合層)
19:介電層
20:富含懸鍵表面
P1:平坦化步驟
Claims (8)
- 一種改善半導體鍵合品質的方法，包含：提供一第一基底；進行多次交替的沉積步驟以及多次電漿步驟的循環，其中每一次沉積步驟沉積一介電層，每一次電漿步驟在所沉積的該介電層表面進行一電漿衝擊，並在該介電層表面形成一富含懸鍵表面；進行一平坦化步驟，移除部分該介電層，並曝露一富含懸鍵表面。
- 如申請專利範圍第1項所述的方法，其中每次該電漿步驟的執行時間大於1秒。
- 如申請專利範圍第1項所述的方法，其中該介電層的材質為碳氮化矽(SiCN)。
- 如申請專利範圍第1項所述的方法，其中該平坦化步驟包含化學機械研磨(CMP)，且該平坦化步驟降低該曝露的該富含懸鍵表面的粗糙度。
- 如申請專利範圍第1項所述的方法，其中該懸鍵包含矽鍵(Si-)。
- 如申請專利範圍第1項所述的方法，其中更包含將該第一基底與一第二基底進行鍵合。
- 如申請專利範圍第6項所述的方法，其中將該第一基底與一第二基底進行鍵合的步驟包含： 對該第一基底的該富含懸鍵表面進行一電漿步驟，再次提高該富含懸鍵表面所包含的懸鍵的數量；對該第二基底的一富含懸鍵表面進行一電漿步驟，再次提高該富含懸鍵表面所包含的懸鍵的數量；以及將該第一基底與一第二基底各自的該富含懸鍵表面，以面對面方式進行鍵合。
- 如申請專利範圍第1項所述的方法，其中該第一基底上包含有交替形成的該介電層以及富含懸鍵表面。
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