JPS6134974A - シリコン半導体素子及びその製造方法 - Google Patents

シリコン半導体素子及びその製造方法

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JPS6134974A
JPS6134974A JP12909685A JP12909685A JPS6134974A JP S6134974 A JPS6134974 A JP S6134974A JP 12909685 A JP12909685 A JP 12909685A JP 12909685 A JP12909685 A JP 12909685A JP S6134974 A JPS6134974 A JP S6134974A
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etch mask
groove
silicon semiconductor
region
semiconductor element
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JP12909685A
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オスバルト・ゲツツエンブルツカー
ゲルハルト・ポツプ
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BBC Brown Boveri AG Germany
BBC Brown Boveri France SA
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Brown Boveri und Cie AG Germany
BBC Brown Boveri France SA
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、エッチング法で形成する周縁輪郭を有する
シリコン半導体素子及びその製造方法。
［発明の技術的背景］ シリコン半導体装置を製造する場合、通常では、１枚の
シリコンウェハの上に複数個の半導体素子が共に形成さ
れ、その後に、例えば、引掻き、のこ引き又はレーザビ
ームで素子が分離される。この分離により半導体素子に
切断端面、即ち周縁端が生じ、そこの表面に障壁ｐｎ接
合面が現われる。
従って、この接合面が半導体素子を囲繞する雰囲気に接
触すると周縁部が半導体素子の逆電圧に大きな影響を及
ぼす。これを避けるために、表面に、より低い、より抑
制しやすい電界強さが得られるようにｐｎ接合面と素子
表面との間になるべく緩やかな角度が形成されるように
切断される。この傾斜切断面はシリコン基板に溝を形成
することにより得られる。
メサ法で半導体素子を製造するためには、シリコンウェ
ハに各半導体素子の周縁に沿って溝がエッチングにより
形成される。溝は通常６０μｍ〜８０μｍの深さの障壁
ｐｎ接合を分断するために十分な深さがなければならな
い。エッチング後にｐｎ接合を周囲雰囲気からの影響を
防ぐために溝が適当な不活性ガラスで充填される。
各素子の分離線に沿って不活性化溝をウェハにエッチン
グ形成することが一般に行われている。
［従来技術とその問題点］ ウェハを各素子に秀割するために溝がその中心において
分断される。このようにして、例えば、第７図に示すよ
うな各素子が形成される。第１図はｐ層、ｎ層、表面の
金属化膜２及び周縁領域の不活性カラスとで構成される
公知のメサ形シリコン半導体素子１を示している。
上記溝盆有する従来素子であると、シリコンウェハを分
離するときに、例えば機械的応力により不活性化ガラス
に亀裂が生じる虞れが有り、それによって逆電圧が低下
してしまう。
不活性化溝の他の公知例として第８図に示されているモ
ートｒＭｏａｔ　（Ｖ溝）」である。■溝の場合には、
シリコン半導体素子１の活性部分が特別の完結した溝Ｇ
によって不使用の周縁素子または隣接素子から分離され
、溝は不活性化ガラス３で埋められる。後に分離される
複数個の素子が形成されているシリコンウェハの上に所
定の分離線の左右に溝が形成されガラスで埋められる。
従って、ウェハを各素子に分離すの際に不活性化ガラス
でなく、シリコンが分離される。公知の周縁輪郭を形成
するＶ溝の場合には、通常では、場所の都合により狭い
溝が形成されるので、電界強度が過度に増加し、それが
逆電圧の大幅な低下をもたらす。また、深さ１００μｍ
に及ぶ溝の場合には高低差が大きいために端縁を不活性
化ガラスで完全に被覆することが難しい。
逆電圧が約１０００Ｖ以下の素子に適するメサ形半導体
素子を製造するための溝の形成方法が西独特許出願公開
公報第２８５１３７５号明細書により公知である。この
場合、溝は２段階で形成される。そのために先ず細く深
い溝をエッチング形成し、続いて第２エッチング工程に
おいて溝の上部が拡張され、溝全体は不活性カラスで充
填される。この構造は、溝形成後の工程で被着され、カ
ラス不活性化層とシリコン表面の間に侵入する可能性が
ある金属膜の痕跡をｐｎ接合から離隔することを目的と
している。同特許出願明細書６頁に記載されているよう
に、ｐｎ接合面は始めに形成した狭く、急斜面を有する
溝部分の領域に存在する。金属化材料は溝の緩やかな斜
面のガラスの下の長い経路を通って、溝の急斜面に到達
することは有り得ない。しかしながら、この構造は逆電
圧特性に関して、例えば溝の急斜面部分にｐｎ接合が存
在する普通のｖ渦形と同じ欠点を有する。
ＩＥＦＦ電子装置会報（ＩＥＥＥ　Ｔｒａｎｓａｃｔｉ
ｏｎ　ａｎＥｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ）　Ｅ　
Ｄ　−２３巻８号（１９７６年８月）９５０〜９５５頁
、Ｖ、Ａ、に、　テンフル（Ｔｅｍｐｌｅ）及びＭ、Ｓ
、アドラー（Ａｄｌｅｒ　）の論文「プレーン及びブレ
ーナル接合の略理想的降伏電圧のための単純なエッチ輪
郭の理論と応用（Ｔｈｅ　　丁ｈｅｏｒｙ　　ａｎｄ　
　Ａｐｐｌｉｃａｔｉｏｎ　　ｏｆ　　ａ　　Ｓｉｍｐ
ｌｅ　　Ｅｔｃｈ　Ｃｏｎｔｏｕｒ　ｆｏｒ　Ｎｅａｒ
　Ｉｄｅａｌ　Ｂｒｅａｋｄｏｗｎ　Ｖｏｌｔａｇｅ　
ｉｎ　Ｐｌａｎｅ　ａｎｄ　Ｐｌａｎａｒ　ｐ−Ｊｕｎ
ｃｔｉｏｎ　）　Ｊ及びＩＥＥＦ電子部品会報ＦＤ−２
７巻５号（１９８０年５月＞９７７〜９８２ｉ、Ｖ、Ａ
、に、ｒ”、／７）Ｌｔ（Ｔｅｍｌ）ｌｅ）の論文「高
圧装置のデプリーションエッヂ法の実際面（Ｐｒａｔｉ
Ｃａｌ八５ｐｅＣｔＳへｏｆ　ｔｈｅ　Ｄｅｐｌｃｔｉ
ｏｎ　　Ｅｔｃｈ　　Ｍｅｔｈｏｄ　　ｉｎ　　Ｈｉ　
ｇｈ−Ｖｏｌｔａ　ｇｅ　　Ｄｅｖｉｃｅｓ　　）、　
Ｊには、空間電荷領域がｐｎ接合面と略平行に拡散層に
エッチング形成される周縁輪郭が開示されている。この
ような周縁輪郭は高い逆電圧のために適当である。達成
可能な逆電圧はバルク降伏電圧に略相当する。しかしそ
のためには、最適のエッチ深さを極めて正確に得なけれ
ばならなく、最適エッチ深さからの僅かな偏差でも逆電
圧が急激に降下してしまう。このような方法又はこのよ
うな周縁輪郭が大量生産に適さないことは明瞭でおる。
上記刊行物では、この方法が単独素子を製造する場合に
ついて述べられている。例えば、ガラス不活性部材の製
造において慣用であるように、１枚のシリコンウェハ上
において複数個のチップが同時にエッチング形成される
実際の場合には適当でなく、必要とする厳格なエッチン
グ公差を維持することができない。　エッチング法で形
成した周縁輪郭を有し、高濃度ｐ領域及び低濃度ｎ領域
の間を通るｐｎ接合の、不活性化溝における外面と不活
性化溝を有する半導体主面との間の側面長さの領域にお
いて周縁輪郭が１０’以下または６゜以下の小さい傾斜
角を有する板上シリコン半導体を備えたシリコン半導体
素子がフランス特許公報第２４６８２０７＠により公知
である。この場合、この刊行物では夫々第１導電形（ｐ
またはｎ）と第２導電形（ｎまたはｐ）について開示さ
れている。このことは、導電形を交換できることを意味
している。このことは、本発明にも当はまるが、説明の
便宜上、導電形は特定されている。フランス特許公開公
報第２４６８２０７号明細書によれば、溝の形成の際に
機械的下降段階（研削、砂吹き）が必須である。溝の輪
郭を実質的に既に確定する機械的加工段階の後に、機械
的に損傷した層を取除くために、科学的エッチングが行
われる。
この場合、周縁輪郭はもはや大きく変更できなく、周縁
輪郭、特にＶ字形溝の形成が困難となる。
［発明の目的］ この発明は、エッチング法により形成された周縁輪郭を
有する、高逆電圧用シリコン半導体素子、及び上述の従
来の欠点を解消するシリコン半導体素子の製造方法を提
供することにある。
［発明の概要及び発明の効果］ この発明によると、エッチ法で作製した周縁輪郭部、半
導体主面に平行なｐ領域及びこの主面の中の不活性化溝
部を有する半導体基体を具備し、高濃度ｐ＠域と低濃度
ｎ＠域との間に形成されるｐｎ接合が前記不活性化溝部
に接続され、前記不活性化溝部のｐｎ接合の出口と前記
半導体主面との間の側面長の区域において周縁輪郭か１
０ないし７０の小さい傾斜角を有しており、周縁輪郭の
傾斜角（α）が側面の長さ（Ｌ）の大部分に波って略等
しく、下記の関係： Ｌ−（０，８〜１．６）　・ｘｎ Ｈ＝　（０，５〜１．２）−ｘｐ （但し、Ｈ−側面長さ（Ｌ）の中央で測ったρｎ接合（
Ｌ）の上のｐ形不純物シリコン層の高さ、ｘｎ−素子の
降伏電圧での１領域の空間電荷領域の範囲、ｘｐ−素子
の降伏電圧でのｐ領域の空間電荷領域の範囲）が成立す
るシリコン半導体素子が提供される。
更に、この発明によると、シリコン半導体素子（１）の
主面（０）の上に第１エッチマスク（Ａ１）を被着し、
この際に前記エッチマスク（Ａ１）は形成される細い溝
（Ｇ１）の領域に開口を有し、この開口は前記溝（Ｑｌ
）の中心を通る基準面（Ｍ＞から前記エッチマスク（Ａ
１）の端縁までに僅かの距離を有し、ｐｎ接合（４）の
直上で終わる第１深さ（Ｔ１）まで細い溝（Ｇ１）をエ
ッチし、前記第１エッチマスク（Ａ１）を除去し、シリ
コン半導体素子（１）の主面の上に第２エッチマスク（
Ａ２）を被着し、その際にシリコン半導体素子（１）の
不使用周縁領域側ではエッチマスク（Ａ２）が前記溝（
Ｇ１）の端縁で終わり、シリコン半導体素子（１）の活
性部分側では基準面（Ｍ＞から大きな間隔（Ｒ）で終わ
り、かつ大きな間隔（Ｒ）と第１エッチマスク（Ａ１）
の小さな間隔（Ｓ）との関係をＲ−８＝ｌ−＋ｘｊ／２
に選定し、予め形成した細い溝（Ｇ１）の領域において
溝（Ｇ＞まで、かつ第２深さ（Ｔ２）まで幾分広く前記
溝（Ｇ）をエッチング形成し、シリコン半導体素子（１
）の活性領域側では側面の長さ（Ｌ）の範囲において３
０ないし７０の傾斜角（α）及び高さくＨ）で前記溝（
Ｇ）のゆるやか勾配が設定され、第２エッチマスク（Ａ
２）を除去するシリコン半導体素子の製造方法が提供さ
れる。
この発明よれば、逆電圧が少くとも１６’００Ｖの半導
体素子を製造することができる。溝の幾何学的形状に対
して厳守すべき公差に高く要求されない。それ故に、大
量生産においてエッチング法による製造が可能である。
ｐｎ接合が溝の端縁から十分に離隔して溝の内部に移さ
れているので、端縁においてガラス被覆に欠陥が有って
も（ガラス不活性化の場合）、ｐｎ接合の被覆が阻害さ
れないことも好都合である。しかし、溝の端縁ては段差
の高さがおよそ半分に減少し、傾斜角が比較的縁やかと
なり、被覆の問題がなくなる。従って、ガラス被覆の欠
陥を考慮しなくてもよくなる。
「実施例１ 第１図は、モート（■形状）として形成され、表面Ｏの
上に金属化膜２を有するシリコン半導体素子１が示され
ている。シリコン半導体素子１の上側と下側の周縁体は
不活性化ガラス３で充填された溝Ｇを有する。不活性化
ガラス３は溝の周縁のやや上まで張出して絶縁区間が延
長される。溝Ｇはｐｎ接合４を分断してｎ影領域の中に
まで達する。空間電荷領域の第１距離ｘｐが破線で示さ
れており、これはｐ影領域内へのｐｎ接合４の空間電荷
領域の第１距離ｘｐである。ｎ影領域内へのｐｎ接合４
の空間電荷領域の第２距離ｘｎも破線で示されている。
シリコン半導体素子１のｐｎ接合４に幸福電圧が印加さ
れると距離ｘｎ、ｘｐの空間電荷領域が現われる。
重要なことは溝Ｇの形成である。場所の都合により、溝
Ｇはシリコン半導体素子１の活性部分に対向する側に緩
やかな勾配で非対称に形成される。
シリコン半導体素子１の活性部分が第１図の右側に示さ
れている。
達成可能な逆電圧の大きさに対して、側面長さＬの領域
における満輪郭を形成することが決定的なこととなる。
側面の長さしはｐｎ接合４とシリコン半導体素子１の表
面Ｏとの間の範囲の溝Ｇの長さを示している。この長さ
しは次式（１）に従って定められる。
Ｌ＝（０，８〜１．６）−ｘｎ　　　　　　（１）側面
長さＬの半分の箇所で測定したｐｎ接合４上のシリコン
層の高さＨは次式（２）に従って定められる。
Ｈ＝　（０，５〜１．２＞−ｘｐ　　　　　　（２＞ｐ
ｎ接合４に対する側面（溝のへ壁面）の傾きを示す傾斜
角度αは側面長さＬの半分の箇所で測定される。
溝Ｇの底部は側面の長さＬの区域で略連続的に傾斜する
形態を取る。テンプルとアドラーの前述した論文に記載
された技術と本質的に相違するのはこの点である。この
場合には、ｐｎ接合と本質的に平行な側面が設定される
。このことは実際的な大きな意義が有る。何故ならば、
側面の形態が傾斜している場合は、偏平な形態の場合よ
り高さＨを定める公差が遥かに大きいためである。この
点について、この発明のシリコン半導体素子１で測定し
た逆電圧Ｕと、異なる深さのエッチング、即ち、異なる
エッチング時間によって設定されｐｎ接合４の上方高さ
Ｈとの関係が第２図に示されている。測定された最大電
圧Ｕｒｎａｘ（降伏電圧）は略素子のバルク降伏電圧に
相当する。第２図から明らかなように、ｐｎ接合４上方
高さＨにより調整される公差が１６μｍならば、少くと
も最大電圧の９０％が得られる。これに対して先行技術
（テンプル及び７トラ一論文）による同じ種類の拡散輪
郭については高さＨの保持に対して４μｍの公差か計算
されるに過ぎない。このように狭い公差範囲は実際の製
造では守れない。
第１図に示され、式（１）及び（２）により説明された
溝Ｇの形成は様々な方法で行われる。
側面長さ１−が約１１０ないし２２０μｍの満（逆電圧
的１６００Ｖの素子に相当）には、第３図及び第４図に
示す第１製造方法が好適である。
それによって、約１°ないし３０の傾斜角αが得られる
。この第１製造方法を次に第３図と第４図を参照して説
明する。
第３図において、シリコン半導体素子１１の活性化部分
は第３図ないし第６図において右側に示されている。ま
た、第３図ないし第６図ではマスキングに対する寸法表
示は基準面Ｍを基準とする。
この基準面Ｍは第１製造方法の場合に最初に形成される
細い溝０１、Ｇ３の中央を通る。そのために第１工程で
第１エッチマスクＡ１がシリコン半導体素子１の上に被
着される。細い溝Ｇ１をエッチング形成しようとする部
位に対応してマスクＡ１に開口が形成される。マスクＡ
１の端縁は基準面Ｍの左右に小さい間隔Ｓを有する。
第２工程では細い溝Ｇ１かｐｎ接合の直上で終わる第１
深さＴ１までエッチングにより形成する。
次に、第３工程でエッチマスクＡ１が除去される。
第４工程で、第４図に示すように第２エッチマスクＡ２
がシリコン半導体素子１の上に被着される。溝Ｇ１の区
域におけるエッチマスクＡ２の開口は基準面Ｍに対して
非対称に形成される。基準面Ｍから左側のエッチマスク
Ａ２の端縁の間隔Ｓ１は問題ではない。なぜならば、シ
リコン半導体素子１の左半分は不活性周縁領域であるか
らである。この間隔Ｓ１は細い溝０１の幅のおよそ半分
に相当する。
重要ごとは、第４図に示すように基準面Ｍの右側マスク
周縁部の大きな間隔Ｒで必る。この間隔Ｒによりシリコ
ン半導体素子１の活性部分の溝の形状が決まる。第１エ
ッチマスクＡ１の両端縁と基準面Ｍとの小さな間隔及び
第２エッチマスカＡ２の石側端縁と基準面Ｍとの大きな
間隔Ｒが次の関係を満たずならば、側面の長さ［−の所
望の溝形状が得られる。
Ｒ−３＝Ｌ＋ｘｊ／２　　　　　　’　（３）但し、ｘ
ｊは第４図に記載したｐｎ接合４の深さを表わす。
第５工程で所望の溝Ｇのエッチングを行なう。
このとぎ、式（２）によってきまる高さＨか生じるにう
にエッチ時間が定められる。その際、当初の細い溝０１
がやや深く第２の深さＴ２までエッヂされ、溝の右側に
所望の斜面が現われる。最後に第６エ程でエッチマスク
へ２が除去される。
次に、第５図と第６図により説明する第２製造方法でも
この発明に基づく溝形状が形成できる。
この第２方法によると、逆電圧的８００Ｖのシリコン半
導体素子１のために側面長さし＝５５〜１１０μｍの溝
Ｇを形成するに適している。第１図に示す傾斜角αは３
０〜７０である。
ｐｎ接合４と、第１工程で被着される第１エッチマスク
Ｂ１を有するシリコン半導体素子１が第５図に示される
。幅広の溝Ｇ１を形成するためのマスク開口部は後の工
程により形成される小さい溝０３（第６図）の中央を通
る基準面Ｍに対して非対称に配置されている。基準面Ｍ
の右側、即ち、シリコン半導体素子１の活性部分側のマ
スク周縁部は大きな間隔Ｒを有する。第１エッチマスク
Ｂ１の大きな間隔Ｒと、その後の工程において被着され
るエッチマスク８２（第６図）の小さな間隔Ｓと、算出
する側面長さＬとの関係が式（４）により表わされる。
Ｒ−３−Ｌ　　　　　　　　　　　　　（４）第２工程
において、幅広い溝Ｇ２を形成するためにｐｎ接合４の
直上の第１深さＴ３までエッチングされる。続いて、第
３工程においてマスクＢ１が除去される。
第４工程において、策６図に示すように、第２エツヂマ
スクＢ２か被着される。マスクＢ２は溝Ｇの既に完成し
た部分を覆い、基準面Ｍから左右に小さく＞間隔Ｓを置
いた開口を有する。第５工程においては、ｐｎ接合４の
上で終端する第２深さＴ４まで溝Ｇ３がエッチングされ
る。これにより、溝Ｇが所望の形状に形成される。第６
エ程において、第２エッチマスクＢ２が除去される。
５５ないし１１０μｍの側面長さＬを必要とする素子を
得るためには第１製造方法が用いられると傾斜角αは３
０〜７０より大きくなる。それ故に、このような素子に
は、第２製造方法を採用する必要がある。第２方法によ
りこの範囲の側面長さＬで、第１方法より小さい角度α
が得られる。
２このエッチマスクを逐次使用する上記の製造方法の他
に、更に別の製造方法でも製造できる。
例えば、順次具なるエッチ液を使用ずれば単一のエッチ
マスクで処理することができる。その場合、まずなるべ
くドーピングに無関係なエッチング速度を有するエッチ
液を使用し、次にドーピングに著しく関係する土ツチン
グ速度を有するエッチ液が使用される。後者のエッチ液
により高濃度領域がエッチングされる。第１エッチ液で
は、一様な深さの溝が形成され、これを第２エッチ液に
より、特に高濃度領域が拡張される。
【図面の簡単な説明】
第１図はこの発明の一実施例で必り、周縁輪郭を有する
半導体素子の横断面図、第２図はこの発明のシリコン半
導体素子で測定された逆電圧を示すグラフ図、第３図は
第１製造方法により不活性溝を形成するための第１エッ
チマスクを有する半導体素子の断面図、第４図は第１製
造方法により不活性溝を形成するための第２エッチマス
クを有する半導体素子の断面図、第５図は第２製造方法
により不活性溝を形成するための第１エッチマスクを有
する半導体素子の断面図、第６図は第２製造方法により
不活性溝を形成するための第２エッチマスクを有する半
導体素子の断面図、第７図は従来のメサ形半導体素子の
横断面図、そして第８図はＶ字状不活性溝を有する従来
のメサ形半導体素子の横断面図である。 １・・・シリコン半導体素子、４・・・ｐｎ接合、Ａ１
・・・第１エッチマスク、Ａ２・・・第２エッチマスク
、Ｇ・・・不活性化溝、Ｇ１・・・細溝、Ｈ・・・高さ
、Ｌ・・・側面長さ、Ｍ・・・基準面、０・・・主面、
Ｒ・・・大間隔、Ｓ・・・小間隔、丁１・・・第１深さ
、Ｔ２・・・第２深さ、α・・・傾斜角。

Claims (5)

    【特許請求の範囲】
  1. （１）エッチ法で形成した周縁輪郭部、半導体主面と平
    行なｐ領域及びこの主面の中に形成される不活性化溝部
    を有する板状シリコン半導体基体を具備し、高濃度ｐ領
    域と低濃度ｎ領域との間に形成されるｐｎ接合が前記不
    活性化溝部に接続され、前記不活性化溝部のｐｎ接合の
    出口と前記半導体主面との間の側面長の区域において周
    縁輪郭か１０ないし７０の小さい傾斜角を有するシリコ
    ン半導体素子において、周縁輪郭の傾斜角（α）が側面
    長さ（Ｌ）の大部分に渡って略等しく、下記の関係： Ｌ＝（０．８〜１．６）・ｘｎ Ｈ＝（０．５〜１．２）・ｘｐ （但し、Ｈ＝側面長さ（Ｌ）の中央で測ったｐｎ接合（
    Ｌ）の上のｐ形不純物シリコン層の高さ、ｘｎ＝素子の
    降伏電圧でのｎ領域の空間電荷領域の範囲、ｘｐ＝素子
    の降伏電圧でのｐ領域の空間電荷領域の範囲）が成立す
    ることを特徴とするシリコン半導体素子。
  2. （２）不活性溝部（Ｇ）をＶ溝として形成したことを特
    徴とする特許請求の範囲第１項に記載のシリコン半導体
    素子。
  3. （３）シリコン半導体素子を製造する方法において、 ａ）シリコン半導体素子（１）の主面（０）の上に第１
    エッチマスク（Ａ１）を被着し、この際に前記エッチマ
    スク（Ａ１）は形成される細溝（Ｇ１）の領域に開口を
    有し、この開口は前記溝（Ｇ１）の中心を通る基準面（
    Ｍ）から前記エッチマスク（Ａ１）の端縁までに僅かの
    距離を有し、ｂ）ｐｎ接合（４）の直上で終わる第１深
    さ（Ｔ１）まで細溝（Ｇ１）をエッチング形成し、ｃ）
    前記第１エッチマスク（Ａ１）を除去し、ｄ）シリコン
    半導体素子（１）の主面の上に第２エッチマスク（Ａ２
    ）を被着し、その際にシリコン半導体素子（１）の不使
    用周縁領域側では前記第２エッチマスク（Ａ２）が前記
    溝（Ｇ１）の端縁で終わり、シリコン半導体素子（１）
    の活性部分側では基準面（Ｍ）から大きな間隔（Ｒ）で
    終端し、かつこの大間隔（Ｒ）と第１エッチマスク（Ａ
    １）の小間隔（Ｓ）との関係を下式に選定し、 Ｒ−Ｓ＝Ｌ＋ｘｊ／２ ｅ）予め形成した細溝（Ｇ１）の領域において溝（Ｇ）
    まで、かつ第２深さ（Ｔ２）まで幾分広く前記溝（Ｇ）
    をエッチング形成し、シリコン半導体素子（１）の活性
    領域側では側面の長さ（Ｌ）の範囲において３０ないし
    ７０の傾斜角（α）及び高さ（Ｈ）で前記溝（Ｇ）のゆ
    るやか勾配が設定され、 ｆ）第２エッチマスク（Ａ２）を除去することを特徴と
    するシリコン半導体素子の製造方法。
  4. （４）ａ）幅広溝（Ｇ２）の形成のためにシリコン半導
    体素子（１）の主面（０）の上に第１エッチマスク（Ｂ
    １）を被着し、その際にエッチマスク（Ｂ１）の開口部
    を、続いて形成される溝（Ｇ３）の中心を通る基準面（
    Ｍ）に対して非対象に形成し、かつ半導体素子（１）の
    活性領域に対向する側ではエッチマスク（Ｂ１）の端縁
    と基準面（Ｍ）との間に大きな間隔（Ｒ）を選定し、こ
    の間隔（Ｒ）は形成される側面長さ（Ｌ）及び後に小さ
    な溝（Ｇ３）の形成のために被着される第２エッチマス
    ク（Ｂ２）と基準面（Ｍ）との間の小さな間隔（Ｓ）の
    和に相当し、 ｂ）第１エッチマスクを除去し、 ｃ）シリコン半導体素子（１）の主面（０）の上に第２
    エッチマスク（Ｂ２）を被着し、前記エッチマスク（Ｂ
    ２）が基準面（Ｍ）の区域に、その両側でエッチマスク
    （Ｂ２）の端縁との間に小間隔（Ｓ）を設けたエッチマ
    スク開口部を有し、ｅ）ｐｎ接合（４）の上で終わる第
    ２深さ （Ｔ４）までの小溝（Ｇ３）をエッチング形成し、ｆ）
    前記第２エッチマスク（Ｂ２）を除去することを特徴と
    するシリコン半導体素子製造方法。
  5. （５）形成される溝（Ｇ）の領域にエッチマスク開口部
    を有するエッチマスクをシリコン半導体素子（１）の主
    面（Ｕ）の上に被着し、その際に開口部の幅が形成され
    る溝の深い部分に対応し、ｂ）ドーピングにほとんど無
    関係なエッチング速度を有するエッチ液で第１エッチを
    行ない、ｃ）ドーピングに関係する大きなエッチ速度を
    有するエッチ液で第２エッチングを行ない、高不純物濃
    度領域をエッチングして上部において溝を拡張すること
    を特徴とする半導体素子の製造方法。
JP12909685A 1984-06-14 1985-06-13 シリコン半導体素子及びその製造方法 Pending JPS6134974A (ja)

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