JPS607178A - 半導体装置 - Google Patents
半導体装置Info
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- JPS607178A JPS607178A JP11540583A JP11540583A JPS607178A JP S607178 A JPS607178 A JP S607178A JP 11540583 A JP11540583 A JP 11540583A JP 11540583 A JP11540583 A JP 11540583A JP S607178 A JPS607178 A JP S607178A
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- 239000008188 pellet Substances 0.000 claims abstract description 32
- 239000012535 impurity Substances 0.000 abstract description 9
- 230000000903 blocking effect Effects 0.000 abstract description 8
- 229920006395 saturated elastomer Polymers 0.000 abstract 1
- 230000015556 catabolic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 244000025254 Cannabis sativa Species 0.000 description 1
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- 238000009792 diffusion process Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はサイリスタ、トライアック等の複数のＰＮ接
合を有する半導体装置に関するものである。
合を有する半導体装置に関するものである。
高耐圧用のサイリスタ、トランジスタなどでは、ＰＮ接
合の露出している表面での電界集中によって耐圧が決定
される場合が多い。そこで、この表面での耐圧を持たせ
るために接合表面での形状を傾斜させたベベル構造がし
ばしば採用される。
合の露出している表面での電界集中によって耐圧が決定
される場合が多い。そこで、この表面での耐圧を持たせ
るために接合表面での形状を傾斜させたベベル構造がし
ばしば採用される。
第１図はこのようなベベル構造を有するサイリスタの一
例を示す断面図で、図において、半導体ペレット１０は
下層から順にＰエミッタ層１１、Ｎペース層１２、Ｐペ
ース層１３、Ｎエミツタ層１４がそれぞれ形成され、半
導体ペレット１０の裏面にはアノード電極１５、半導体
、□ ペレット１０の表面のＮエミツタ層１４上にはカソード
電極１６、半導体ペレット１０表面のＰペース層１３の
露出した部分にはｙ−ト電極１７がそ′れぞれ形成され
ている。また、ペレ。
例を示す断面図で、図において、半導体ペレット１０は
下層から順にＰエミッタ層１１、Ｎペース層１２、Ｐペ
ース層１３、Ｎエミツタ層１４がそれぞれ形成され、半
導体ペレット１０の裏面にはアノード電極１５、半導体
、□ ペレット１０の表面のＮエミツタ層１４上にはカソード
電極１６、半導体ペレット１０表面のＰペース層１３の
露出した部分にはｙ−ト電極１７がそ′れぞれ形成され
ている。また、ペレ。
ト１０の側面に露出したＰエミ、り層１ノおよびＮペー
ス層１２によるＰＮ接合面ＰＮ１と、Ｎぺ一ス層１２お
よびＰベース層１３によるＰＮ接合面ＰＮ２とを中心に
それぞれＰＮ接合面に対し傾斜した第１ベベル面Ｂ１お
よび第２ベベル面Ｂ２が形成されている。
ス層１２によるＰＮ接合面ＰＮ１と、Ｎぺ一ス層１２お
よびＰベース層１３によるＰＮ接合面ＰＮ２とを中心に
それぞれＰＮ接合面に対し傾斜した第１ベベル面Ｂ１お
よび第２ベベル面Ｂ２が形成されている。
このようなベベル面としては正ベベル面と匂ベベル面の
２種がある。すなわち、第２図において一方導電型の第
１不純物層１８とこの第１不純物層１８よシネ純物濃度
の高い他方導電型の第２不純物層１９とが形成するＰＮ
接合面と、とのＰＮ接合面が露出するペレットの側面と
のなす角のうち高濃度の第２不純物層１９側にできる角
θが９０°を超える場合を正ベベル、９０゜未満の場合
を負ベベルと呼ぶ。第２図の場合は正ベベルの場合を示
しておシ、第１図の装置では、Ｎベース層１２に対し、
Ｐエミッタ層１ノおよびＰベース層１３の方が不純物濃
度が高く、負ベベル面が形成された装置を示している。
２種がある。すなわち、第２図において一方導電型の第
１不純物層１８とこの第１不純物層１８よシネ純物濃度
の高い他方導電型の第２不純物層１９とが形成するＰＮ
接合面と、とのＰＮ接合面が露出するペレットの側面と
のなす角のうち高濃度の第２不純物層１９側にできる角
θが９０°を超える場合を正ベベル、９０゜未満の場合
を負ベベルと呼ぶ。第２図の場合は正ベベルの場合を示
しておシ、第１図の装置では、Ｎベース層１２に対し、
Ｐエミッタ層１ノおよびＰベース層１３の方が不純物濃
度が高く、負ベベル面が形成された装置を示している。
また、第１図にはアノード電極１５に正、カソード電極
１６を負にバイアスした順方向電圧印加時の第２のＰＮ
接合面における空乏層２０の広がシを斜線で示した。
１６を負にバイアスした順方向電圧印加時の第２のＰＮ
接合面における空乏層２０の広がシを斜線で示した。
このよう々ベベル構造を有するＰＮ接合に逆バイアス電
圧を印加すると、ＰＮ接合面に形成される空乏層はベベ
ル面に沿って大きく曲がシ、ＰＮ接合表面付近における
電界強度の集中が緩和され、一般に正または負のベベル
面の傾斜を大きくする程素子の耐圧が向上する。
圧を印加すると、ＰＮ接合面に形成される空乏層はベベ
ル面に沿って大きく曲がシ、ＰＮ接合表面付近における
電界強度の集中が緩和され、一般に正または負のベベル
面の傾斜を大きくする程素子の耐圧が向上する。
ところで、第１図の装置においてベベル角θ１を小さく
するにつれ、ベベル距離（ベベル面）形成された部分の
距Ｍ）ｔｌが大きくなるが、とのベベル面の形成された
部分は、サイリスタ構造となっていない。従って、サイ
リスタの通電時を考えると、ペレット面積からベベル構
造部の面積およびダート部分の面積を除いた面積が通電
電流の流れる有効な通電面積となるが、この有効な通電
面積は阻止電圧の向上を図るためベベル角θ１を小さく
するにつれ小さくなシ、ペレットの大きさの割に電流が
流せなくなる欠点があった。
するにつれ、ベベル距離（ベベル面）形成された部分の
距Ｍ）ｔｌが大きくなるが、とのベベル面の形成された
部分は、サイリスタ構造となっていない。従って、サイ
リスタの通電時を考えると、ペレット面積からベベル構
造部の面積およびダート部分の面積を除いた面積が通電
電流の流れる有効な通電面積となるが、この有効な通電
面積は阻止電圧の向上を図るためベベル角θ１を小さく
するにつれ小さくなシ、ペレットの大きさの割に電流が
流せなくなる欠点があった。
この発明は、上記のような点に鑑みなされたもので、ベ
レット面積を大型化することなく素子の耐圧および通電
容量の向上を両立できる半導体装置を提供しようとする
ものである。
レット面積を大型化することなく素子の耐圧および通電
容量の向上を両立できる半導体装置を提供しようとする
ものである。
す々わちこの発明に係る半導体装置では、被レッド側面
のＰＮ接合表面に負ベベルが形成された装置において、
ペレットへの所定電圧の印加時に上記ＰＮ接合部の高濃
度層側に広がるを芝屑の幅に相当する幅までは、この高
濃度層のペレット側面に小さいベベル角でベベル面を形
成し、上記空乏層を超える部分は上記ベベル角よシも垂
直に近い乃至垂直な側面部を形成するようにしたもので
ある。
のＰＮ接合表面に負ベベルが形成された装置において、
ペレットへの所定電圧の印加時に上記ＰＮ接合部の高濃
度層側に広がるを芝屑の幅に相当する幅までは、この高
濃度層のペレット側面に小さいベベル角でベベル面を形
成し、上記空乏層を超える部分は上記ベベル角よシも垂
直に近い乃至垂直な側面部を形成するようにしたもので
ある。
以下図面を参照してこの発明の一実施例につき説明する
。第３図において、半導体ウェハに例えば周知の不純物
拡散技術を用いて、従来の装置と同様にＰエミッタ層１
ノ、Ｎペース層５− １２、Ｐベース層１３、Ｎエミツタ層１４をそれぞれ形
成し、このウェハの裏面にアノード電極１５、ウェハの
上面のＮエミツタ層１４上にカソード電極１６、ウェハ
の上面Ｐペース層１３の露出した部位にダート電極１７
を形成する。この後、ウェハの周縁部を砥石で切削し、
図に示すように第１のＰＮＮ接合面ＰＮ１よび第２のＰ
Ｎ接合面ＰＮ２それぞれを中心に第１ベベル面Ｂ１およ
び第２ベベル面Ｂ２を形成する。
。第３図において、半導体ウェハに例えば周知の不純物
拡散技術を用いて、従来の装置と同様にＰエミッタ層１
ノ、Ｎペース層５− １２、Ｐベース層１３、Ｎエミツタ層１４をそれぞれ形
成し、このウェハの裏面にアノード電極１５、ウェハの
上面のＮエミツタ層１４上にカソード電極１６、ウェハ
の上面Ｐペース層１３の露出した部位にダート電極１７
を形成する。この後、ウェハの周縁部を砥石で切削し、
図に示すように第１のＰＮＮ接合面ＰＮ１よび第２のＰ
Ｎ接合面ＰＮ２それぞれを中心に第１ベベル面Ｂ１およ
び第２ベベル面Ｂ２を形成する。
ここで、所定の順電圧印加時に第２０ＰＮ接合の高濃度
不純物層側であるＰベース層１３のペレット１０の中心
部に広がる空乏層の幅をＷとすると、高濃度不純物層側
のＰベース層１３のペレット側面には、上記Ｗを延長し
た部位まで小さいベベル角θ１で負ベベルを形成し、上
記Ｗを超える部分の側面にはペレットに対し略垂直な側
面部Ａ２を形成する。同様に第１のＰＮＮ接合面ＰＮ１
Ｎベース層１２およびＰエミ、り層１１に小さいベベル
角でベベル面を切シ出すと共に、第１のＰＮＮ接合面Ｐ
Ｎ１ら離れた側のＰエ６− ミッタ層１１の側面には略垂直の側面部Ａ１を切削によ
シ形成する。
不純物層側であるＰベース層１３のペレット１０の中心
部に広がる空乏層の幅をＷとすると、高濃度不純物層側
のＰベース層１３のペレット側面には、上記Ｗを延長し
た部位まで小さいベベル角θ１で負ベベルを形成し、上
記Ｗを超える部分の側面にはペレットに対し略垂直な側
面部Ａ２を形成する。同様に第１のＰＮＮ接合面ＰＮ１
Ｎベース層１２およびＰエミ、り層１１に小さいベベル
角でベベル面を切シ出すと共に、第１のＰＮＮ接合面Ｐ
Ｎ１ら離れた側のＰエ６− ミッタ層１１の側面には略垂直の側面部Ａ１を切削によ
シ形成する。
第４図はベベル角θ１を・ぐラメークとしてＰＮ接合面
の露出部Ｃ点から、側面部Ａ２までの距離すなわち、高
濃度側のＰペース層１３に形成されたベベル面の水平距
離ｔ２と、サイリスタの阻止電圧との関係を調べた結果
で、このグラフの・は、所定の順電圧印加時にＰペース
層１３のペレット中央部付近に形成される空乏層の幅を
圧を示したものである。
の露出部Ｃ点から、側面部Ａ２までの距離すなわち、高
濃度側のＰペース層１３に形成されたベベル面の水平距
離ｔ２と、サイリスタの阻止電圧との関係を調べた結果
で、このグラフの・は、所定の順電圧印加時にＰペース
層１３のペレット中央部付近に形成される空乏層の幅を
圧を示したものである。
このグラフからＰペース層１３に形成される程高くなり
、ベベル角が１．５°以下の場合には飽和電圧は大幅に
変化しないことが確認された。
、ベベル角が１．５°以下の場合には飽和電圧は大幅に
変化しないことが確認された。
又、第３図においてＮペース層１２にのびるベベル面の
水平距離ｔ３は、ＰＮ［４合面の露出部ＣＡからベレッ
ト外径までの距離であるが、この長さは、サイリスタの
阻止電圧にほとんど影響の無いことも判明した。
水平距離ｔ３は、ＰＮ［４合面の露出部ＣＡからベレッ
ト外径までの距離であるが、この長さは、サイリスタの
阻止電圧にほとんど影響の無いことも判明した。
上記の結果から、ＰＮ接合の高濃度層側のベベル面を、
ペレット中央部に広がる高濃度層側の空乏層幅Ｗに相当
する幅まで形成し、上記幅Ｗを超える高静度層の被しッ
ド仙面にペレットに対し略垂直乃至垂直に近い側面部を
形成すれば、半導体ペレットの素子耐圧の向上を図るこ
とができると共にとのベベル構造による半導体ベレット
の無効面積を低減できる。
ペレット中央部に広がる高濃度層側の空乏層幅Ｗに相当
する幅まで形成し、上記幅Ｗを超える高静度層の被しッ
ド仙面にペレットに対し略垂直乃至垂直に近い側面部を
形成すれば、半導体ペレットの素子耐圧の向上を図るこ
とができると共にとのベベル構造による半導体ベレット
の無効面積を低減できる。
例えば、ベベル角θを１．５°以下にしても阻止電圧は
略一定と彦るため、ベベル部分の距離を大幅に伸ばさず
に阻止電圧を向上させるためにはベベル角θが１．５°
前後に設定するのが効果的である。このθ＝１．５°の
条件で、第１図の従来の装置と第３図の本実施例の装置
を比較すると、４レツトが直径４０調の円形で第２のＰ
Ｎ接合面ＰＮ２から波レット１θの上面寸での幅Ｗｐが
７５１ｔｍＸＷ＃ ２０ ｐｍのとき、従来の装置では
ｔ １＝ ２．９ ｍｍｚ本実本実施装置ではｔ２＝０
．７６論となった。す々わち、ゲート部の面積を含む有
効面積は従来のもので９２０てなのに対し、本実施例の
ものでは１１６０■となって、約２５ｅｆ６の面積を増
大させることができ、結果として通電容量を２５％増大
させることができる。特に高耐圧の素子ではＰＮ接合面
ＰＮ２から２レツトの上面までの幅Ｗｐを厚くする必要
があるため、ペレットの有効面積の増大化およびそれに
伴う通電電流の増化を効果的に実現できる。
略一定と彦るため、ベベル部分の距離を大幅に伸ばさず
に阻止電圧を向上させるためにはベベル角θが１．５°
前後に設定するのが効果的である。このθ＝１．５°の
条件で、第１図の従来の装置と第３図の本実施例の装置
を比較すると、４レツトが直径４０調の円形で第２のＰ
Ｎ接合面ＰＮ２から波レット１θの上面寸での幅Ｗｐが
７５１ｔｍＸＷ＃ ２０ ｐｍのとき、従来の装置では
ｔ １＝ ２．９ ｍｍｚ本実本実施装置ではｔ２＝０
．７６論となった。す々わち、ゲート部の面積を含む有
効面積は従来のもので９２０てなのに対し、本実施例の
ものでは１１６０■となって、約２５ｅｆ６の面積を増
大させることができ、結果として通電容量を２５％増大
させることができる。特に高耐圧の素子ではＰＮ接合面
ＰＮ２から２レツトの上面までの幅Ｗｐを厚くする必要
があるため、ペレットの有効面積の増大化およびそれに
伴う通電電流の増化を効果的に実現できる。
尚、上記実施例ではサイリスタを例にとり順阻止電圧に
ついて述べたが、第１のＰＮＮ接合面ＰＮ１広がる逆阻
止電圧についても全く同様のことが言え、素子もサイリ
スタに限らず、本発明は、負ベベルを形成すべき高耐圧
素子ならば他のものにも適用できる。
ついて述べたが、第１のＰＮＮ接合面ＰＮ１広がる逆阻
止電圧についても全く同様のことが言え、素子もサイリ
スタに限らず、本発明は、負ベベルを形成すべき高耐圧
素子ならば他のものにも適用できる。
以上のようにこの発明によれば、ベレット面積の大型化
を招くことなく、阻止の耐圧の向上と通電電流の増化と
を両立できる半導体装置を提供できる。
を招くことなく、阻止の耐圧の向上と通電電流の増化と
を両立できる半導体装置を提供できる。
９−
第１図は従来の半導体装置の一例を示す断面図、第２図
はベベル構造を説明する断面図、第１０・・・半導体４
レツト、１ノ・・・Ｐエミッタ層、１２・・・Ｎペース
層、１３・・・Ｐペース層、１４・・・Ｎエミツタ層、
Ａ１．Ａ２・・・側面部、Ｂ１・・・第１ベベル面、Ｂ
２・・・第２ベベル面、Ｗ・・・Ｐペース層のペレット
の中心部に広がる空乏層幅、ｔ２・・・Ｐペース層のベ
ベル面の水平距離。 出願人代理人 弁理士 鈴 江 武 彦１０−
はベベル構造を説明する断面図、第１０・・・半導体４
レツト、１ノ・・・Ｐエミッタ層、１２・・・Ｎペース
層、１３・・・Ｐペース層、１４・・・Ｎエミツタ層、
Ａ１．Ａ２・・・側面部、Ｂ１・・・第１ベベル面、Ｂ
２・・・第２ベベル面、Ｗ・・・Ｐペース層のペレット
の中心部に広がる空乏層幅、ｔ２・・・Ｐペース層のベ
ベル面の水平距離。 出願人代理人 弁理士 鈴 江 武 彦１０−
Claims (1)
- 一方導電型の高濃度層とこの高濃度層とＰＮ接合面を形
成する他方導電型の低濃度層とが積層して形成され、上
記ＰＮ接合面のペレットの側面に露出したＰＮ接合部に
負ベベルの形成された半導体装置において、上記高濃度
層のＰＮ接合面側のペレット側面にはペレットの中心部
の該ＰＮ接合面の高濃度層に広がる空乏層幅に少なくと
も相当する幅で負ベベル面が形成され、この負ベベル面
を超える上記高濃度層の側面にはペレットに対し上記負
ベベルよシも垂直に近い乃至垂直な側面部を有している
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11540583A JPS607178A (ja) | 1983-06-27 | 1983-06-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11540583A JPS607178A (ja) | 1983-06-27 | 1983-06-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS607178A true JPS607178A (ja) | 1985-01-14 |
Family
ID=14661751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11540583A Pending JPS607178A (ja) | 1983-06-27 | 1983-06-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607178A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6134974A (ja) * | 1984-06-14 | 1986-02-19 | ブラウン・ボバリ・ウント・シ−・アクチエンゲゼルシヤフト | シリコン半導体素子及びその製造方法 |
| JPS6279667A (ja) * | 1985-10-03 | 1987-04-13 | Mitsubishi Electric Corp | 半導体装置 |
| JPS63134256U (ja) * | 1987-02-26 | 1988-09-02 | ||
| JPH0278813A (ja) * | 1988-06-27 | 1990-03-19 | Hitachi Chem Co Ltd | 燃焼装置 |
| EP1128440A2 (en) * | 2000-02-21 | 2001-08-29 | Westcode Semiconductors Limited | Semiconductor junction profile and method for the production thereof |
| CN102760659A (zh) * | 2012-07-26 | 2012-10-31 | 黄山市七七七电子有限公司 | 普通电力整流二极管芯片的台面造型工艺 |
-
1983
- 1983-06-27 JP JP11540583A patent/JPS607178A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6134974A (ja) * | 1984-06-14 | 1986-02-19 | ブラウン・ボバリ・ウント・シ−・アクチエンゲゼルシヤフト | シリコン半導体素子及びその製造方法 |
| JPS6279667A (ja) * | 1985-10-03 | 1987-04-13 | Mitsubishi Electric Corp | 半導体装置 |
| JPS63134256U (ja) * | 1987-02-26 | 1988-09-02 | ||
| JPH045893Y2 (ja) * | 1987-02-26 | 1992-02-19 | ||
| JPH0278813A (ja) * | 1988-06-27 | 1990-03-19 | Hitachi Chem Co Ltd | 燃焼装置 |
| EP1128440A2 (en) * | 2000-02-21 | 2001-08-29 | Westcode Semiconductors Limited | Semiconductor junction profile and method for the production thereof |
| EP1128440A3 (en) * | 2000-02-21 | 2003-10-22 | Westcode Semiconductors Limited | Semiconductor junction profile and method for the production thereof |
| CN102760659A (zh) * | 2012-07-26 | 2012-10-31 | 黄山市七七七电子有限公司 | 普通电力整流二极管芯片的台面造型工艺 |
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