JPH0799747B2 - ガ−ドリング構造を有するプレ−ナ形の半導体デバイスおよびその製造方法 - Google Patents

ガ−ドリング構造を有するプレ−ナ形の半導体デバイスおよびその製造方法

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JPH0799747B2
JPH0799747B2 JP61092444A JP9244486A JPH0799747B2 JP H0799747 B2 JPH0799747 B2 JP H0799747B2 JP 61092444 A JP61092444 A JP 61092444A JP 9244486 A JP9244486 A JP 9244486A JP H0799747 B2 JPH0799747 B2 JP H0799747B2
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Description

【発明の詳細な説明】 本発明は、高いドーピング濃度C0を有する第１導電型の
基板、同じ第１導電型でＣ＜C0の低いドーピング濃度を
有するエピタキシャル表面層、このエピタキシャル表面
層と主プレーナpn接合を形成しその領域の大部分に亘っ
て接合深さXjを有する前記第１導電型と反対の第２導電
型の表面隣接領域、および前記の第２導電型のフローテ
ィングガードリング（floating guardrings）構造を有
する半導体デバイスに関するものである。
本発明は更にこのような半導体デバイスの製造方法に関
するものである。
本発明は、整流ダイオード、電界効果トランジスタ、バ
イポーラトランジスタ、サイリスタおよび特に高い電圧
で働く電力用デバイスに極めて有利に用いることができ
る。
冒頭に記載した様式の半導体デバイスは欧州特許出願公
開第0115093号に記載されている。この半導体デバイス
は、高濃度にドープされた基板上に直接デポジットされ
たエピタキシャル表面層の表面付近のブレークダウン電
圧を大きくすることのできるガードリングで取囲まれた
主（プレーナ）接合で形成されている。前記の層の厚さ
と濃度は、該層のブレークダウン電圧が最大動作電圧Ｖ
よりも高くまた「オン」状態の抵抗が最小であるように
決められる。前記のガードリングの構造すなわちその
数、幅および相対距離は、主pn接合の深さXj、エピタキ
シャル表面層の濃度Ｃおよび所望の最大動作電圧の関数
として通常のように計算される。この構造は、主pn接合
とフローティングガードリングを同時に形成するのに役
立つドーピングマスク上に再生される。
したがって、特定のマスクが夫々の特定の半導体デバイ
スに対応し、この結果、多種のこのようなデバイスをつ
くる場合にマスクの数が著しく多くなる。本発明の目的
は、１つの所定構造のガードリングに適応することがで
きる冒頭記載の様式の半導体デバイスを得ることにあ
る。
本発明は、高いドーピング濃度C0を有する第１導電型の
基板、同じ第１導電型でＣ＜C0の低いドーピング濃度Ｃ
を有するエピタキシャル表面層、このエピタキシャル表
面層と主プレーナpn接合を形成しその領域の大部分に亘
って接合深さXjを有する前記第１導電型と反対の第２導
電型の表面隣接領域、および前記の第２導電型のフロー
ティングガードリング構造を有する半導体デバイスにお
いて、基板とエピタキシャル表面層との間に、C0＞Ｃ´
＞Ｃのドーピング濃度Ｃ´を有する第１導電型の第２エ
ピタキシャル層が設けられたことを特徴とするものであ
る。
かくして、エピタキシャル表面層の厚さ、第２エピタキ
シャル層の濃度Ｃ´およびその厚さを調整すると、１つ
の所定のリング構造で、所望の最大動作電圧で動作し且
つ「オン」状態で最小抵抗をもつ半導体デバイスをつく
ることができる。
これは、最大動作電圧が異なる同タイプの１つのグルー
プのデバイスをつくる場合に特に当嵌る。ここにいう
「オン」状態の抵抗とは、例えばトランジスタに対して
は、トランジスタが「オン」された時のソース−ドレー
ン抵抗を、またダイオードに対しては、ダイオードが
「オン」された時のpn−接合にわたる抵抗を意味する。
本発明によれば、深さXjの主pn接合とフローティングガ
ードリング構造とが形成され、そのグループの各デバイ
スは最大動作電圧Ｖによって規定されるようにされた、
高濃度にドープされた基板とキャリヤ濃度Ｃを有する
「プレーナ」形の１つのグループの半導体デバイスは次
の特徴を有する、すなわち、１つの特定の構造のフロー
ティングガードリングが、厚さe0と濃度Ｃを有し且つそ
のグループのすべてのデバイスの最大動作電圧Ｖを超え
る最大動作電圧Vmを有する単一エピタキシャル層で形成
された基準デバイスと呼ばれるそのグループに属さない
同タイプの別のデバイスに対して決められ、このグルー
プの各デバイスもまた、一方においてはガードリング構
造として前記の特定構造のガードリングを有し、他方に
おいては、基板とエピタキシャル層との間に濃度Ｃを超
えるキャリヤ濃度Ｃ´を有する第２エピタキシャル層を
有し、エピタキシャル表面層の厚さｅと第２エピタキシ
ャル層の厚さｅ´との和は最大で厚さe0に等しい。
通常は、すべてのデバイスに対して、ガードリングの構
造は、所望のブレークダウン電圧と、エピタキシャル層
のドーピングレベル及び厚さの関数で選ばれる。このこ
とは、異なるガードリング構造を得るために多数のマス
クが必要とされることを意味する。けれども本発明によ
れば単一のガードリング構造がそのグループのすべての
デバイスに対して決められ、この場合これ等のデバイス
は単一のマスクによってつくることができ、多量生産に
明らかに有利である。
濃度Ｃ´および厚さｅとｅ´とは特に前記のグループの
デバイスを製造する第１の方法によって決められるもの
で、この第１の方法の特徴は、プレーナ構造の場合、基
準デバイスに対し、単一エピタキシャル層の厚さe0と濃
度Ｃを、該層のブレークダウン電圧が少なくとも最高動
作電圧Vmに等しくまた「オン」状態における抵抗Ronが
最小となるように計算し、次いで、深さXjを有する主pn
接合に関係したフローティングガードリングの特定の構
造を決め、そのグループの各デバイスに対し、ブレーク
ダウン電圧が少なくとも最大動作電圧Ｖに等しくまた
「オン」状態の抵抗Ronが最小であるように、ｅ＋ｅ´
＝e0を維持しながら厚さｅとｅ´および濃度Ｃ´を計算
することにある。
この方法は、そのグループのデバイスがそのエピタキシ
ャル層に関して同じ全体層を有し、したがって１つの標
準的なエピタキシャル操作に相当する程迄に簡単化でき
るという利点を有する。けれども、この方法で得られた
デバイスは、全体厚e0の寸法が一般的に大き過ぎ、特に
低い最大動作電圧を有する素子の全体厚に対して大き過
ぎるため、最適なRonを示さない。この欠点を除くため
に第２の方法を用いることができるが、この第２の方法
の特徴は、プレーナ構造の場合、基準デバイスに対し、
単一エピタキシャル層の厚さe0と濃度Ｃを、該層のブレ
ークダウン電圧が少なくとも最大動作電圧Vmに等しくま
た「オン」状態における抵抗Ronが最小となるように計
算し、次いで、深さXjを有する主pn接合に関係したフロ
ーティングガードリングの特定の構造を決め、そのグル
ープの各デバイスに対して、先ず、濃度Ｃ´と少なくと
も最大動作電圧Ｖに等しいブレークダウン電圧と「オ
ン」状態における最小抵抗Ronを得るプレーナ構造を有
する単一エピタキシャル層を可能にする濃度Ｃ´と全体
厚e0とを計算し、次いで、主pn接合と最初のガードリン
グ間の距離dlに少なくとも等しい厚さｅの値を決め、次
いで、厚さｅ´をｅ´０−ｅに等しく選ぶようにするこ
とにある。
本発明を容易に実施できるように、以下に添付の図面を
参照して実施例により更に詳しく説明する。
第１図は、例えばMOSトランジスタのドレーンを形成す
る高濃度C0にドープされた（この場合にはn+導電型の）
基板11と、キャリヤ濃度Ｃ（第１図の場合にはｎ導電型
の）を有するエピタキシャル表面層12とを有するプレー
ナタイプの半導体素子の断面図である。前記のエピタキ
シャル表面層12内には、深さXjを有する主pn接合13とフ
ローティングガードリング14が形成されており、このフ
ローティングガードリングは、pn接合13をブロックする
分極電圧が増加した時に表面のブレークダウンを避ける
ことができるようにしたもので、ブレークダウン電圧に
達する前は空乏層が各リングを順次横切る。エピタキシ
ャル表面層12は更に酸化物層20で被覆されている。前記
の接合13に対応する表面領域は金属電極21で被覆され、
この電極には、pn接合13が分極されるように、エピタキ
シャル表面層12に対して高い負電圧−Ｖが加えられる。
空乏層が結晶の縁に達するのを防ぐようにして結晶の周
縁に配されたn+リング22によって、安全性が補足され
る。フローティング電極23が前記のリング22と酸化物層
20の一部を覆っている。
第１図よりわかるように、半導体素子は、基板11とエピ
タキシャル表面層12との間に更にキャリヤ濃度Ｃ´の第
２エピタキシャル層15を有する。この濃度の異なる２つ
のエピタキシャル層の形態は、これ等層の濃度と厚さを
所定の適当な値とすることによって、フローティングガ
ードリングが設けられた場合に所定のブレークダウン電
圧を有し、「オン」状態において最小の抵抗Ronを有す
るデバイスを得ることを可能にする。この第１図では、
抵抗Ronは電極21とアースの間で測定された抵抗であ
る。実際上は、表面に隣接するp+領域とn+基板は低い抵
抗を有するので、抵抗Ronはエピタキシャル層ＣとＣ´
の厚さとドーピング濃度で決まる。特に、この形態は、
それ等の最大動作電圧の値だけが互に異なるこのような
１つのグループのデバイスの製造に対して唯１つのマス
クを使用することを可能にする。この場合、第２図に示
すように、厚さe0と濃度Ｃを有し且つそのグループのす
べてのデバイスの最大動作電圧よりも高い最大動作電圧
Vmを呈する単一エピタキシャル層18で形成された、基準
デバイス17と呼ぶこのグループに属しない同じタイプの
別のデバイスに対し、特定のフローティングガードリン
グ構造が決められる。このグループの各デバイス16は、
この場合、一方においては特定構造のガードリングを、
また他方においは、やはり第１図のように基板11とエピ
タキシャル表面層12間に位置する第２エピタキシャル層
15を有する。この第２エピタキシャル層15は、Ｃよりも
高いキャリヤ濃度Ｃ´を有し、その厚さｅ´は、和ｅ＋
ｅ´が最大でもe0と等しいような厚さである。
第２（ａ）図は、プレーナ構造の場合先ず基準デバイス
17に対し、単一エピタキシャル層18の厚さe0と濃度Ｃ
を、エピタキシャル表面層12のブレークダウン電圧少な
くとも最高動作電圧Vmに等しくまた「オン」状態の抵抗
Ronが最小であるように計算する第１の方法によってつ
くられたそのグループの１つのデバイス16を示す。次い
で、深さXjを有するpn接合13と関係するフローティング
ガードリングの前記の特定構造が決められる。次いで、
そのグループの各デバイス16に対し、ブレークダウン電
圧が少なくとも最大動作電圧Ｖと等しくまた「オン」状
態の抵抗Ronが最小となるように、ｅ＋ｅ´＝e0を維持
しながら厚さｅとｅ´および濃度Ｃ´を計算する。当業
者にはよく知られているこの計算に関しては、10頁と11
頁に計算法と関係刊行物が記載されている前記の欧州特
許出願が参考になる。
本願人は、例えば800Vの最大動作電圧Vmを有する基準デ
バイスを次のようなパラメータ Xj＝６μｍ e0＝80μｍ Ｃ＝1014cm-3と次のようなリ
ング構造（第３図参照） d1＝18μｍ d2＝20μｍ d3＝22μｍ w1＝w2＝w3＝w4＝10μｍ d4＝25μｍ d5＝29μｍ w5＝７μｍ d6＝44μｍ によって形成した。
同じリング構造を次のパラメータで形成された500Vの最
大動作電圧Ｖを有するデバイスを得るのに用いることが
でき、 Ｃ´＝２・1014cm-3 ｅ＝20μｍ ｅ´＝60μｍ エピタキシャルの全体の持続時間（duration）は何れの
場合も同じである。
第２（ｂ）図の半導体デバイス16は第２の方法によって
得られる。この第２の方法では、前記の第１の方法と同
じように基準デバイス17に対する濃度とガードリング構
造を決めた後、先ずそのグループの各デバイスに対し、
濃度Ｃ´および少なくとも最大動作電圧Ｖに等しいブレ
ークダウン電圧と「オン」状態における最小抵抗Ronを
得る平らな構造を有する単一のエピタキシャル層を可能
にする濃度Ｃ´と全体の厚さe0´を計算する。次いで、
pn接合13と最初のガードリング間の距離d1に少なくとも
等しい厚さｅの値を決め、次いで厚さｅ´をe0´−ｅに
等しく選ぶ。
一般的に、この製法は、第１の方法によるよりも薄くし
たがって「オン」状態で更に小さな抵抗を得ることを可
能にする。
特に、同じリング構造で、500Vの最大動作電圧Ｖを有す
るデバイスを次のパラメータで得られることがわかっ
た。
Ｃ＝1014cm-3 C1＝２・1014cm-3 ｅ＝40μｍ ｅ´＝15μｍ このデバイスの全体厚さは、前の実施例における80μｍ
の代わりに55μｍであり、その「オン」状態の抵抗は更
に低い。
【図面の簡単な説明】
第１図は本発明の半導体デバイスの断面図、 第２図は基準デバイスの断面図、 第２（ａ）図と第２（ｂ）図は第２図の基準デバイスよ
り本発明の２つの方法でつくられた２つのクラスに属す
る２つのデバイスの夫々断面図、 第３図はガードリングの構造のパラメータの定義を示す
断面図である。 11……基板 12……エピタキシャル表面層 13……主pn接合 14……フローティングガードリング 15……第２エピタキシャル層 17……基準デバイス 18……単一エピタキシャル層 20……酸化物層 21……金属電極 23……フローティング電極

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】高いドーピング濃度C0を有する第１導電型
    の基板、同じ第１導電型でＣ＜C0の低いドーピング濃度
    Ｃを有するエピタキシャル表面層、このエピタキシャル
    表面層と主プレーナpn接合を形成しその領域の大部分に
    亘って接合深さXjを有する前記第１導電型と反対の第２
    導電型の表面隣接領域、および前記の第２導電型のフロ
    ーティングガードリング構造を有する半導体デバイスに
    おいて、基板とエピタキシャル表面層との間に、C0＞Ｃ
    ´＞Ｃのドーピング濃度Ｃ´を有する第１導電型の第２
    エピタキシャル層が設けられたことを特徴とする半導体
    デバイス。
  2. 【請求項２】特許請求の範囲第１項記載の構造のプレー
    ナ形の半導体デバイスのグループであって、このグルー
    プの各デバイスは特定の最大動作電圧Ｖによって規定さ
    れ、このグループのすべてのデバイスは同じガードリン
    グ構造を有し、このガードリング構造は、厚さe0と濃度
    Ｃを有し且つそのグループのすべてのデバイスの最大動
    作電圧Ｖを超える最大動作電圧Vmを呈する単一エピタキ
    シャル層で形成された該グループに属さない基準デバイ
    スに対して決められ、エピタキシャル表面層の厚さｅと
    第２エピタキシャル層の厚さｅ´の和は最大で厚さe0に
    等しい特許請求の範囲第１項記載の半導体デバイス。
  3. 【請求項３】プレーナ構造の場合、基準デバイスに対
    し、単一エピタキシャル層の厚さe0と濃度Ｃを、該層の
    ブレークダウン電圧が少なくとも最大動作電圧Vmに等し
    くまた「オン」状態における抵抗Ronが最小となるよう
    に計算し、次いで、深さXjを有する主pn接合に関係した
    フローティングガードリングの特定の構造を決め、この
    グループの各デバイスに対し、ブレークダウン電圧が少
    なくとも最大動作電圧Ｖに等しくまた「オン」状態の抵
    抗Ronが最小であるように、ｅ＋ｅ´＝e0を維持しなが
    ら厚さｅとｅ´および濃度Ｃ´を計算することを特徴と
    する半導体デバイスの製造方法。
  4. 【請求項４】プレーナ構造の場合、基準デバイスに対
    し、単一エピタキシャル層の厚さe0と濃度Ｃを、該層の
    ブレークダウン電圧が少なくとも最大動作電圧Vmに等し
    くまた「オン」状態における抵抗Ronが最小となるよう
    に計算し、次いで、深さXjを有する主pn接合に関係した
    フローティングガードリングの特定構造を決め、そのグ
    ループの各デバイスに対して、先ず、濃度Ｃ´と少なく
    とも最大動作電圧Ｖに等しいブレークダウン電圧と「オ
    ン」状態において最小の抵抗Ronを得るプレーナ構造を
    有する単一エピタキシャル層を可能にする濃度Ｃ´と全
    体厚ｅ´ｏとを計算し、次いで、主pn接合と最初のガー
    ドリング間の距離dlに少なくとも等しい厚さｅの値を決
    め、次いで、厚さｅ´をｅ´０−ｅに等しく選ぶ特許請
    求の範囲第３項記載の半導体デバイスの製造方法。
JP61092444A 1985-04-26 1986-04-23 ガ−ドリング構造を有するプレ−ナ形の半導体デバイスおよびその製造方法 Expired - Lifetime JPH0799747B2 (ja)

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FR8506410 1985-04-26

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JPS61248555A JPS61248555A (ja) 1986-11-05
JPH0799747B2 true JPH0799747B2 (ja) 1995-10-25

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