JPS6339109B2 - - Google Patents

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JPS6339109B2
JPS6339109B2 JP54112468A JP11246879A JPS6339109B2 JP S6339109 B2 JPS6339109 B2 JP S6339109B2 JP 54112468 A JP54112468 A JP 54112468A JP 11246879 A JP11246879 A JP 11246879A JP S6339109 B2 JPS6339109 B2 JP S6339109B2
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JP
Japan
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semiconductor region
semiconductor
region
junction
doping concentration
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JP54112468A
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English (en)
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JPS5553455A (en
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Jakuriin Andore
Uaisuhaaru Eeritsuhi
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BBC Brown Boveri France SA
Original Assignee
BBC Brown Boveri France SA
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Publication date
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Publication of JPS6339109B2 publication Critical patent/JPS6339109B2/ja
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction

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Description

【発明の詳細な説明】 本発明は第１の半導体領域と第２の半導体領域
との間に形成される、2KV以上の逆方向電圧を
遮断するように整合されたプレーナ阻止形PN接
合部を有しており、前記２つの半導体領域が半導
体回路素子の共通の主表面を形成しており、その
際第１の半導体領域を第２の半導体領域が取囲ん
でおり、PN接合部は前記２つの半導体領域の間
で前記主表面上に達しており、さらに前記第２の
半導体領域中に前記主表面に接して少なくとも１
つの、第１の半導体領域と同じ導電形の環状帯域
が設けられて、おり、該環状帯域がPN接合部
を、第２の半導体領域の環状の部分によつて分離
された形で取囲んでいる、半導体回路素子に関す
る。
斯様な半導体回路素子は例えば刊行物“サイリ
スタ フイジツクス”、A.Blicher著、1976年刊、
ニユーヨーク スプリンゲル、第231〜241頁に記
載されている。この公知の半導体回路素子では、
環状帯域（以下保護リングと称する）を用いて素
子表面の電界強度分布を調節することによつて素
子の遮断特性が高められている。然るに斯様な公
知の回路素子は、2KV以上の遮断電圧では、相
応する大きな能動面部分に応じて多数の保護リン
グを必要とする欠点を有する。
本発明の基礎とする課題は、遮断電圧が同じ場
合公知の回路素子に対して、所要の保護リングの
数または保護リングの間隔を相互に減少できるよ
うに構成された冒頭に述べた形式の半導体回路素
子を提供することである。
本発明によればこの課題は、冒頭に述べた形式
の半導体回路素子において、本発明の特許請求の
範囲第１項記載の特徴的構成により解決される。
次に本発明を図示の実施例につき詳しく説明す
る。
第１図に示した半導体ダイオードは僅かにドー
ピングされた例えば1014cm-3のドーピング濃度を
有するＮ形基体領域と、この基体領域内に拡散さ
れたＰ形領域２とを有する。例えばこのＰ形領域
の不純物濃度を表面で1017cm-3とすることができ
る。実際にかなり小さな不純物濃度に基づき、
PN−接合部４で測定されたＮ形領域１内の空間
電荷領域３の幅はＰ形領域２の空間電荷領域３′
の幅よりかなり大きい。この空間電荷領域は保護
リング５によつて、この半導体回路素子の表面に
沿つて付加的に拡大されるようになる（保護リン
グの作用については冒頭に述べたBlicherの著書
参照）。本発明においてそれぞれの保護リング５
の側方のPN−接合縁付近にN+形領域６が設けて
ある。例えばこの領域のドーピング濃度はこの回
路素子の表面で1017cm-3である。
N+形領域６の作用は第２図、例えば第２図ｂ
に示されている。点Ａ，Ｂ，Ｄは図示のように、
N+形領域６がない場合、電界強度が３角形に変
化することを示す。そこでこの付加的な阻止層と
して作用する領域を設けると、その領域の大きな
ドーピング濃度に基づき、電界強度は第２図ｂに
A′，B′，C′，E′で示すように台形で変化するよ
うになる。それ故第２図ｂからすぐわかるよう
に、積分∫Edxで定義される電圧積分値は、付加
的なN+形領域６を設けるとこの領域を有しない
公知の回路素子の場合より、かなり大きくするこ
とができる。Ｐ形領域間の間隔を比較した場合、
N+形領域によつてこの間隔は短縮される、即ち
d′からｄに変化するようになる。それ故所定の面
上に、これまで公知の半導体回路素子で可能であ
つたより多くの保護リングを設けることができる
（有利にはｄ＝d′／２である）。
例えば本発明による構成においては、保護リン
グを設けるために必要な面が大き過ぎる場合と同
時に、実際に従来から保護リングが所望のように
設けられている場合にも、すべての場合に有利で
ある。それはその場合、本発明により保護リング
を構成すると、表面の電界強度が低下すると同時
に湾曲したPN−接合部４の影響も軽減されるか
らである。
一般にN+形領域６の幅は、少くともこの領域
の１点で常に電界がなくなるように選択する。
N+形領域の幅は略10μｍと200μｍとの間の値を有
する。またこれと同じ考え方はN+形領域の深さ
に対しても当てはまる。通常N+形領域の深さは
回路素子の表面から測定して10μｍと200μｍとの
間である。実際に個々の場合前述の標準値からず
れている方が有利な場合もある。例えば点C′，
E′（第２図ｂ参照）の部分で電界強度の変化を正
確に調節する場合は、付加的にN+形領域６の表
面をエツチングしてこの領域のドーピング濃度を
減少するようにすべきである。また相応する電界
強度値に調節するために、先ず第１に後続の拡散
過程で相応するマスキングによつて細長いN+形
領域を形成して、実際にN+形領域は前述の構成
と比較して小さな無電界部分しか持たず、しかも
C′，E′の部分の電界強度は正確に所望の値を有す
るようにすることができる。
N+形領域６と保護リング５間の間隔は臨界的
なものではない。この間隔を０〜50μｍとするこ
とができる。
第３図に示した構成によれば、付加的に設けら
れた僅かにドーピングされたN-形領域７によつ
て、所望の方形に良好に近似した電界分布を得る
ことができる（第３図ｂ参照）。この領域を全体
の部分に亘つて設けることもできるが、第３図ａ
に示したようにＰ形領域２とN+形領域６間の領
域の部分に設けることもできる。
Ｎ形領域１に比べて僅かなN-形領域７のドー
ピング濃度を、直接にアウト デイフユージヨン
によるかまたはエピタキシヤル成長によつて発生
できる。間接的にN-形領域のドーピング濃度を、
（拡散過程と組合わせた）イオン注入によるかま
たはＰ−拡散（場合によつては後で表面層のエツ
チングを行う）によつて僅かに不純物の補償、調
節をすることができる。
所望されない反転チヤンネルの形成を阻止する
ためにN-形領域７の表面のドーピング濃度を、
受動化層の形で1013〜1014cm-3より大きくなるよ
うな値にすべきである。
それ故1014cm-3以上のドーピング濃度平均値を
有するＮ形ベース領域１を有する半導体回路素子
において、付加的なN-形領域７を設けるのは適
当でない。むしろこの場合はN-形領域をN2 +形
領域で置き換えると有利である。このN2 +形領域
のドーピング濃度は実際にＮ形領域１のドーピン
グ濃度より大きいが、N+形領域のドーピング濃
度より小さい。N2 +形領域のドーピング濃度は、
許容される電界強度を保持しながら△Ｕ＝∫E・
dxができるだけ大きな値になるように、選択す
る。このN2 +形の層をＰ形領域２とN+形領域６
との間の全領域に設けた場合、それによつて所望
されない反転チヤネルの形成は阻止される。
また本発明はダイオードだけに限定されるもの
ではなく、PN−接合部を有する任意の半導体回
路素子に用いられる。例えば第４図はサイリスタ
の部分を示す断面図である。順方向で遮断する接
合部I2の遮断特性を改善するために、Ｎ形の基体
１′の表面に保護リング５′とN+形領域６′とを設
けている。それに対して逆方向で決定的な遮断作
用をする接合部I1の遮断持性を改善するために保
護リング５″とN+形領域６″とN-形領域７″とが
設けてある。
【図面の簡単な説明】
第１図は本発明による保護リングに付加して設
けられたN+形領域を有する遮断方向の極性を与
えたダイオードを示す断面略図、第２図ａは第１
図のダイオードのPN−接合部と保護リング間の
部分を拡大して示す断面略図、第２図ｂは第２図
ａのダイオードの部分の電界強度分布を示す線
図、第３図ａは第２図と同じ部分にN+形領域に
付加してN-形領域を設けて示す断面略図、第３
図ｂは第３図ａの部分の電界強度分布を示す線
図、第４図は本発明により構成されたサイリスタ
の要部を示す断面略図である。 １，１′……Ｎ形基体領域、２，２′……Ｐ形領
域、３，３′……空間電荷領域、４……PN−接
合部、５，５′，５″……保護リング、６，６′，
６″……N+形領域、７，７″……N-形領域。

Claims (1)

  1. 【特許請求の範囲】 １ 第１の半導体領域と第２の半導体領域との間
    に形成される、2KV以上の逆方向電圧を遮断す
    るように形成されたプレーナ阻止形PN接合部を
    有しており、前記２つの半導体領域が半導体回路
    素子の共通の主表面を形成しており、その際第１
    の半導体領域を第２の半導体領域が取囲んでお
    り、PN接合部は前記２つの半導体領域の間で前
    記主表面上に達しており、さらに前記第２の半導
    体領域中に前記主表面に接して少なくとも１つ
    の、第１の半導体領域と同じ導電形の環状帯域が
    設けられており、該環状帯域がPN接合部を、第
    ２の半導体領域の環状の部分によつて分離された
    形で取囲んでいる、半導体回路素子において、第
    ２の半導体領域と同じ導電形のただし第２の半導
    体領域より大きなドーピング濃度を有する少なく
    とも１つの第３の半導体領域が、前記第２の半導
    体領域のPN接合部と環状の部分に前記主表面に
    接して設けられており、前記第３の半導体領域の
    ドーピング濃度と幅が、PN接合部が遮断方向に
    電圧をかけられても前記第３の半導体領域の少な
    くとも１点で電界強度がゼロのままに保持される
    ように選定されており、第３の半導体領域の幅が
    10μｍ〜200μｍの間であり、 第３の半導体領域と各々の環状帯域との間の距
    離が０〜50μｍであることを特徴とする半導体回
    路素子。 ２ 第２の半導体領域と同じ導電形であるがそれ
    よりも僅かなドーピング濃度を有する第４の半導
    体領域を有しており、該第４の半導体領域がPN
    接合部と、前記第１の半導体領域に最も近い第１
    の環状帯域との間に設けられている特許請求の範
    囲第１項記載の半導体回路素子。
JP11246879A 1978-10-11 1979-09-04 Semiconductor circuit element having at least one planar pn junction and region protective ring Granted JPS5553455A (en)

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CH1053978 1978-10-11

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