JPH0488677A - 半導体素子 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は高電圧用の半導体素子に適用して有効な半導体
素子の製造方法に関する。
素子の製造方法に関する。
Ｂ０発明の概要
本発明は、例えばＰＮ−Ｎ量やＰ”ＮＮ”等のようにＰ
Ｎ接合を有し、低抵抗層が２層構造になっている半導体
素子において、 例えばＰＮ−Ｎ”構造の素子の場合、Ｎ”層のＰ層側４
１５以上の部分とＰ層との側面に水平線に対する角度β
をβ−〇°±１５°の角度を持たせ、Ｎ−層からＮ量層
に亘ってＮ“層側に向かうにつれて断面積が減少するよ
うに構成すると共に、素子の設計耐電圧ＶＤｍａｘに関
してｌｏｇ Ｖｏ ｗａｘ≦１゜６０−０．４６ｌｏｇ
βとすることにより、表面電界集中を緩和し、しかも加
工形状を簡単にしたものである。
Ｎ接合を有し、低抵抗層が２層構造になっている半導体
素子において、 例えばＰＮ−Ｎ”構造の素子の場合、Ｎ”層のＰ層側４
１５以上の部分とＰ層との側面に水平線に対する角度β
をβ−〇°±１５°の角度を持たせ、Ｎ−層からＮ量層
に亘ってＮ“層側に向かうにつれて断面積が減少するよ
うに構成すると共に、素子の設計耐電圧ＶＤｍａｘに関
してｌｏｇ Ｖｏ ｗａｘ≦１゜６０−０．４６ｌｏｇ
βとすることにより、表面電界集中を緩和し、しかも加
工形状を簡単にしたものである。
Ｃ０従来の技術
高耐圧ダイオードやゲートターンオフサイリス”りなど
の高耐圧素子は、主ＰＮ接合の表面電界を弱めてやらな
いと、ＰＮ接合のもつ本来の耐圧よりも低い電圧で電子
なだれ降伏が起こって高耐圧素子を作ることができない
。このため、ベベルと呼ばれる接合の露出部を含む表面
に傾斜をつけて加工する方法が一般に用いられている。
の高耐圧素子は、主ＰＮ接合の表面電界を弱めてやらな
いと、ＰＮ接合のもつ本来の耐圧よりも低い電圧で電子
なだれ降伏が起こって高耐圧素子を作ることができない
。このため、ベベルと呼ばれる接合の露出部を含む表面
に傾斜をつけて加工する方法が一般に用いられている。
上記方法には第５図（Ａ）〜（Ｂ）に示すようなものが
ある。すなわち、第５図（Ａ）に示すように、不純物ド
ープ量の少ない高抵抗側から、不純物ドープ量の多い低
抵抗側に向かって断面積が増大する正ベベル法と、第５
図（Ｂ）に示すように不純物ドープ量の多い低抵抗側か
ら不純物ドープ量の少ない高抵抗側に向かって断面積が
増大する負ベベル法がある。これらの方法は表面電界を
弱める効果があり、特に正ベベル法ではＰＮ接合の理論
耐圧を実現する事も可能である。
ある。すなわち、第５図（Ａ）に示すように、不純物ド
ープ量の少ない高抵抗側から、不純物ドープ量の多い低
抵抗側に向かって断面積が増大する正ベベル法と、第５
図（Ｂ）に示すように不純物ドープ量の多い低抵抗側か
ら不純物ドープ量の少ない高抵抗側に向かって断面積が
増大する負ベベル法がある。これらの方法は表面電界を
弱める効果があり、特に正ベベル法ではＰＮ接合の理論
耐圧を実現する事も可能である。
電圧を減少させるために、第６図に示すように、低抵抗
側のＮ量を比較的低濃度のＮ−層と比較的高濃度のＮ“
層とから形成するＰＮ−Ｎ″′（又はＰ”ＮＮ”、ＰＩ
Ｎ、ＰＮＮ）構造が用いられている。
側のＮ量を比較的低濃度のＮ−層と比較的高濃度のＮ“
層とから形成するＰＮ−Ｎ″′（又はＰ”ＮＮ”、ＰＩ
Ｎ、ＰＮＮ）構造が用いられている。
これらは空乏層の伸びをＮ量層で止めてやることにより
、Ｎ−Ｎ１層の幅を狭くしてオン電圧を減少させている
。このＰＮ−Ｎ＋槽構造は耐電圧を印加した場合、電界
強度分布がＰＮ構造と異なるため、上記の正ベベルと負
ベベルでは表面電界強度はあまり弱められず高耐圧は実
現できない。例えば、正ベベルでは表面電界強度分布は
第７図のようになり、Ｎ量層に電界が集中してしまう。
、Ｎ−Ｎ１層の幅を狭くしてオン電圧を減少させている
。このＰＮ−Ｎ＋槽構造は耐電圧を印加した場合、電界
強度分布がＰＮ構造と異なるため、上記の正ベベルと負
ベベルでは表面電界強度はあまり弱められず高耐圧は実
現できない。例えば、正ベベルでは表面電界強度分布は
第７図のようになり、Ｎ量層に電界が集中してしまう。
この集中のために、正ベベルでは高耐圧を実現できない
。
。
ところが、近年、素子の定常損失すなわちオン第６図に
示すような構造に適したベベル法として、特開平１−３
１８２６３号に提案されているような２段ベベル構造が
ある。この２段ベベル構造は、第８図に示すように、Ｐ
層側からＮ−層の４１５以上を占める面の第１のベベル
加工部Ａの角度αを０゜±１５″にすることによりＮ“
層の表面に集中した電界を最小にし、かつＮ″−層から
Ｎ−層の１１５以下を占める面の第２のベベル加工部Ｂ
の角度βを４０°±２０°にすることによりＮ“層の表
面に集中した電界を緩和させたものである。第９図に示
す構造は、エピタキシャル成長法と不純物拡散法を組み
合わせたＮ＋層形成方法で作成したもので、低濃度で厚
いほぼ理想的なＮ゛層を有する素子に適していて、熱緩
衝板に合金された素子をサンドブラスト加工するだけで
簡単に得られる。この方法により９０００Ｖの耐電圧を
有する素子が製作されている。
示すような構造に適したベベル法として、特開平１−３
１８２６３号に提案されているような２段ベベル構造が
ある。この２段ベベル構造は、第８図に示すように、Ｐ
層側からＮ−層の４１５以上を占める面の第１のベベル
加工部Ａの角度αを０゜±１５″にすることによりＮ“
層の表面に集中した電界を最小にし、かつＮ″−層から
Ｎ−層の１１５以下を占める面の第２のベベル加工部Ｂ
の角度βを４０°±２０°にすることによりＮ“層の表
面に集中した電界を緩和させたものである。第９図に示
す構造は、エピタキシャル成長法と不純物拡散法を組み
合わせたＮ＋層形成方法で作成したもので、低濃度で厚
いほぼ理想的なＮ゛層を有する素子に適していて、熱緩
衝板に合金された素子をサンドブラスト加工するだけで
簡単に得られる。この方法により９０００Ｖの耐電圧を
有する素子が製作されている。
Ｄ１発明が解決しようとする課題
第９図で示す２段ベベル構造及びサンドブラストによる
製法は、耐電圧９ＫＶまでの素子に適用した場合、歩留
り良く設計耐電圧を達成することができる。ところが、
Ｎ”層を厚くして設計耐電圧を９に’Ｖより高くしても
、本構造及び製法では９ＫＶ程度が限界でそれ以上の耐
電圧を達成することはできなかった。
製法は、耐電圧９ＫＶまでの素子に適用した場合、歩留
り良く設計耐電圧を達成することができる。ところが、
Ｎ”層を厚くして設計耐電圧を９に’Ｖより高くしても
、本構造及び製法では９ＫＶ程度が限界でそれ以上の耐
電圧を達成することはできなかった。
本発明は上述の問題点に鑑みてなされたもので、その目
的はＰＮＮ構造の高耐圧素子において、高耐圧素子を実
現するために十分な程度に素子の側面形状を改良するこ
とにより、高性能な半導体素子を提供することである。
的はＰＮＮ構造の高耐圧素子において、高耐圧素子を実
現するために十分な程度に素子の側面形状を改良するこ
とにより、高性能な半導体素子を提供することである。
Ｅ１課題を解決するための手段
本発明は、上記目的を達成するために、Ｐ型不純物をド
ーピングした低抵抗層と、高抵抗層を構成する第１の層
及びこの第１の層よりもＮ型不純物の濃度が高い第２の
層とをこの順に積層してなる半導体素子において、前記
第１の層の側面における前記低抵抗層側の４１５以上を
占める部分を素子の水平面に対する角度αが０″′±１
５″の角度になるように形成した第１の加工部と、前記
第２の層の側面における第１の加工部に続く部分から第
２の層側に向かうにつれて断面積が減少すると共に前記
第２の層の側面から第２の層の側面までの１１５以下を
占める第２の加工部を有してなり、この第２の加工部の
側面の素子の水平面に対する角度βが素子の設定耐電圧
ＶＤＩＩｌａｘに関してｌｏｇ ＶＤ ｍａｘ≦１．６
０−０．４６ｌｏｇβである。
ーピングした低抵抗層と、高抵抗層を構成する第１の層
及びこの第１の層よりもＮ型不純物の濃度が高い第２の
層とをこの順に積層してなる半導体素子において、前記
第１の層の側面における前記低抵抗層側の４１５以上を
占める部分を素子の水平面に対する角度αが０″′±１
５″の角度になるように形成した第１の加工部と、前記
第２の層の側面における第１の加工部に続く部分から第
２の層側に向かうにつれて断面積が減少すると共に前記
第２の層の側面から第２の層の側面までの１１５以下を
占める第２の加工部を有してなり、この第２の加工部の
側面の素子の水平面に対する角度βが素子の設定耐電圧
ＶＤＩＩｌａｘに関してｌｏｇ ＶＤ ｍａｘ≦１．６
０−０．４６ｌｏｇβである。
Ｆ０作用
ＰＮ−Ｎ・構造では、設計耐電圧を高くするほどＮ−層
は厚くなり、Ｎ”層での表面電界での集中が強くなる。
は厚くなり、Ｎ”層での表面電界での集中が強くなる。
それ故、Ｎ゛層での表面電界をより弱めてやらなければ
ならない。角度βが小さいほどＮ＋層の表面積が広くな
り、Ｎ゛層での表面電界は弱められる。そこで、角度β
と耐電圧ＶＤとの関係を実験により調べたところ、ｌｏ
ｇ Ｖｏ＝ １ 。
ならない。角度βが小さいほどＮ＋層の表面積が広くな
り、Ｎ゛層での表面電界は弱められる。そこで、角度β
と耐電圧ＶＤとの関係を実験により調べたところ、ｌｏ
ｇ Ｖｏ＝ １ 。
６０−０．４６ｌｏｇβの式が成り立つことが判った。
ただし、ＶＤは設計耐電圧を越えない値である。
以上より、本発明では、βをｌｏｇ Ｖｏ ｍａｘ≦１
゜６０−０．４６ｌｏｇβ（ここでＶｏＸｌａＸは設計
耐電圧）の条件を満たすということで、９ＫＶ以上の耐
電圧を達成することができる。
゜６０−０．４６ｌｏｇβ（ここでＶｏＸｌａＸは設計
耐電圧）の条件を満たすということで、９ＫＶ以上の耐
電圧を達成することができる。
Ｇ、実施例
以下に本発明の実施例を第１図〜第５図を参照しながら
説明する。
説明する。
第１図は本発明の実施例による半導体素子のサンプル１
群を示し、第１図において１はＮ層層からなるＮエミツ
タ層、２はＰ層からなるＰベース層で低抵抗層を形成し
、３はＮ−層からなるＮベース層で第１の層を形成する
とともに、４はＮ″′層からなるＮバッファ層で第２の
１を形成する。
群を示し、第１図において１はＮ層層からなるＮエミツ
タ層、２はＰ層からなるＰベース層で低抵抗層を形成し
、３はＮ−層からなるＮベース層で第１の層を形成する
とともに、４はＮ″′層からなるＮバッファ層で第２の
１を形成する。
５はＰ＋層からなるＰエミッタ層、６はアノード電極、
７はカソード電極、８はゲート電極、９はシリコーンか
らなるパッシベーションゴム、１０はテフロン支持板で
ある。
７はカソード電極、８はゲート電極、９はシリコーンか
らなるパッシベーションゴム、１０はテフロン支持板で
ある。
第１図の半導体素子は次のようにして作られる。
比抵抗２４００Ωｃｉｔ、厚み２０００ μｗのＮ型単
結晶Ｓｉウェハを出発材料として、このウェハに適量の
リンをデポジションし、この上にエピタキシャル成長層
を形成する。このエピタキシャル成長層は、低ドーピン
グであれば、Ｎ型、Ｐ型のいずれでもよい。この後、押
し込み拡散を行うと、リン拡散はＮ型ウェハの内部方面
とエピタキシャル層の方向との両方向に進行し、Ｎ層が
形成される。この場合の熱処理時間は、同一温度のとき
には押し込み拡散に比べて１／４以下と大幅に短縮され
、しかも同一ピーク濃度、同−拡散深さとなる。
結晶Ｓｉウェハを出発材料として、このウェハに適量の
リンをデポジションし、この上にエピタキシャル成長層
を形成する。このエピタキシャル成長層は、低ドーピン
グであれば、Ｎ型、Ｐ型のいずれでもよい。この後、押
し込み拡散を行うと、リン拡散はＮ型ウェハの内部方面
とエピタキシャル層の方向との両方向に進行し、Ｎ層が
形成される。この場合の熱処理時間は、同一温度のとき
には押し込み拡散に比べて１／４以下と大幅に短縮され
、しかも同一ピーク濃度、同−拡散深さとなる。
なお、拡散条件を適当に選択すれば、特別の押し込み拡
散工程を設けることなく、後の工程で当然行われるので
あろうＰベース及びＰエミッタ拡散時の熱処理を利用す
ることができる。
散工程を設けることなく、後の工程で当然行われるので
あろうＰベース及びＰエミッタ拡散時の熱処理を利用す
ることができる。
このようにして、第３図に示すような不純物濃度分布を
持つ設計耐電圧２２ＫＶのゲートターンオフサイリスタ
を試作した。この試作した素子をサンドブラストで端面
加工し、第１の加工部である第１のベベル加工部Ａ及び
第２の加工部である第２のベベル加工部Ｂ％形成した後
、パッシベーションゴム９で保護した。このとき、加工
部Ｂの角度βを変化させた。
持つ設計耐電圧２２ＫＶのゲートターンオフサイリスタ
を試作した。この試作した素子をサンドブラストで端面
加工し、第１の加工部である第１のベベル加工部Ａ及び
第２の加工部である第２のベベル加工部Ｂ％形成した後
、パッシベーションゴム９で保護した。このとき、加工
部Ｂの角度βを変化させた。
第４図にこのときの漏れ電流１ｍＡ（室温）における耐
電圧の結果を角度βとの関係で示す。ここでβはＢ部が
曲面であるため、Ｎ−層とＮ中層との接合部での面角度
とした。この結果からサンプル１群では上記のβとＶＤ
との関係が成り立っていることが判る。
電圧の結果を角度βとの関係で示す。ここでβはＢ部が
曲面であるため、Ｎ−層とＮ中層との接合部での面角度
とした。この結果からサンプル１群では上記のβとＶＤ
との関係が成り立っていることが判る。
しかし、第２図に示すサンプル■群では、第４図に示す
ように上記の関係式から大きくずれている。この原因は
サンプル■群では、第２図に示すように、Ａ部とＢ部と
の面で作られる境界の角度のうち、垂線よりＢ面側の角
度Ｘ−γ−（９０゜−α）であるから、γ−（９０°−
α）＞９０’でγ＋α＞ｉｇｏ’でなければならない。
ように上記の関係式から大きくずれている。この原因は
サンプル■群では、第２図に示すように、Ａ部とＢ部と
の面で作られる境界の角度のうち、垂線よりＢ面側の角
度Ｘ−γ−（９０゜−α）であるから、γ−（９０°−
α）＞９０’でγ＋α＞ｉｇｏ’でなければならない。
しかるに角度Ｘが９０’未満であるため、この部分に電
界が集中し耐電圧が上記の式の値より劣化するためであ
る。第５図に、本発明により達成された実施例の室温に
おける２１ＫＶの耐電圧特性を示す。
界が集中し耐電圧が上記の式の値より劣化するためであ
る。第５図に、本発明により達成された実施例の室温に
おける２１ＫＶの耐電圧特性を示す。
この場合、素子はペレット径８８ｍφである。
Ｈ１発明の効果
本発明は上述の如くであって、第１の層の側面における
低抵抗層側の４１５以上を占める部分を素子の水平面に
対する角度αがθ″±１５°になるようにし、第２の層
の側面に該第２の層側に向かうにつれて断面積が減少す
ると共に前記第１の層の側面から第２の層の側面までの
１１５以下を占めるベベル加工部の側面の素子の水平面
に対する角度βが素子の設定電圧ＶＤｎ＋ａｘに関して
ｌｏｇＶ、ｍａｘ≦１．６０−０．４６ｌｏｇβとなる
ようにしたから、表面電界強度が弱められ、設計どおり
の高耐圧が得られる。
低抵抗層側の４１５以上を占める部分を素子の水平面に
対する角度αがθ″±１５°になるようにし、第２の層
の側面に該第２の層側に向かうにつれて断面積が減少す
ると共に前記第１の層の側面から第２の層の側面までの
１１５以下を占めるベベル加工部の側面の素子の水平面
に対する角度βが素子の設定電圧ＶＤｎ＋ａｘに関して
ｌｏｇＶ、ｍａｘ≦１．６０−０．４６ｌｏｇβとなる
ようにしたから、表面電界強度が弱められ、設計どおり
の高耐圧が得られる。
第１図は本発明の実施例を示す断面図、第２図は本発明
の他の実施例を示す断面図、第３図は実施例の素子の不
純物濃度分布を示すグラフ、第４図は耐電圧特性を示す
グラフ、第５図は耐電圧特性を示すグラフ、第６図（Ａ
）〜（Ｂ）はそれぞれ従来例を示す断面図、第７図は同
じ〈従来例を示す断面図、第８図は従来例の素子の表面
電界強度分布を示すグラフ、第９図は従来例を示す断面
図である。 Ａ・・・第１のベベル加工部、Ｂ・・・第２のベベル加
工部、■・・・Ｎ＋エミッタ層、２・・・Ｐベース層、
３・・・Ｎ−ベース層、４・・・Ｎ＋バッファ層、５・
・Ｐ＋エミツタ層、６・・・アノード電極、７・・・カ
ソード電極、８・・・ゲート電極、９・・・パッシベー
ションゴム、１０・・・テフロン支持リング。 外１名 第３図 １良労乍Ｉ 第５図 ｔｉｉ’ｔｔＦＬ竹・区 （ｋＶ） 第６図 、４Ｌ、ＪｎｌＩＴ面配 （Ａ） （Ｂ） 第７図 柾米Ｏ路面刀
の他の実施例を示す断面図、第３図は実施例の素子の不
純物濃度分布を示すグラフ、第４図は耐電圧特性を示す
グラフ、第５図は耐電圧特性を示すグラフ、第６図（Ａ
）〜（Ｂ）はそれぞれ従来例を示す断面図、第７図は同
じ〈従来例を示す断面図、第８図は従来例の素子の表面
電界強度分布を示すグラフ、第９図は従来例を示す断面
図である。 Ａ・・・第１のベベル加工部、Ｂ・・・第２のベベル加
工部、■・・・Ｎ＋エミッタ層、２・・・Ｐベース層、
３・・・Ｎ−ベース層、４・・・Ｎ＋バッファ層、５・
・Ｐ＋エミツタ層、６・・・アノード電極、７・・・カ
ソード電極、８・・・ゲート電極、９・・・パッシベー
ションゴム、１０・・・テフロン支持リング。 外１名 第３図 １良労乍Ｉ 第５図 ｔｉｉ’ｔｔＦＬ竹・区 （ｋＶ） 第６図 、４Ｌ、ＪｎｌＩＴ面配 （Ａ） （Ｂ） 第７図 柾米Ｏ路面刀
Claims (2)
- （１）Ｐ型不純物をドーピングした低抵抗層と、高抵抗
層を構成する第１の層及びこの第１の層よりもＮ型不純
物の濃度が高い第２の層とをこの順に積層してなる半導
体素子において、 前記第１の層の側面における前記低抵抗層側の４／５以
上を占める部分を素子の水平面に対する角度αが０゜±
１５゜の角度になるように形成した第１の加工部と、前
記第２の層の側面における第１の加工部に続く部分から
第２の層側に向かうにつれて断面積が減少すると共に前
記第２の層の側面から第２の層の側面までの１／５以下
を占める第２の加工部を有してなり、この第２の加工部
の側面の素子の水平面に対する角度βが素子の設計耐電
圧Ｖ＿Ｄｍａｘに関してｌｏｇＶ＿Ｄｍａｘ≦１．６０
−０．４６ｌｏｇβであることを特徴とする半導体素子
。 - （２）Ｐ型不純物をドーピングした低抵抗層と、高抵抗
層を構成する第１の層及びこの第１の層よりもＮ型不純
物の濃度が高い第２の層とをこの順に積層してなる半導
体素子において、 前記第１の層の側面における前記低抵抗層側の４／５以
上を占める時分を素子の水平面に対する角度αが０゜±
１５゜の角度になるように形成した第１の加工部と、前
記第２の層の側面における第１の加工部に続く部分から
第２の層側に向かうにつれて断面積が減少すると共に前
記第２の層の側面から第２の層の側面までの１／５以下
を占める第２の加工部を有してなり、この第２の加工部
の側面が曲面に形成され、この曲面の前記第１の層と第
２の層との接合部における面角度βが素子の設計電圧Ｖ
＿Ｄｍａｘに関してｌｏｇＶ＿Ｄｍａｘ≦１．６０−０
．４６ｌｏｇβであり、かつ前記第１の加工部と第２の
加工部との面で作られる境界の角度γがγ＋α＞１８を
満たすことを特徴とする半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20335790A JPH0488677A (ja) | 1990-07-31 | 1990-07-31 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20335790A JPH0488677A (ja) | 1990-07-31 | 1990-07-31 | 半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0488677A true JPH0488677A (ja) | 1992-03-23 |
Family
ID=16472693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20335790A Pending JPH0488677A (ja) | 1990-07-31 | 1990-07-31 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0488677A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6020603A (en) * | 1996-09-24 | 2000-02-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with a beveled and chamfered outer peripheral portion |
| JP2007208075A (ja) * | 2006-02-02 | 2007-08-16 | Fuji Electric Holdings Co Ltd | 半導体装置 |
| JP2010182644A (ja) * | 2009-02-09 | 2010-08-19 | Japan Aviation Electronics Industry Ltd | コンタクト及び電気コネクタ |
| CN104321879A (zh) * | 2011-11-30 | 2015-01-28 | 英飞凌科技有限两合公司 | 具有优化的边缘终止的半导体元器件 |
-
1990
- 1990-07-31 JP JP20335790A patent/JPH0488677A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6020603A (en) * | 1996-09-24 | 2000-02-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with a beveled and chamfered outer peripheral portion |
| JP2007208075A (ja) * | 2006-02-02 | 2007-08-16 | Fuji Electric Holdings Co Ltd | 半導体装置 |
| JP2010182644A (ja) * | 2009-02-09 | 2010-08-19 | Japan Aviation Electronics Industry Ltd | コンタクト及び電気コネクタ |
| CN104321879A (zh) * | 2011-11-30 | 2015-01-28 | 英飞凌科技有限两合公司 | 具有优化的边缘终止的半导体元器件 |
| CN104321879B (zh) * | 2011-11-30 | 2019-03-01 | 英飞凌科技有限两合公司 | 具有优化的边缘终止的半导体元器件 |
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