JPS5944869A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5944869A JPS5944869A JP15535482A JP15535482A JPS5944869A JP S5944869 A JPS5944869 A JP S5944869A JP 15535482 A JP15535482 A JP 15535482A JP 15535482 A JP15535482 A JP 15535482A JP S5944869 A JPS5944869 A JP S5944869A
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- Japan
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- layers
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- semiconductor device
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- Pending
Links
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- 230000002093 peripheral effect Effects 0.000 claims abstract description 3
- 230000006866 deterioration Effects 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 5
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置に関する。
従来、所謂サイリスクと称せられる素子からなる半導体
装置は、例えば第１図に示す措造を有している。図中１
は、Ｎ型ペース層であシ、Ｎ型ベース層１の表裏面には
、Ｐ型ペース層２゜３が形成されている。上部のＰ型ベ
ース層２内には、所定の拡散深さでＮ型カソード層４が
形成されている。下部のＰ型ベース層３０表面には、ア
ノード電極５が形成され−（いる。表面側のＰ型ペース
層３の主面に６１、ダートミス、４１ｋ ６が形成され
ている。Ｐ型ペース層３及びＮ型カソード４の主面には
、これら主面に跨がるようにしてカソード電極７が形成
されている。Ｎ型ペース層１及びその表裏面に形成Ａれ
／ζＰ型ペース層２，３の周面には、両層間に形成され
たＰＮ接合の界面での電界集中を防止するプζめに、傾
斜面からなるベベル面が形成されている。ベベル面上に
は、ガラス保詐膜８が形成されている。
装置は、例えば第１図に示す措造を有している。図中１
は、Ｎ型ペース層であシ、Ｎ型ベース層１の表裏面には
、Ｐ型ペース層２゜３が形成されている。上部のＰ型ベ
ース層２内には、所定の拡散深さでＮ型カソード層４が
形成されている。下部のＰ型ベース層３０表面には、ア
ノード電極５が形成され−（いる。表面側のＰ型ペース
層３の主面に６１、ダートミス、４１ｋ ６が形成され
ている。Ｐ型ペース層３及びＮ型カソード４の主面には
、これら主面に跨がるようにしてカソード電極７が形成
されている。Ｎ型ペース層１及びその表裏面に形成Ａれ
／ζＰ型ペース層２，３の周面には、両層間に形成され
たＰＮ接合の界面での電界集中を防止するプζめに、傾
斜面からなるベベル面が形成されている。ベベル面上に
は、ガラス保詐膜８が形成されている。
前述の如く構成された半導体装置りは、カン−１９電極
２とアノード電極５間に、高温中で１）、Ｃ，電圧を印
加し、所謂ディバイス劣化試験を行うと、Ｎ型ペース層
１とＰ型ペース層２，３間の接合部での空乏層の広がり
１ノは、ガラス保護膜８上に形成されるエポキシ樹脂等
からなるノ９ツキング材料が分極するため、絽２図に示
す如く、ガラス保護膜８の保Ｐ領域１／Ｉ’Ｈえてしま
う。その結果、逆耐圧印加による特性の劣化が起き、半
導体装置１０の電気特性、寿命特性が悪くなる欠点があ
った。
２とアノード電極５間に、高温中で１）、Ｃ，電圧を印
加し、所謂ディバイス劣化試験を行うと、Ｎ型ペース層
１とＰ型ペース層２，３間の接合部での空乏層の広がり
１ノは、ガラス保護膜８上に形成されるエポキシ樹脂等
からなるノ９ツキング材料が分極するため、絽２図に示
す如く、ガラス保護膜８の保Ｐ領域１／Ｉ’Ｈえてしま
う。その結果、逆耐圧印加による特性の劣化が起き、半
導体装置１０の電気特性、寿命特性が悪くなる欠点があ
った。
本発明ζづ二、逆耐電圧印加による％性力化を防止して
電気Ｉ持件の向上を図った半導体装置を提供することを
その目的とするものである。
電気Ｉ持件の向上を図った半導体装置を提供することを
その目的とするものである。
本発明は、電界集中を緩和するために形成するベベル面
を二段階の傾斜面で形７．Ｈｊ＜、することによシ、空
乏層の広がりを抑制して逆耐電圧印加による特性の劣化
を阻止せしめて電気特性の向上を図った半導体装置であ
るっ 〔発明の実施例〕 以下、本発明の一実施例について（ψ１面を参照して説
明する。
を二段階の傾斜面で形７．Ｈｊ＜、することによシ、空
乏層の広がりを抑制して逆耐電圧印加による特性の劣化
を阻止せしめて電気特性の向上を図った半導体装置であ
るっ 〔発明の実施例〕 以下、本発明の一実施例について（ψ１面を参照して説
明する。
第３図中２０は、Ｎ型ペース層である。Ｎ型ベース屑２
００表裏面には、Ｐ型ペース層２１゜２２が形成されて
いる。上部のＰ型ベース層２１内には、所定の拡散深さ
でＮ型カソード層２３が形成されている。下部のＰ型ベ
ース）？’ｉ ２２の表面には、アノード電極２４が形
成されている。
００表裏面には、Ｐ型ペース層２１゜２２が形成されて
いる。上部のＰ型ベース層２１内には、所定の拡散深さ
でＮ型カソード層２３が形成されている。下部のＰ型ベ
ース）？’ｉ ２２の表面には、アノード電極２４が形
成されている。
表面側のＰ Ｑｊｊペース層２１の主面に←１１、ケ°
−ト電極２５が形成されている。Ｐ型ベース層２１と１
型カソード層２３の主面にｖｊ２、これら主面に蹄がる
ように【７てカソード電極、極２６が形成されている。
−ト電極２５が形成されている。Ｐ型ベース層２１と１
型カソード層２３の主面にｖｊ２、これら主面に蹄がる
ように【７てカソード電極、極２６が形成されている。
Ｎ型ベース層２０とＰ型ベースＪＦｉ２１．２２の周面
に１；：１、両層間に形成されたＰＮ−接合の界面での
電界集中を防電するだめの−ぐベル面２７が、二段階の
傾斜面で形成されている。
に１；：１、両層間に形成されたＰＮ−接合の界面での
電界集中を防電するだめの−ぐベル面２７が、二段階の
傾斜面で形成されている。
このベベル面２７上には、がラス保ｉ護ＩＣ−’ｓ ２
ｓが形成され１いる。
ｓが形成され１いる。
このように栴成された半導体装Ｗイぜによれば、ベベル
面が二段階の傾斜面で形成されているので、高温中でカ
ソード電極２６とアノード電極２４間にり、Ｃ，電圧を
印加し、所ｍｌプゝイ・ぐイス劣化試験を行うと、Ｎ型
ペース層２θとｐ Ｑ１ペース層２１．２２間の接合部
での空乏層のＪべかり３ノは、第４図に示す如く、ガラ
スケ、１１ｔケ、１１１．！２８の保静領域内に抑える
ことができる。その結果、逆耐圧印加による特性の劣化
を防止して、電気特性及び寿命特性を向上させることが
でへる。
面が二段階の傾斜面で形成されているので、高温中でカ
ソード電極２６とアノード電極２４間にり、Ｃ，電圧を
印加し、所ｍｌプゝイ・ぐイス劣化試験を行うと、Ｎ型
ペース層２θとｐ Ｑ１ペース層２１．２２間の接合部
での空乏層のＪべかり３ノは、第４図に示す如く、ガラ
スケ、１１ｔケ、１１１．！２８の保静領域内に抑える
ことができる。その結果、逆耐圧印加による特性の劣化
を防止して、電気特性及び寿命特性を向上させることが
でへる。
なお、二段階の傾斜面からなるベベル面２７を形成する
方法としては、第５図（４）に示す如く、Ｎ型ペース層
２θの両面にＰ型ペース層２１゜２２を形成した半導体
基板を用意する。次いで、Ｐ型ベースＭ２１．２２の表
面に所定形状の窓５０を有する絶縁＠５１を形成する。
方法としては、第５図（４）に示す如く、Ｎ型ペース層
２θの両面にＰ型ペース層２１゜２２を形成した半導体
基板を用意する。次いで、Ｐ型ベースＭ２１．２２の表
面に所定形状の窓５０を有する絶縁＠５１を形成する。
次いで、窓５θによって露出されたＰ型ペース層２１゜
２２の所定領域に、所定の拡散深さでＮ型不純物領域５
２を形成する。次に、絶縁膜５１をマスクにして化学エ
ツチング処理を施すと、Ｎ ｌ！１不純物領域５２では
、不純物を導入していないＰ型ペース層２１．２２の部
分よりも速い速度でエツチング処理が進行する。その結
果、第５図（Ｂ）に示す如く、絶縁膜５ノによって露出
されたＰ型ベース層２１．２２内に、溝部５３とこの溝
部５３の床部に二段に溝部５４を形成することができる
。然る後、二段目の溝部５４の中央部分Ａで半４体基板
を分＆１１゛すると、二段階の傾斜面からなるベベル面
を得ることができる。
２２の所定領域に、所定の拡散深さでＮ型不純物領域５
２を形成する。次に、絶縁膜５１をマスクにして化学エ
ツチング処理を施すと、Ｎ ｌ！１不純物領域５２では
、不純物を導入していないＰ型ペース層２１．２２の部
分よりも速い速度でエツチング処理が進行する。その結
果、第５図（Ｂ）に示す如く、絶縁膜５ノによって露出
されたＰ型ベース層２１．２２内に、溝部５３とこの溝
部５３の床部に二段に溝部５４を形成することができる
。然る後、二段目の溝部５４の中央部分Ａで半４体基板
を分＆１１゛すると、二段階の傾斜面からなるベベル面
を得ることができる。
また、ベベル面は、実施例の半導体装ｆ？１．１０の他
にも第６図に示す如く、ヴイリスタを摺成するＮ型ベー
ス層４１の周面の角部に、二段階の傾斜面からなるベベ
ル面４２を形成するようにしたもの、或は、第７図に示
す如く、Ｎ型ペース層４ノの主面に、溝の内面に二段階
に傾斜面を形成したベベル面４３としても良い。ここで
、両図中４４は、Ｐ型ペース層、４５は、Ｎ＋型カソー
ド層、４６は、カソード電極、４７は、 ハケ９−
ト電極、４８は、アノード電極である。
にも第６図に示す如く、ヴイリスタを摺成するＮ型ベー
ス層４１の周面の角部に、二段階の傾斜面からなるベベ
ル面４２を形成するようにしたもの、或は、第７図に示
す如く、Ｎ型ペース層４ノの主面に、溝の内面に二段階
に傾斜面を形成したベベル面４３としても良い。ここで
、両図中４４は、Ｐ型ペース層、４５は、Ｎ＋型カソー
ド層、４６は、カソード電極、４７は、 ハケ９−
ト電極、４８は、アノード電極である。
以上説明した如く、本発明に係る半導体装置によれば、
逆耐電圧印加による特性劣化を防止して電気特性を向上
させることができるものである。
逆耐電圧印加による特性劣化を防止して電気特性を向上
させることができるものである。
第１図は、従来の半導体装置の断面図、第２図は、同半
導体装置の空乏層の広がシを示す説門口、第３図ｔよ、
本発明の一実施例の１ｔＪｉ面図、第４図は、同実施例
の半導体装置の孕乏層の広がりを示す説明図、第５図（
４）及び同図（Ｂ）は、二段階の傾斜面からなるベベル
面の形成方法を示す説明図、第６図及び第７図は、本発
明の他の実施例の断面図である。 ２０・・・Ｎ型ペース層、２１．２２・・・Ｐ型ペース
層、２３・・・Ｎ型カソード層、２４・・・アノード電
極、２５・・・ダート電極、２６・・・カソード’ｆＮ
、”：＠、２７・・・ベベル面、２８・・・ガラス保護
膜、Ｌν・・半導体装置、３１・・・空乏）Ｈの広がり
、４ノ・・・Ｎ型ペース層、４２・・・ベベル面、４３
・・・ベベル面、４４・・・Ｐ型ペース層、４５・・・
Ｎ型カソード層、４６・・・カソード電極、 ４７・・
・ケ゛−ト電極、４８・・・アノード電極、５０・・・
窓、５ノ・・・絶縁膜、５２・・・Ｎ型不純物領域、５
３・・・溝部、５４・・信１１″、部。
導体装置の空乏層の広がシを示す説門口、第３図ｔよ、
本発明の一実施例の１ｔＪｉ面図、第４図は、同実施例
の半導体装置の孕乏層の広がりを示す説明図、第５図（
４）及び同図（Ｂ）は、二段階の傾斜面からなるベベル
面の形成方法を示す説明図、第６図及び第７図は、本発
明の他の実施例の断面図である。 ２０・・・Ｎ型ペース層、２１．２２・・・Ｐ型ペース
層、２３・・・Ｎ型カソード層、２４・・・アノード電
極、２５・・・ダート電極、２６・・・カソード’ｆＮ
、”：＠、２７・・・ベベル面、２８・・・ガラス保護
膜、Ｌν・・半導体装置、３１・・・空乏）Ｈの広がり
、４ノ・・・Ｎ型ペース層、４２・・・ベベル面、４３
・・・ベベル面、４４・・・Ｐ型ペース層、４５・・・
Ｎ型カソード層、４６・・・カソード電極、 ４７・・
・ケ゛−ト電極、４８・・・アノード電極、５０・・・
窓、５ノ・・・絶縁膜、５２・・・Ｎ型不純物領域、５
３・・・溝部、５４・・信１１″、部。
Claims (1)
- 互に導電型の異なる半導体層を交互に２層又は４層積層
してＰＮ接合を有する素子と、該素子の主面又は前記半
導体層の周面に形成した傾斜面からなるベベル面とを有
する半導体装置において、ベベル面を二段階に傾斜しだ
傾余１面で形成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15535482A JPS5944869A (ja) | 1982-09-07 | 1982-09-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15535482A JPS5944869A (ja) | 1982-09-07 | 1982-09-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5944869A true JPS5944869A (ja) | 1984-03-13 |
Family
ID=15604064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15535482A Pending JPS5944869A (ja) | 1982-09-07 | 1982-09-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5944869A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6134974A (ja) * | 1984-06-14 | 1986-02-19 | ブラウン・ボバリ・ウント・シ−・アクチエンゲゼルシヤフト | シリコン半導体素子及びその製造方法 |
| WO1998013881A1 (fr) * | 1996-09-24 | 1998-04-02 | Mitsubishi Denki Kabushiki Kaisha | Dispositif a semi-conducteur et son procede de production |
-
1982
- 1982-09-07 JP JP15535482A patent/JPS5944869A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6134974A (ja) * | 1984-06-14 | 1986-02-19 | ブラウン・ボバリ・ウント・シ−・アクチエンゲゼルシヤフト | シリコン半導体素子及びその製造方法 |
| WO1998013881A1 (fr) * | 1996-09-24 | 1998-04-02 | Mitsubishi Denki Kabushiki Kaisha | Dispositif a semi-conducteur et son procede de production |
| US6020603A (en) * | 1996-09-24 | 2000-02-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with a beveled and chamfered outer peripheral portion |
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