JP2006344839A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 ダイオードを備えた半導体装置の製造コストを低減させる。
【解決手段】 半導体基板２と、半導体基板２の主面上に形成されたエピタキシャル層３と、エピタキシャル層３に形成されたＮ型の半導体層４ａおよびＰ型の半導体層５と、半導体層４ａと半導体層５との間に形成されたＰＮ接合面６とを有する。エッチングにより半導体基板２の表面を凹凸状に形成し、半導体基板２の主面上でエピタキシャル成長することにより表面が凹凸状のエピタキシャル層３を形成し、Ｎ型およびＰ型の不純物をエピタキシャル層３の表面からイオン注入することにより形成された半導体層４ａおよび半導体層５のＰＮ接合面６を凹凸状に形成する。
【選択図】 図１

Description

本発明は、半導体装置およびその製造技術に関し、特に、ダイオードを備えた半導体装置に適用して有効な技術に関するものである。

特許文献１には、基板にトレンチを形成して、そのトレンチ内にＰＮ接合を形成して、多段のＰＮ接合ダイオード構造を形成する構造が開示されている。

特許文献２には、基板にトレンチを形成して、そのトレンチ下にＰＮ接合を形成して、高圧のダイオードを形成する構造が開示されている。
特開平１０−２９４４７５号公報 特開平１１−２０４８０４号公報

本発明者は、ダイオードを備えた半導体装置について検討している。図８は、本発明者が検討したダイオード１０１を模式的に示す断面図であり、ＰＮ接合ダイオードが示されている。図９は、ダイシング前のウェハ状態のダイオード１０１を模式的に示す要部平面図である。

図８に示すように、ダイオード１０１は、次のように構成されている。厚さが例えば１００μｍ程度の例えばＮ^＋＋型のシリコン（Ｓｉ）からなる半導体基板２には、例えばＮ⁻型のエピタキシャル層３が形成されている。エピタキシャル層３には、例えばＮ^＋型の半導体層４およびＰ^＋型の半導体層５が形成されている。このＮ^＋型の半導体層４は、ＰＮ接合部６を形成する半導体層４ａと、ガードリング４ｂとを構成する。

また、半導体層４ａと半導体層５の境界面には、ＰＮ接合面（ＰＮ接合部）６がプレーナー（平面）状に形成されている。すなわち、ダイオード１０１は、ＰＮ接合部６がプレーナー状の構造（プレーナー構造）から構成されている。

また、半導体基板２の主面には、半導体層５を露出するコンタクト孔７を有する例えば酸化シリコン（ＳｉＯ_２）からなる絶縁膜８が形成されている。半導体基板２の主面およびその主面と反対の裏面には、それぞれ表面電極９および裏面電極１０が形成され、表面電極９が半導体層５と、裏面電極１０が半導体基板２と電気的に接続されている。

このような構造のダイオード１０１は、図９に示すように、Ｎ^＋＋型の半導体基板１となるウェハ（半導体ウェハ）１１からダイシングにより切り出されたチップ状態で示されている。このウェハ１１には、ダイオード１０１が形成される複数のチップ領域１２、および、それら複数のチップ領域１２を区画し、ダイシングされるスクライブ領域１３が配置されている。

ところで、ダイオードを備えた半導体装置においては、製造コストの低減が求められている。このため、例えば１枚のウェハから取れるチップの数を増加することでダイオードのコストを低減することが考えられる。そこで、本発明者は、図８に示したようなプレーナー構造のダイオードにおいて、例えばガードリングの縮小化によるチップシュリンク、スクライブ領域の縮小化などの対策を行うことで、ダイオードの製造コストを低減してきた。すなわち、ダイオードを備えた半導体装置のチップ単価を低減するために、チップシュリンクなどでチップの取得数を増加することで対策してきた。

しかしながら、ダイオードを備えた半導体装置のコスト競争がさらに激しくなってきている。そのため、同一の耐圧特性のダイオードを製造する場合、耐圧特性に最も影響を与えるＰＮ接合部の構造が、プレーナー構造のダイオードではチップシュリンクすることは難しい。

本発明の目的は、半導体装置に関し、特に、ダイオードを備えた半導体装置の製造コストを低減させることのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明による半導体装置は、半導体基板と、前記半導体基板の主面上に形成されたエピタキシャル層と、前記エピタキシャル層に形成された第１導電型の第１半導体層、および、第２導電型の第２半導体層と、前記第１半導体層と第２半導体層との間に形成されたＰＮ接合面とを有するダイオードを備え、前記ＰＮ接合面が、凹凸状である。

本発明による半導体装置の製造方法は、（ａ）エッチングにより、半導体基板の表面を凹凸状に形成する工程、（ｂ）前記半導体基板の主面上でエピタキシャル成長することにより、表面が凹凸状のエピタキシャル層を形成する工程、（ｃ）第１および第２導電型の不純物を、前記エピタキシャル層の表面からイオン注入することによりそれぞれ形成された第１および第２半導体層により、凹凸状のＰＮ接合面を形成する工程を有する。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

チップの取得数向上によって、ダイオードを備えた半導体装置の製造コストを低減することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
本発明の実施の形態１で示すダイオードを備えた半導体装置について図１〜図６により説明する。

まず、本実施の形態１のダイオードの構造について説明する。図１は、本発明の実施の形態１のダイオード１を模式的に示す断面図であり、ＰＮ接合ダイオードが示されている。

図１に示すように、ダイオード１は、次のように構成されている。厚さが例えば１００μｍ程度の例えばＮ^＋＋型のシリコン（Ｓｉ）からなる半導体基板２には、例えばＮ⁻型のエピタキシャル層３が形成されている。この半導体基板２は、比抵抗が例えば数ｍΩ・ｃｍであり、不純物濃度が例えば１×１０^１８〜１×１０^１９個／ｃｍ^３程度である。また、エピタキシャル層３は、比抵抗が例えば数Ω・ｃｍ程度であり、不純物濃度が例えば１×１０^１５〜１×１０^１６個／ｃｍ^３程度である。

また、エピタキシャル層３には、例えばＮ^＋型（第１導電型）の半導体層（第１半導体層）４およびＰ^＋型（第２導電型）の半導体層（第２半導体層）５が形成されている。このＮ^＋型の半導体層４は、ＰＮ接合部６を形成する半導体層４ａと、ガードリング４ｂとを構成する。この半導体層４は、不純物濃度が例えば１×１０^１２〜１×１０^１４個／ｃｍ^２程度である。また、半導体層５は、不純物濃度が例えば１×１０^１５〜１×１０^１６個／ｃｍ^２程度である。

また、半導体層４ａと半導体層５の境界面には、ＰＮ接合部（ＰＮ接合面）６が凹凸状に形成されている。すなわち、ダイオード１は、ＰＮ接合部６が凹凸状の構造から構成されている。ＰＮ接合部６が凹凸状の構造となるには、まず、表面が凹凸（段差）状の半導体基板２上でエピタキシャル成長させて、その表面が凹凸状となるエピタキシャル層３を形成する。次いで、凹凸状のエピタキシャル層３の表面から例えばイオン注入によって形成された半導体層４ａおよび半導体層５は、その境界面に、ＰＮ接合部（ＰＮ接合面）６を凹凸状に形成して、ＰＮ接合部６が凹凸状の構造とする。この凹凸の大きさは、例えば５μｍ程度を例示することができる。なお、凹凸の大きさが大きい場合は、製造することが困難となるので、１μｍ〜１０μｍ程度が好ましい。

また、半導体基板２の主面には、半導体層５を露出するコンタクト孔７を有する例えば酸化シリコン（ＳｉＯ_２）からなる絶縁膜８が形成されている。半導体基板２の主面およびその主面と反対の裏面には、それぞれ表面電極９および裏面電極１０が形成され、表面電極９が半導体層５と、裏面電極１０が半導体基板２と電気的に接続されている。この面電極９および裏面電極１０は、例えばＡｌ（アルミニウム）−Ｓｉ（シリコン）からなる。

このような構造のダイオード１は、前記図９に示したように、Ｎ^＋＋型のシリコン基板１となるウェハ（半導体ウェハ）１１からダイシングにより切り出されたチップ状態で示されている。このウェハ１１には、ダイオード１が形成される複数のチップ領域１２、および、それら複数のチップ領域１２を区画し、ダイシングされるスクライブ領域１３が配置されている。

本実施の形態１のダイオード１および前記本発明者が検討したダイオード１０１（図８参照）のチップサイズを同一とした場合、ダイオード１ではＰＮ接合部６が凹凸状になっていることから、本実施の形態１のダイオード１のＰＮ接合面積が、本発明者が検討したダイオード１０１より大きい。また、このＰＮ接合面積がダイオードの耐圧特性に関係するため、同一の耐圧特性のダイオードを製造する場合、同一のＰＮ接合面積であればよい。すなわち、同一の耐圧特性のダイオードを製造する場合、本実施の形態１のダイオード１のチップサイズを、本発明者が検討したダイオード１０１より小さくすることができる。

また、本実施の形態１のダイオード１のチップサイズを小さくすることができるので、本発明者が検討したダイオード１０１と同一のサイズのウェハを用いた場合、本実施の形態１のダイオード１のチップを、本発明者が検討したダイオード１０１のチップより多く取得することができる。

また、本実施の形態１のダイオード１のチップサイズを小さくすることができる、すなわち、本実施の形態１のダイオード１のチップを多く取得することができるので、ダイオードを備えた半導体装置の製造コストを低減することができる。

このように本実施の形態１で示す凹凸状のＰＮ接合部の構造を有するダイオードとすることで、本発明者が検討したプレーナー状のＰＮ接合部の構造を有するダイオードより、チップシュリンクすることができる。これにより、半導体ウェハ１枚あたりのチップ取得数を向上することができ、チップ単価低減に有効となる。例えば５インチの半導体ウェハにおいて、プレーナー状のＰＮ接合部６のダイオード１０１では、例えば１０万個程度のチップ取得数であったが、凹凸状のＰＮ接合部６のダイオード１では、例えば１５万個程度のチップ取得数とすることができる。

次に、本発明の実施の形態１のダイオード１の製造工程について図２〜図６を用いて説明する。まず、図２に示すように、エッチングにより、半導体基板２の表面を凹凸状に形成した後、半導体基板２の主面上でエピタキシャル成長することにより、表面が凹凸状のエピタキシャル層３を形成する。

続いて、図３に示すように、半導体基板２の全面にレジストを塗布、硬化し、エッチングにより、一部のエピタキシャル層３の表面を露出したレジスト膜１４を形成した後、例えばリン（Ｐ）、ヒ素（Ａｓ）などのＮ型の不純物を、表面が露出しているエピタキシャル層３からイオン注入し、Ｎ^＋型の半導体層４を形成する。次いで、レジスト膜１４を除去する。

続いて、図４に示すように、半導体基板２の全面にレジストを塗布、硬化し、エッチングにより、一部のエピタキシャル層３の表面を露出したレジスト膜１５を形成した後、例えばボロン（Ｂ）などのＰ型の不純物を、表面が露出しているエピタキシャル層３からイオン注入し、Ｐ^＋型の半導体層４を形成する。次いで、レジスト膜１５を除去する。

続いて、図５に示すように、例えばＣＶＤ（Chemical Vapor Deposition）法により、例えば酸化シリコン（ＳｉＯ_２）を半導体基板２の全面に堆積し、一部のエピタキシャル層３の表面を露出した絶縁膜８を形成する。すなわち、コンタクト孔７を有する絶縁膜８を形成する。

続いて、図６に示すように、半導体基板２の全面にレジストを塗布、硬化し、エッチングにより、一部のエピタキシャル層３の表面を露出したレジスト膜１６を形成した後、例えばアルミニウム（Ａｌ）−シリコン（Ｓｉ）などの金属材料からなる表面電極９を形成する。次いで、レジスト膜１６を除去する。

続いて、例えば蒸着法によって、アルミニウム（Ａｌ）などの金属膜を半導体基板２の裏面に形成することにより、裏面電極９を形成し、半導体基板２を各チップにダイシングし、図１のダイオード１を得ることができる。

（実施の形態２）
本発明の実施の形態２で示すダイオードを備えた半導体装置について図８により説明する。図８は、本発明の実施の形態２で示すダイオード５１を模式的に示す断面図であり、ＰＮ接合ダイオードが示されている。

図８に示すように、本実施の形態２では、表面がプレーナー状の半導体基板２を用いている点のみが、前記実施の形態１と異なる。すなわち、前記実施の形態１のダイオード１は表面が凹凸（段差）状の半導体基板２を有していた（図１参照）が、本実施の形態２のダイオード５１は表面がプレーナー状の半導体基板２を有している。

本実施の形態２のダイオード５１において、半導体層４ａと半導体層５の境界面には、ＰＮ接合部（ＰＮ接合面）６が凹凸状に形成されている。すなわち、本実施の形態２のダイオード５１は、ＰＮ接合部６が凹凸状の構造から構成されている。ＰＮ接合部６が凹凸状の構造となるのは、まず、表面がプレーナー状の半導体基板２上でエピタキシャル成長させてエピタキシャル層３を形成する。次いで、そのエピタキシャル層３の表面が凹凸（段差）状となるようにエッチングする。このため、凹凸状のエピタキシャル層３の表面から例えばイオン注入によって形成された半導体層４ａおよび半導体層５は、その境界面に、ＰＮ接合部（ＰＮ接合面）６を凹凸状に形成することとなる。この凹凸の大きさは、例えば５μｍ程度を例示することができる。なお、凹凸の大きさが大きい場合は、製造することが困難となるので、１μｍ〜１０μｍ程度が好ましい。また、その他の製造工程は、前記実施の形態１と同様である。

このように本実施の形態２で示す凹凸状のＰＮ接合部の構造を有するダイオードとすることで、本発明者が検討したプレーナー状のＰＮ接合部の構造を有するダイオードより、チップシュリンクすることができる。これにより、半導体ウェハ１枚あたりのチップ取得数を向上することができ、チップ単価低減に有効となる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記実施の形態では、ダイオードを備えた半導体装置について説明したが、ＰＮ接合部を有する例えばトランジスタなどを備えた半導体装置にも適用することができる。

また、例えば、前記実施の形態では、エピタキシャル層に形成された導電型の異なる２つの半導体層からＰＮ接合部を形成したが、第１導電型のエピタキシャル層に、第１導電型とは異なる第２導電型の半導体層を形成してＰＮ接合部を形成してもよい。

本発明は、半導体装置を製造する製造業に幅広く利用されるものである。

本発明の実施の形態１の半導体装置を模式的に示す断面図である。 本発明の実施の形態１の製造工程中の半導体装置を模式的に示す断面図である。 図２に続く製造工程中の半導体装置を模式的に示す断面図である。 図３に続く製造工程中の半導体装置を模式的に示す断面図である。 図４に続く製造工程中の半導体装置を模式的に示す断面図である。 図５に続く製造工程中の半導体装置を模式的に示す断面図である。 本発明の実施の形態２の半導体装置を模式的に示す断面図である。 本発明者が検討した半導体装置を模式的に示す断面図である。 ダイシング前のウェハ状態の半導体装置を模式的に示す要部平面図である。

符号の説明

１ ダイオード
２ 半導体基板
３ エピタキシャル層
４ 半導体層
４ａ 半導体層
４ｂ ガードリング
５ 半導体層
６ ＰＮ接合面（ＰＮ接合部）
７ コンタクト孔
８ 絶縁膜
９ 表面電極
１０ 裏面電極
１１ ウェハ
１２ チップ領域
１３ スクライブ領域
１４ レジスト膜
１５ レジスト膜
１６ レジスト膜
５１ ダイオード
１０１ ダイオード

Claims (5)

1. 半導体基板と、
   前記半導体基板の主面上に形成されたエピタキシャル層と、
   前記エピタキシャル層に形成された第１導電型の第１半導体層および第２導電型の第２半導体層と、
   前記第１半導体層と第２半導体層との間に形成されたＰＮ接合面とを有するダイオードを備えた半導体装置であって、
   前記ＰＮ接合面が、凹凸状であることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記ＰＮ接合面の凹凸の大きさは、１μｍ以上、１０μｍ以下であることを特徴とする半導体装置。
3. 請求項１記載の半導体装置において、
   前記エピタキシャル層の表面が、凹凸状であることを特徴とする半導体装置。
4. 半導体基板と、
   前記半導体基板の主面上に形成されたエピタキシャル層と、
   前記エピタキシャル層に形成された第１導電型の第１半導体層および第２導電型の第２半導体層と、
   前記第１半導体層と第２半導体層との間に形成されたＰＮ接合面とを有するダイオードを備えた半導体装置の製造方法であって、
   （ａ）エッチングにより、前記半導体基板の表面を凹凸状に形成する工程、
   （ｂ）前記半導体基板の主面上でエピタキシャル成長することにより、表面が凹凸状の前記エピタキシャル層を形成する工程、
   （ｃ）前記第１および第２導電型の不純物を、前記エピタキシャル層の表面からイオン注入することによりそれぞれ形成された前記第１および第２半導体層により、凹凸状の前記ＰＮ接合面を形成する工程、
   を有することを特徴とする半導体装置の製造方法。
5. 半導体基板と、
   前記半導体基板の主面上に形成されたエピタキシャル層と、
   前記エピタキシャル層に形成された第１導電型の第１半導体層および第２導電型の第２半導体層と、
   前記第１半導体層と第２半導体層との間に形成されたＰＮ接合面とを有するダイオードを備えた半導体装置の製造方法であって、
   （ａ）前記半導体基板の主面上でエピタキシャル成長することにより、前記エピタキシャル層を形成する工程、
   （ｂ）エッチングにより、エピタキシャル層の表面を凹凸状に形成する工程、
   （ｃ）前記第１および第２導電型の不純物を、前記エピタキシャル層の表面からイオン注入することによりそれぞれ形成された前記第１および第２半導体層により、凹凸状の前記ＰＮ接合面を形成する工程、
   を有することを特徴とする半導体装置の製造方法。

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