JP2007227705A - シミュレーション装置、シミュレーションプログラム及びシミュレーション方法 - Google Patents
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Abstract
【解決手段】半導体メモリデバイスの設計レイアウトデータ上の座標から、半導体メモリデバイスを形成する各配線に至る最短距離と、各配線を通過する最短距離と、を予め定めた個数算出する第一のシミュレーション実施部121と、そのような最短距離をサイズとする異物の致命率と発生確率とから半導体メモリデバイスの歩留まりを算出するフェイルビットモード別予測解析部123と、を備える。
【選択図】図1
Description
110 記憶部
111 レイアウトデータ記憶領域
112 設計付帯情報記憶領域
113 欠陥検査結果記憶領域
114 実績フェイルビット解析結果記憶領域
115 対応表記憶領域
116 第一のシミュレーション結果記憶領域
117 第二のシミュレーション結果記憶領域
118 予測・解析結果記憶領域
120 演算部
121 第一のシミュレーション実施部
122 第二のシミュレーション実施部
123 フェイルビットモード別予測解析部
124 レビュー対象欠陥サンプリング部
130 表示部
140 入力部
Claims (21)
- 半導体デバイスのフェイルビットモード毎の歩留まり又は不良率を予測するシミュレーション装置であって、
前記半導体デバイスの複数の配線の位置を所定の座標系で特定した設計レイアウトデータ、異物サイズ毎の異物の発生確率、および、前記半導体デバイスの配線の組合せ毎のフェイルビットモードを特定する第一の対応表データ、を記憶する記憶部と、
前記座標系における異物座標をランダムに生成し、当該異物座標から前記複数の配線までの最短距離を各々測定するシミュレーション部と、
前記最短距離を半径とする円を前記異物座標に設置した際に複数の配線に接触する円を形成する前記最短距離を抽出し、抽出した前記最短距離を半径とする円に接触する複数の配線により配線の組合せを特定し、異物サイズ毎に不良となる異物の割合である致命確率及び抽出した前記最短距離を半径とする異物の発生確率から、異物総数に対する不良となる異物の数の割合である致命率を算出することで、前記組合せ毎の歩留まり又は不良率を算出し、前記第一の対応表データを用いて前記組合せ毎の歩留まり又は不良率を前記フェイルビットモード毎に集計する予測解析部と、
を備えることを特徴とするシミュレーション装置。 - 請求項1に記載のシミュレーション装置であって、
前記予測解析部は、前記致命率、前記半導体デバイスの欠陥密度、および、前記半導体デバイスのチップ面積、を乗算したものの自然対数を算出することで前記組合せ毎の歩留まり又は不良率を予測すること、
を特徴とするシミュレーション装置。 - 半導体デバイスのフェイルビットモード毎の歩留まり又は不良率を予測するシミュレーション装置であって、
前記半導体デバイスの複数の配線の位置を所定の座標系で特定した設計レイアウトデータ、異物サイズ毎の異物の発生確率、および、前記半導体デバイスの配線毎及び配線の組合せ毎のフェイルビットモードを特定する第二の対応表データ、を記憶する記憶部と、
前記座標系における異物座標をランダムに生成し、当該異物座標から前記配線を通過するまでの最短距離を各々測定するシミュレーション部と、
前記最短距離を半径とする円を前記異物座標に設置した際に配線を断線させる円を形成する前記最短距離を抽出し、抽出した前記最短距離を半径とする円により断線する配線又は抽出した前記最短距離を半径とする円により断線する配線の組合せを特定し、異物サイズ毎の不良となる異物の割合である致命確率及び抽出した前記最短距離を半径とする異物の発生確率から、異物総数に対する不良となる異物の数の割合である致命率を算出することで、前記配線毎及び前記組合せ毎の歩留まり又は不良率を算出し、前記第二の対応表データを用いて前記配線毎及び前記組合せ毎の歩留まり又は不良率を前記フェイルビットモード毎に集計する予測解析部と、
を備えることを特徴とするシミュレーション装置。 - 請求項3に記載のシミュレーション装置であって、
前記予測解析部は、前記致命率、前記半導体デバイスの欠陥密度、および、前記半導体デバイスのチップ面積、を乗算したものの自然対数を算出することで前記配線毎及び前記組合せ毎の歩留まり又は不良率を予測すること、
を特徴とするシミュレーション装置。 - 請求項3に記載のシミュレーション装置であって、
前記予測解析部は、前記最短距離を半径とする円を前記異物座標に設置した際に、前記円が前記配線の対向する複数の辺に接触する場合に、前記円が前記配線を断線するものと判断すること、
を特徴とするシミュレーション装置。 - 請求項1乃至5の何れか一項に記載のシミュレーション装置であって、
前記致命率は、前記最短距離を半径とする異物毎に前記致命確率及び前記発生確率を乗算することにより算出すること、
を特徴とするシミュレーション装置 - 半導体デバイスにおける欠陥毎の欠陥位置及び欠陥サイズを有する欠陥データから、フェイルビットモード毎の欠陥を特定するシミュレーション装置であって、
前記半導体デバイスの複数の配線の位置を所定の座標系で特定した設計レイアウトデータ、および、前記半導体デバイスの配線毎及び配線の組合せ毎のフェイルビットモードを特定する対応表データ、を記憶する記憶部と、
前記設計レイアウトデータに、前記欠陥データに記憶されている欠陥位置及び欠陥サイズの異物を設置し、前記異物により短絡する配線の組合せ、ならびに、前記異物により断線する配線及び配線の組合せ、を特定し、前記配線の組合せ及び前記配線毎に前記欠陥の座標を特定するシミュレーション部と、
前記対応表データを用いて前記組合せ毎及び前記配線毎の前記欠陥毎の座標を前記フェイルビットモード毎に集計するサンプリング部と、
を備えることを特徴とするシミュレーション装置。 - 請求項7に記載のシミュレーション装置であって、
前記シミュレーション部は、前記設計レイアウトデータに、前記欠陥データに記憶されている欠陥位置及び欠陥サイズの異物を設置し、前記異物に複数の配線が接触する場合には、接触する複数の配線を短絡する配線の組合せとすること、
を特徴とするシミュレーション装置。 - 請求項7に記載のシミュレーション装置であって、
前記シミュレーション部は、前記設計レイアウトデータに、前記欠陥データに記憶されている欠陥位置及び欠陥サイズの異物を設置した際に、前記異物が前記配線の対向する複数の辺に接触する場合には、接触する配線を断線する配線とすること、
を特徴とするシミュレーション装置。 - コンピュータを、
前記半導体デバイスの複数の配線の位置を所定の座標系で特定した設計レイアウトデータ、異物サイズ毎の異物の発生確率、および、前記半導体デバイスの配線の組合せ毎のフェイルビットモードを特定する第一の対応表データ、を記憶する記憶手段、
前記座標系における異物座標をランダムに生成し、当該異物座標から前記配線までの最短距離を複数測定するシミュレーション手段、
前記最短距離を半径とする円を前記異物座標に設置した際に複数の配線に接触する円を形成する前記最短距離を抽出し、抽出した前記最短距離を半径とする円に接触する複数の配線により配線の組合せを特定し、異物サイズ毎の不良となる異物の割合である致命確率及び抽出した前記最短距離を半径とする異物の発生確率から、異物総数に対する不良となる異物の数の割合である致命率を算出することで、前記組合せ毎の歩留まり又は不良率を算出し、前記第一の対応表データを用いて前記組合せ毎の歩留まり又は不良率を前記フェイルビットモード毎に集計する予測解析手段、
として機能させるためのシミュレーションプログラム。 - 請求項10に記載のシミュレーションプログラムであって、
前記予測解析手段は、前記致命率、前記半導体デバイスの欠陥密度、および、前記半導体デバイスのチップ面積、を乗算したものの自然対数を算出することで前記組合せ毎の歩留まり又は不良率を予測すること、
を特徴とするシミュレーションプログラム。 - コンピュータを、
前記半導体デバイスの複数の配線の位置を所定の座標系で特定した設計レイアウトデータ、異物サイズ毎の異物の発生確率、および、前記半導体デバイスの配線毎及び配線の組合せ毎のフェイルビットモードを特定する第二の対応表データ、を記憶する記憶手段、
前記座標系における異物座標をランダムに生成し、当該異物座標から前記配線を通過するまでの最短距離を複数測定するシミュレーション手段、
前記最短距離を半径とする円を前記異物座標に設置した際に配線を断線させる円を形成する前記最短距離を抽出し、抽出した前記最短距離を半径とする円により断線する配線又は抽出した前記最短距離を半径とする円により断線する配線の組合せを特定し、異物サイズ毎の不良となる異物の割合である致命確率及び抽出した前記最短距離を半径とする異物の発生確率から、異物総数に対する不良となる異物の数の割合である致命率を算出することで、前記配線毎及び前記組合せ毎の歩留まり又は不良率を算出し、前記第二の対応表データを用いて前記配線毎及び前記組合せ毎の歩留まり又は不良率を前記フェイルビットモード毎に集計する予測解析手段、
として機能させるためのシミュレーションプログラム。 - 請求項12に記載のシミュレーションプログラムであって、
前記予測解析手段は、前記致命率、前記半導体デバイスの欠陥密度、および、前記半導体デバイスのチップ面積、を乗算したものの自然対数を算出することで前記配線毎及び前記組合せ毎の歩留まり又は不良率を予測すること、
を特徴とするシミュレーションプログラム。 - 請求項12に記載のシミュレーションプログラムであって、
前記予測解析部は、前記最短距離を半径とする円を前記異物座標に設置した際に、前記円が前記配線の対向する複数の辺に接触する場合に、前記円が前記配線を断線するものと判断すること、
を特徴とするシミュレーションプログラム。 - 請求項10乃至14の何れか一項に記載のシミュレーションプログラムであって、
前記致命率は、前記最短距離を半径とする異物毎に前記致命確率及び前記発生確率を乗算することにより算出すること、
を特徴とするシミュレーションプログラム。 - コンピュータを
前記半導体デバイスの複数の配線の位置を所定の座標系で特定した設計レイアウトデータ、および、前記半導体デバイスの配線毎及び配線の組合せ毎のフェイルビットモードを特定する対応表データ、を記憶する記憶手段、
前記設計レイアウトデータに、前記欠陥データに記憶されている欠陥位置及び欠陥サイズの異物を設置し、前記異物により短絡する配線の組合せ、ならびに、前記異物により断線する配線及び配線の組合せ、を特定し、前記配線の組合せ及び前記配線毎に前記欠陥の座標を特定するシミュレーション手段、
前記対応表データを用いて前記組合せ毎及び前記配線毎の前記欠陥毎の座標を前記フェイルビットモード毎に集計するサンプリング手段、
として機能させるためのシミュレーションプログラム。 - 請求項16に記載のシミュレーションプログラムであって、
前記シミュレーション手段は、前記設計レイアウトデータに、前記欠陥データに記憶されている欠陥位置及び欠陥サイズの異物を設置した際に、前記異物に複数の配線が接触する場合には、接触する複数の配線を短絡する配線の組合せとすること、
を特徴とするシミュレーションプログラム。 - 請求項16に記載のシミュレーションプログラムであって、
前記シミュレーション手段は、前記設計レイアウトデータに、前記欠陥データに記憶されている欠陥位置及び欠陥サイズの異物を設置した際に、前記異物が前記配線の対向する複数の辺に接触する場合には、接触する配線を断線する配線とすること、
を特徴とするシミュレーションプログラム。 - 半導体デバイスの複数の配線の位置を所定の座標系で特定した設計レイアウトデータ、異物サイズ毎の異物の発生確率、および、前記半導体デバイスの配線の組合せ毎のフェイルビットモードを特定する第一の対応表データ、を記憶する記憶部と、演算部と、を備えるシミュレーション装置におけるシミュレーション方法であって、
前記演算部が、前記座標系における異物座標をランダムに生成し、当該異物座標から前記配線までの最短距離を複数測定する測定過程と、
前記演算部が、前記最短距離を半径とする円を前記異物座標に設置した際に複数の配線に接触する円を形成する前記最短距離を抽出し、抽出した前記最短距離を半径とする円に接触する複数の配線により配線の組合せを特定し、異物サイズ毎の不良となる異物の割合である致命確率及び抽出した前記最短距離を半径とする異物の発生確率から、異物総数に対する不良となる異物の数の割合である致命率を算出することで、前記組合せ毎の歩留まり又は不良率を算出する予測過程と、
前記演算部が、前記第一の対応表データを用いて前記組合せ毎の歩留まり又は不良率を前記フェイルビットモード毎に集計する集積過程と、
を備えることを特徴とするシミュレーション方法。 - 前記半導体デバイスの複数の配線の位置を所定の座標系で特定した設計レイアウトデータ、異物サイズ毎の異物の発生確率、および、前記半導体デバイスの配線毎及び配線の組合せ毎のフェイルビットモードを特定する第二の対応表データ、を記憶する記憶部と、演算部と、を備えるシミュレーション装置におけるシミュレーション方法であって、
前記演算部が、前記座標系における異物座標をランダムに生成し、当該異物座標から前記配線を通過するまでの最短距離を複数測定する測定過程と、
前記演算部が、前記最短距離を半径とする円を前記異物座標に設置した際に配線を断線させる円を形成する前記最短距離を抽出し、抽出した前記最短距離を半径とする円により断線する配線又は抽出した前記最短距離を半径とする円により断線する配線の組合せを特定し、異物サイズ毎の不良となる異物の割合である致命確率及び抽出した前記最短距離を半径とする異物の発生確率から、異物総数に対する不良となる異物の数の割合である致命率を算出する予測過程と、
前記演算部が、前記第二の対応表データを用いて前記配線毎及び前記組合せ毎の歩留まり又は不良率を前記フェイルビットモード毎に集計する集計過程と、
を備えることを特徴とするシミュレーション方法。 - 前記半導体デバイスの複数の配線の位置を所定の座標系で特定した設計レイアウトデータ、および、前記半導体デバイスの配線毎及び配線の組合せ毎のフェイルビットモードを特定する対応表データ、を記憶する記憶部と、演算部と、を備えるシミュレーション装置におけるシミュレーション方法であって、
前記演算部が、前記設計レイアウトデータに、前記欠陥データに記憶されている欠陥位置及び欠陥サイズの異物を設置し、前記異物により短絡する配線の組合せ、ならびに、前記異物により断線する配線及び配線の組合せ、を特定し、前記配線の組合せ及び前記配線毎に前記欠陥の座標を特定する特定過程と、
前記対応表データを用いて前記組合せ毎及び前記配線毎の前記欠陥毎の座標を前記フェイルビットモード毎に集計する集計過程と、
を備えることを特徴とするシミュレーション方法。
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