WO2022080740A1 - Gis 기반 스파샬 웨이퍼 맵 생성 방법, 이를 이용한 웨이퍼 테스트 결과 제공 방법 - Google Patents

Gis 기반 스파샬 웨이퍼 맵 생성 방법, 이를 이용한 웨이퍼 테스트 결과 제공 방법 Download PDF

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WO2022080740A1
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wafer
generating
chip
gis
wafer map
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PCT/KR2021/013696
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김부영
이상헌
임왕국
박성환
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(주) 아프로시스
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Definitions

  • the present invention relates to a method for generating a wafer map, and more particularly, to a method for generating a wafer map used for chip manufacturing in a semiconductor field by applying a Geographic Information System (GIS) technique, and a method and system for providing a wafer test result using the same .
  • GIS Geographic Information System
  • a semiconductor wafer includes a plurality of components, and these components include a cell, a mat, a bank, and a chip ( Chip), etc.
  • a chip unit test and a cell unit test are performed for each process, and the test is carried out at each stage, such as the stage of generating each chip, the stage of packaging the generated chip, and the stage of modularizing it. do.
  • various test results are visualized to identify failures and determine the cause to improve wafer yield Various analysis methods are required to do this.
  • the present invention has been devised to solve the above problems, and the present invention provides a way to define correlations for various components constituting a semiconductor wafer, and can analyze test results for a wafer manufacturing process. There is a challenge in providing a method and system that is there.
  • the present invention creates a wafer map using vector-based spatial data by realizing cells, mats, banks, chips, and wafers constituting the wafer as a layer to which a coordinate system is applied, and various semiconductor production processes.
  • Another task is to provide a method and system for generating test results as a thematic map layer to apply GIS analysis techniques such as pattern analysis and correlation analysis through overlap.
  • the method for generating a GIS-based spatial wafer map includes the steps of (a) generating a circular layer corresponding to the horizontal and vertical sizes of an actual semiconductor wafer, (b) the Generating an edge region on a circular layer, (c) creating one central chip by referring to the size of one chip on a central point of the circular layer, (d) of the chip Repeatedly generating chips of the same size as the center chip sequentially from the center chip to the edge area using the size and the inter-chip spacing, (e) when the generated chip reaches the edge area, the circular layer It may include generating a chip layer including all chips on the chip, and (f) generating a dynamic wafer map by generating each layer for a plurality of components included in one chip.
  • the method may further include (b1) generating a flat zone on the circular layer in which the edge region is set.
  • the plurality of components may be a plurality of banks included in one chip, a mat dividing one bank into a plurality of cells, and a plurality of cells included in one mat.
  • the step (f) includes (f1) generating a bank list based on the number of banks in the column and row directions included in the chip, (f2) the size of the bank and the distance between each bank Creating a bank layer based on (Gap), (f3) creating a mat list according to the bank type specified for each bank, and (f4) creating a mat layer based on the size of the mat and the distance between each mat may include the step of creating
  • step (f4) (f5) defining a dummy cell area, a main cell area, and a redundant cell area including one mat, (f6) the above Creating a plurality of dummy cells in the dummy cell region based on the distance between each cell, (f7) In the main cell region, generating a plurality of main cells based on the number of main cells and the spacing between the main cells Step, (f8) generating a plurality of redundant cells based on the number of redundant cells and an interval between each redundant cell in the redundant cell region, and (f9) forming the dummy cell region, the main cell region and the redundant cell region It may include the step of generating a cell layer by dividing each.
  • the GIS-based spatial wafer map generation method may be implemented as a program performing the same and recorded in a computer-readable recording medium.
  • a wafer test performed in any one of wafer unit, cell unit, and chip unit receiving result data according to the result data, (h) extracting the position coordinates of a defect or fail included in the result data, (i) converting the position coordinates into the coordinate system of the wafer map and (j) mapping the position coordinates of defects or failures according to a coordinate system converted to a corresponding one of a plurality of layers included in the wafer map to points on each layer.
  • the coordinate system may be expressed by X and Y indices that are individually defined for each of the chip layer and the cell layer of the wafer map.
  • step (k) deriving problems in the production process by analyzing pattern information between a plurality of points by overlapping two or more of the plurality of layers included in the wafer map and displaying them graphically can
  • the method for providing a wafer test result using the GIS-based spatial wafer map generation method may be implemented as a program performing the same and recorded in a computer-readable recording medium.
  • a semiconductor wafer is implemented as a map using a Geographic Information System (GIS) technique, and a map identical to the actual size of a semiconductor wafer is generated using the coordinate system used in GIS, and the wafer is configured
  • GIS Geographic Information System
  • the present invention spatializes cell test results, chip test results, and defect detection results that occur during the semiconductor wafer production process, and visualizes patterns and spatial analysis results for defects using wafer maps and GIS analysis techniques to visualize the semiconductor wafer has the effect of increasing the yield of
  • FIGS. 1 to 3 are diagrams illustrating a GIS-based spatial wafer map generation method according to an embodiment of the present invention.
  • FIGS. 4 to 7 are diagrams schematically illustrating components of a wafer map used in a GIS-based spatial wafer map generation method according to an embodiment of the present invention.
  • FIG. 8 is a diagram illustrating a method of providing a wafer test result using a GIS-based spatial wafer map according to an embodiment of the present invention.
  • FIGS. 9 to 12 are diagrams illustrating wafer test results derived by a method for providing a wafer test result using a GIS-based spatial wafer map generation method according to an embodiment of the present invention.
  • FIGS. 13 and 14 are diagrams illustrating the structure of a system for implementing a method for generating a GIS-based spatial wafer map and a method for providing a wafer test result using the method according to an embodiment of the present invention.
  • 15 and 16 are diagrams illustrating data using wafer test results derived by a method for providing a wafer test result using a GIS-based spatial wafer map generation method according to an embodiment of the present invention.
  • GIS-based spatial wafer map generation method and “wafer test result providing method using GIS-based spatial wafer map generation method” are used for convenience of explanation, respectively, “wafer map generation method” and “wafer test method” method of providing results”.
  • FIGS. 4 to 7 are wafers used in the GIS-based spatial wafer map generating method according to an embodiment of the present invention. It is a schematic diagram of the components of a map.
  • the method for generating a wafer map is a Geographic Information System (GIS) technique for displaying, creating, searching, and analyzing facilities and the like on a map together with geographical information in general.
  • GIS Geographic Information System
  • a mat composed of a cell which is a basic unit constituting a wafer map, is defined, and a bank composed of the mat is defined, Defines the structure of a chip composed of banks.
  • Each chip may be generated in up, down, left, and right directions in consideration of the size of the input chip with respect to the center point of the wafer and the interval between adjacent chips.
  • the internal structure of the chip can be expressed as a single structure.
  • the unit used in the semiconductor is a nanometer unit, and accordingly, in the present invention, it can be converted into a meter unit and utilized, and the center point, the size of each component, and the spacing between the components Each component can be defined and expressed only with the information of
  • the wafer map is not stored as spatial data such as a shape file, but spatial data for each component is dynamically generated based on input information, and the layer ( Layer) to create a spatial wafer map (Spatial WaferMap).
  • the wafer and chip structures can be spatially implemented, and various semiconductor design specifications can be flexibly reflected.
  • the execution entity of each step is the system and its components shown in FIGS. 13 and 14, which will be described later, even if there is no separate description, and such a system is a computer program executable by a known microprocessor and readable by a computer. , and may be recorded on a readable and writable recording medium.
  • FIGS. 4 to 7 are GIS-based spatial wafer map generating method according to an embodiment of the present invention. It is a diagram schematically showing the components of the wafer map to be used.
  • a step ( S100 ) of generating a circular layer ( 1 ) corresponding to the horizontal and vertical sizes of the actual semiconductor wafer it is a procedure of creating a layer that becomes the base of the wafer map.
  • a circular layer 1 corresponding to the horizontal and vertical sizes of an actual semiconductor wafer to be implemented as a wafer map may be generated.
  • the step of generating an edge region on the circular layer 1 is a step of receiving an operation value for the edge region of the wafer and reflecting it on the above-described circular layer, and the edge region The radius of can be calculated by subtracting the input value of the edge data from the radius of the wafer.
  • a step of generating a flat zone on the circular layer 1 in which an edge region is set may be further added.
  • the flat zone is created to identify the top-down direction and the front-to-back direction of the wafer, and may be replaced with a notch or the like depending on the process.
  • step S120 of generating one central chip with reference to the size of one chip 3 on the central point of the circular layer 1 the central point of the generated circular layer 1 is found,
  • One central chip can be created based on the central point.
  • the chip 3 may have a polygonal shape, and the size of one chip 3 formed on an actual wafer may be input and created by substituting the center point.
  • the same chip 3 is created in the entire area of the circular layer 1 in a form that surrounds the center chip using the size and spacing of the chip 3 based on the center chip generated in step S120. That is, the chips of the same size are sequentially generated by moving in the up, down, left, and right directions based on the above-described central chip by reflecting the interval between the input chips 3 .
  • the chip ( 3) Arriving from the center point of the wafer to the edge, that is, the edge region, judges whether or not intersect occurs, determines whether to create a new chip according to the size of the remaining space in the edge region, and determines whether to create a new chip, including the edge region
  • a chip layer is created by creating a list of all chips on the layer (1).
  • a method of generating a bank 5 and a mat according to an embodiment of the present invention is shown, and the column and row directions included in the chip 3 are shown.
  • the step of generating a bank list based on the number of banks 5 in the column and row directions included in the chip 3 ( S141 ) is, for one chip 3 , the banks included therein.
  • (5) is the step of generating a list for. Since all the chips 3 created on one wafer have the same shape except for some edge regions, using only the bank 5 shape for one chip 3, the bank ( 5) is generated, and as data for this, a bank list is generated according to the number of banks 5 in the column and row directions in one chip 3 .
  • a bank layer is created.
  • the number of banks 5 in the column and row directions formed in one chip 3 is defined.
  • a bank 5 for 3 may be generated, and a bank layer for the entire bank 5 may be generated based on this.
  • step (S143) of generating a mat list according to the bank type designated for each bank 5 the mat according to the bank type designated for each bank 5 in the step of generating the bank layer (Mat; 7) You can create a list of
  • it may include a step of generating a mat layer based on the size of the mat and the distance between each mat (S144).
  • a plurality of mats 7 are formed in each bank 5, and by referring to the above mat list, the size of each mat 7 and the mat 7 spacing are inputted to form a mat ( 7) and create a matte layer for the entire matte (7).
  • the interval between the mats 7 may be defined as a variable of “SetGapX(50000);” and “SetGapY(50000);”.
  • a method for generating a cell 11 according to an embodiment of the present invention is shown, and a dummy cell 17 included in one mat 7 is shown.
  • Defining a region, a main cell (13) region, and a redundant cell (15) region (S145), a plurality of dummy cells based on an interval between each dummy cell 17 in the dummy cell region Generating the cells 17 (S146), creating a plurality of main cells 13 in the main cell 13 area based on the number of main cells 13 and the spacing between the main cells 13 step (S147), generating a plurality of redundant cells (15) based on the number of redundant cells (15) and an interval between each redundant cell (15) in the area of the redundant cells (15) (S148) and , generating a cell layer by dividing each of the dummy cell region, the main cell region, and the redundant cell region ( S149 ).
  • the step of defining a dummy cell area, a main cell area, and a redundant cell area included in one mat 7 is a function for one cell 11 .
  • a dummy cell 17 as a plurality of sub-cells 11 divided according to the dummy cell 17, the main cell 13 in which a semiconductor circuit pattern is generated, and a redundant cell 15 for repairing or replacing the main cell 13 according to the occurrence of a defect. It is a step to classify and define the area.
  • the size of the main cell 13 and the redundant cell 15 may be calculated by subtracting the size of the dummy cell 13 from the size of the mat.
  • the cells 17 are sequentially generated for each sub-cell 11 defined in step S145.
  • the dummy cell 17 is created in the double dummy cell region by using the inter-cell spacing.
  • the main cell 13 area The main cell 13 may be generated by using the gap between cells as much as the number of the main cells 13 in the vertical, horizontal, and vertical directions.
  • generating a plurality of redundant cells 15 based on the number of redundant cells 15 and an interval between each redundant cell 15 in the redundant cell area (S148) includes: up, down, left and right in the redundant cell area
  • the redundant cells 15 may be generated by using the inter-cell spacing equal to the number of redundant cells 15 in the direction.
  • steps S147 and S148 described above may be changed.
  • a cell layer is generated by dividing the dummy cell region, the main cell region, and the redundant cell region, respectively ( S149 ), and the dummy cell layer, the main cell layer, and the A cell layer may be generated by dividing the redundant cell layer, and then, a wafer map may be expressed by combining the layers generated in the previous step.
  • FIGS. 9 to 12 are a GIS-based spatial wafer map generation method according to an embodiment of the present invention. It is a diagram exemplifying the wafer test results derived by the used wafer test result providing method.
  • the method for providing a wafer test result using a wafer map includes a wafer (lay) unit, a cell 11 unit, and a chip 3 unit, Step (S200) of receiving result data according to the wafer test performed in any one step (S200), extracting the location coordinates of a defect or fail included in the result data (S210), the location coordinates of the wafer map
  • Step (S220) of converting to a coordinate system (S220), and the coordinates of the positions of defects or failures according to the coordinate system converted to a corresponding one of a plurality of layers included in the wafer map on each layer It may include a step of mapping to a point (S230).
  • the step (S200) of receiving result data according to the wafer test conducted in any one of a wafer unit, a cell unit, and a chip unit is a step of receiving test result data output by various wafer test methods, and the wafer unit test is a wafer unit test. It may refer to a test for detecting a defect on the surface of the , and the cell 11 unit test may refer to a normal test such as WFBM (Wafer Fail Bit Map).
  • WFBM Wafer Fail Bit Map
  • the chip (3) unit test is an EPM (Electrical Parameter Monitoring) test to understand the electrical DC voltage and current characteristics of individual devices required for semiconductor integrated circuit (IC) operation, and after applying heat to a certain temperature on the wafer WFBI (Wafer Burn In) Test, which finds potential failure factors by applying AC/DC voltage, and whether there is an abnormality in each chip (3) on the wafer through electrical signals at high or low temperatures to determine defects occurring at a specific temperature It can point to the Hot&Cold Test to confirm.
  • EPM Electrical Parameter Monitoring
  • step (S210) of extracting the position coordinates of the defect or the fail included in the result data the detected defect or the fail existing on the wafer according to the various test results by the system by the system It is the step of extracting by determining the location.
  • step (S230) of mapping the position coordinates of ) to points on each layer the locations of defects or fail extracted by the system are mapped to points on each layer of the wafer map according to the type of test, but on the wafer map ( It is converted into a coordinate system that can be mapped and mapped.
  • the above-described coordinate system may be expressed by X and Y indices that are individually defined for each of the chip layer and the cell layer of the wafer map.
  • the points calculated as coordinates in the coordinate system of the spatial wafer map are created and expressed as a layer with data.
  • the location of defects can be clearly identified through this, It can be determined whether the chip 3 or the bank exists inside/outside.
  • the result value is composed of a physical address (X, Y Pair) in the chip 3 is saved
  • the physical address of the cell 11 means an address that increases in one direction with respect to the reference point of the chip in the X and Y directions.
  • this value is used to calculate the position of a specific cell 11 in different cell layers, create a fail object corresponding to this cell 11, create a layer only for the fail data of the test, and display it overlaid with the wafer map do.
  • a test layer having a measurement value for each test is generated based on the chip 3 in the wafer map, and the measurement value for each chip 3 is generated. Creates a renderer (ren) based on , and displays it on the wafer map.
  • ren renderer
  • the wafer map according to the embodiment of the present invention may generate and display a layer having point data calculated as coordinates in a coordinate system having spatial information.
  • information related to the wafer production process can be further obtained by utilizing the wafer test result using the above-described wafer map, and the information included in the wafer map
  • the method may further include deriving problems in the production process by analyzing pattern information between a plurality of points by overlapping two or more of the plurality of layers and displaying the graphic information. A detailed description related to utilizing these wafer test results will be described later.
  • FIGS. 13 and 14 are diagrams illustrating the structure of a system for implementing a method for generating a GIS-based spatial wafer map and a method for providing a wafer test result using the method according to an embodiment of the present invention.
  • a system for implementing a method for generating a wafer map and a method for providing a wafer test result using the same provides a client and web-based GIS display and analysis function, and includes a spatial wafer map and Visualize the subject map according to the test results and perform spatial analysis.
  • wafer map maker that generates a wafer map
  • analysis tool that analyzes a wafer map
  • test/result/defect layer maker that generates a wafer map
  • the wafer map maker is a program that implements the GIS-based spatial wafer map generation method according to the embodiment of the present invention described above, and generates a dynamic wafer map by receiving wafer information, chip information, bank information, mat information, and cell information. It is possible to generate a plurality of wafer layers by substituting the above-described information into defined variables and processing them through a plurality of configured program modules, and by matching them, a wafer basemap can be generated and stored in a database.
  • the wafer base map generated by such a wafer map maker has a layered structure, it may be composed of "Wafer Layer”, “Chip Layer”, “Bank Layer”, “Mat Layer” and “Cell Layer”.
  • the test result/defect layer maker receives the defect/fail test result data performed on the wafer manufactured according to the actual wafer manufacturing process and inputs it into the wafer map to mark the point on the wafer bonding or failing for each layer.
  • the results are provided separately, it can be seen as a visualization of the results by subject map of GIS, and can be composed of "Test Result Input”, “Defect Data Input”, “DB Input Processor” and "XY Coordinate Maker". there is.
  • the analysis tool provides a function to analyze the test result from a different point of view using the above-described test result, and may provide overlapping analysis and pattern analysis functions.
  • the layered architecture of the program implementing the GIS-based spatial wafer map generation method according to the embodiment of the present invention is shown by layering, and the presentation layer is "WaferMap Viewer", “ Analysis Result Viewer”, and the Business Layer is "Physical Address & Spatial Extent Convert Process”, “Wafer Fail Map Image API”, “Fail Test Result Data Processing Process” and “Wafer BaseMap Creation Process” can be composed of
  • the service layer may consist of "Windows Dontnet Framework”, “Was Server”, “Spring Framework”, and “JDK”, and may consist of a data access layer and "JDBC".
  • the data layer may be composed of "DBMS”, "Parameter Data”, “Test result/Defect Data”, "Wafer, Chip, Bank, Mat, Cell” and "Wafer Map Input File”.
  • 15 and 16 are diagrams illustrating data using wafer test results derived by a method for providing wafer test results using a GIS-based spatial wafer map according to an embodiment of the present invention.
  • the spatial wafer map provided by the system according to the embodiment of the present invention may provide a function of analyzing various combinations of each test using layering, which is one of the characteristics of the GIS system.
  • the wafer map of the present invention is a cell displayed in a plurality of layers (lay1, lay2) for a chip, a bank, a mat, and a cell, respectively. It allows spatial analysis to be performed by combining fail and defect points, and through overlapping of two layers (lay1, lay2), various problems in the chip creation process are made based on the pattern information of the fail can be grasped clearly.
  • a fail/defect point in a cell layer is exemplified, and in a cell layer, a fail in a unit cell 11 such as a main cell, etc. fail) and the overlapping defects can be identified, and problems in the process can be identified based on this.

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Abstract

본 발명은 웨이퍼 맵 생성 방법을 개시한다. 보다 상세하게는, 본 발명은 GIS(Geographic Information System) 기법을 응용하여 반도체 분야에서 칩 제조에 이용되는 웨이퍼 맵을 생성하는 방법과, 이를 이용한 웨이퍼 테스트 결과 제공 방법 및 시스템에 관한 것이다. 본 발명의 실시예에 따르면, 반도체 웨이퍼를 GIS(Geographic Information System) 기법을 이용하여 맵으로 구현하는 것으로, GIS에서 사용하는 좌표체계를 활용하여 실제 반도체 웨이퍼 크기와 동일한 맵을 생성하고, 웨이퍼를 구성하고 있는 다양한 구성요소들의 실제크기를 반영하여 계층화함으로써 각 요소를 공간 정보화된 웨이퍼 맵을 생성할 수 있는 효과가 있다.

Description

GIS 기반 스파샬 웨이퍼 맵 생성 방법, 이를 이용한 웨이퍼 테스트 결과 제공 방법
본 발명은 웨이퍼 맵 생성 방법에 관한 것으로, 특히 GIS(Geographic Information System) 기법을 응용하여 반도체 분야에서 칩 제조에 이용되는 웨이퍼 맵을 생성하는 방법과, 이를 이용한 웨이퍼 테스트 결과 제공 방법 및 시스템에 관한 것이다.
공지된 바와 같이, CPU, 메모리, LED 등을 제조하는 재료로서 반도체 웨이퍼는 복수의 구성요소를 포함하고 있고, 이러한 구성요소로는 셀(Cell), 매트(Mat), 뱅크(Bank) 및 칩(Chip) 등이 있다.
그러나, 현재까지 웨이퍼를 이루는 각 구성요소간 상관관계를 가시화 할 수 있는 방법이 존재하지 않으며, 이에 구성요소에 대하여 웨이퍼 맵을 구현할 필요성이 대두되고 있다.
특히, 반도체 기술이 고도화됨에 따라 소자 설계 기술 및 단위 공정 기술의 개발에 더불어 공정 관리의 중요성이 대두되고 있다. 반도체 생산의 수율을 향상시키기 위해서는 공정 기술의 혁신을 통한 불량의 최소화 작업이 필수불가결의 요소가 된다. 이에 따라, 최적화된 공정 기술의 개발 및 생산 공정 중에 웨이퍼 상에 산재하여 발생되는 다양한 결함들을 검출하고, 이를 분석하여 제조장비의 최적 공정 설정을 위한 자료로서 사용하는 일련의 과정이 요구된다고 할 수 있다.
또한, 웨이퍼 제조공정에서 각 공정별로 칩 단위 테스트, 셀 단위 테스트가 이루어지며 각 칩을 생성하는 단계, 생성된 칩을 패키징(Packaging)하는 단계, 이를 모듈화하는 단계 등, 각 단계별로 테스트가 진행되게 된다. 이러한 테스트를 통하여 보다 정확한 칩의 사용여부를 결정하기 위한 셀 단위 테스트에 대한 요구가 많아지고 있는 상황에서, 다양한 테스트 결과를 가시화하여 불량(Fail)을 식별하고, 그 원인을 파악함으로써 웨이퍼 수율을 향상시키기 위한 다양한 분석 방법이 요구되고 있다.
본 출원과 관련된 선행기술문헌으로는, 등록특허공보 제10-0288907호(공고일자: 2001.06.01.)가 있다.
본 발명은 전술한 문제점을 해결하기 위해 안출된 것으로, 본 발명은 반도체 웨이퍼를 구성하는 다양한 구성요소에 대한 상관관계를 정의할 수 있는 방안을 마련하고, 웨이퍼 제조 공정에 대한 테스트 결과를 분석할 수 있는 방법 및 시스템 제공하는데 과제가 있다.
또한, 본 발명은 웨이퍼를 구성하는 셀, 매트, 뱅크, 칩 및 웨이퍼를 좌표 체계를 적용한 계층으로 구현하여 벡터(Vector)기반 공간 자료를 이용한 웨이퍼 맵을 생성하고, 반도체 생산공정별로 이루어지고 있는 다양한 테스트 결과를 주제도 계층으로 생성하여 오버랩(Overlap)을 통한 패턴분석, 상관관계 분석 등 GIS 분석 기법을 적용할 수 있도록 하는 방법 및 시스템을 제공하는데 다른 과제가 있다.
전술한 과제를 해결하기 위해, 본 발명의 실시예에 따른 GIS 기반 스파샬 웨이퍼 맵 생성 방법은, (a) 실제 반도체 웨이퍼의 가로 및 세로 크기에 대응하는 원형 레이어를 생성하는 단계, (b) 상기 원형 레이어 상에 에지(edge) 영역을 생성하는 단계, (c) 상기 원형 레이어의 중심점 상에 하나의 칩의 크기를 참조하여 하나의 중심 칩(chip)을 생성하는 단계, (d) 상기 칩의 크기 및 칩간 간격을 이용하여, 상기 중심 칩을 기준으로 상기 에지 영역까지 순차적으로 상기 중심 칩과 동일한 크기의 칩을 반복 생성하는 단계, (e) 생성되는 칩이 에지 영역에 도달하면, 상기 원형 레이어 상의 모든 칩을 포함하는 칩 레이어를 생성하는 단계 및, (f) 하나의 칩에 포함되는 복수의 구성요소에 대한 각각의 레이어를 생성하여 동적 웨이퍼 맵을 생성하는 단계를 포함할 수 있다.
상기 (b) 단계 및 (c) 단계 사이에, (b1) 상기 에지 영역이 설정된 원형 레이어 상에 플랫 존(flat zone)을 생성하는 단계를 더 포함할 수 있다.
상기 복수의 구성요소는, 하나의 칩에 포함되는 복수의 뱅크(Bank), 하나의 뱅크를 복수개로 분할하는 매트(Mat) 및 하나의 매트에 포함되는 복수의 셀(Cell)일 수 있다.
상기 (f) 단계는, (f1) 상기 칩에 포함되는 컬럼(Column) 및 로우(Row) 방향의 뱅크의 개수를 기준으로 뱅크 리스트를 생성하는 단계, (f2) 뱅크의 크기 및 각 뱅크간 거리(Gap)를 기준으로 뱅크 레이어를 생성하는 단계, (f3) 뱅크별로 지정된 뱅크 타입(type)에 따른 매트 리스트를 생성하는 단계 및, (f4) 매트의 크기 및 각 매트 간 거리를 기준으로 매트 레이어를 생성하는 단계를 포함할 수 있다.
상기 (f4) 단계 이후, (f5) 하나의 매트(Mat) 포함되는 더미 셀(Dummy Cell) 영역, 메인 셀(Main Cell) 영역 및 리던던트 셀(Redundant Cell) 영역을 정의하는 단계, (f6) 상기 더미 셀 영역 내, 각 셀간 간격을 기준으로 하여 복수의 더미 셀을 생성하는 단계, (f7) 상기 메인 셀 영역 내, 메인 셀의 개수 및 각 메인 셀간 간격을 기준으로 하여 복수의 메인 셀을 생성하는 단계, (f8) 상기 리던던트 셀 영역 내, 리던던트 셀의 개수 및 각 리던던트 셀간 간격을 기준으로 하여 복수의 리던던트 셀을 생성하는 단계 및, (f9) 상기 더미 셀 영역, 메인 셀 영역 및 리던던트 셀 영역을 각각 구분하여 셀 레이어를 생성하는 단계를 포함할 수 있다.
또한, 상기의 GIS 기반 스파샬 웨이퍼 맵 생성 방법은 이를 수행하는 프로그램으로 구현되어 컴퓨터 판독 가능한 기록매체에 기록될 수 있다.
또한, 전술한 과제를 해결하기 위해, 본 발명의 실시예에 GIS 기반 스파샬 웨이퍼 맵을 이용한 웨이퍼 테스트 결과 제공 방법으로서, (g) 웨이퍼 단위, 셀 단위 및 칩 단위 중, 어느 하나로 진행된 웨이퍼 테스트에 따른 결과 데이터를 입력받는 단계, (h) 상기 결과 데이터에 포함된 결함(Defect) 또는 페일(fail)의 위치좌표를 추출하는 단계, (i) 상기 위치좌표를 상기 웨이퍼 맵의 좌표체계로 변환하는 단계 및, (j) 상기 웨이퍼 맵에 포함되는 복수의 레이어 중 대응되는 어느 하나에 변환된 좌표체계에 따른 결함 또는 페일의 위치좌표를 각 레이어 상의 포인트로 매핑하는 단계를 포함할 수 있다.
상기 좌표체계는, 상기 웨이퍼 맵의 칩 레이어 및 셀 레이어 각각에 개별적으로 정의되는 X,Y 인덱스로 표현될 수 있다.
상기 (j) 단계 이후, (k) 상기 웨이퍼 맵에 포함되는 복수의 레이어 중, 둘 이상을 중첩하여 그래픽으로 표시함으로써 복수의 포인트간 패턴정보를 분석하여 생산공정의 문제점을 도출하는 단계를 포함할 수 있다.
또한, 상기의 GIS 기반 스파샬 웨이퍼 맵 생성 방법을 이용한 웨이퍼 테스트 결과 제공 방법은, 이를 수행하는 프로그램으로 구현되어 컴퓨터 판독 가능한 기록매체에 기록될 수 있다.
본 발명의 실시예에 따르면, 반도체 웨이퍼를 GIS(Geographic Information System) 기법을 이용하여 맵으로 구현하는 것으로, GIS에서 사용하는 좌표체계를 활용하여 실제 반도체 웨이퍼 크기와 동일한 맵을 생성하고, 웨이퍼를 구성하고 있는 다양한 구성요소들의 실제크기를 반영하여 계층화함으로써 각 요소를 공간 정보화된 웨이퍼 맵을 생성할 수 있는 효과가 있다.
또한, 본 발명은 반도체 웨이퍼 생산과정 중 발생하는 셀 테스트 결과, 칩 테스트 결과, 결함 검출결과를 공간정보화하고, 웨이퍼 맵과 GIS 분석 기법을 이용하여 불량에 대한 패턴 및 공간분석결과를 가시화함으로써 반도체 웨이퍼의 수율을 높이는 효과가 있다.
도 1 내지 도 3은 본 발명의 실시예에 따른 GIS 기반 스파샬 웨이퍼 맵 생성 방법을 나타낸 도면이다.
도 4 내지 도 7은 본 발명의 실시예에 따른 GIS 기반 스파샬 웨이퍼 맵 생성 방법에서 이용하는 웨이퍼 맵의 구성요소를 모식화한 도면이다.
도 8은 본 발명의 실시예에 따른 GIS 기반 스파샬 웨이퍼 맵을 이용한 웨이퍼 테스트 결과 제공 방법을 나타낸 도면이다.
도 9 내지 도 12는 본 발명의 실시예에 따른 GIS 기반 스파샬 웨이퍼 맵 생성 방법을 이용한 웨이퍼 테스트 결과 제공 방법에 의해 도출된 웨이퍼 테스트 결과를 예시한 도면이다.
도 13 및 도 14는 본 발명의 실시예에 따른 GIS 기반 스파샬 웨이퍼 맵 생성 방법, 이를 이용한 웨이퍼 테스트 결과 제공 방법을 구현하는 시스템의 구조를 나타낸 도면이다.
도 15 및 도 16은 본 발명의 실시예에 따른 GIS 기반 스파샬 웨이퍼 맵 생성 방법을 이용한 웨이퍼 테스트 결과 제공 방법에 의해 도출된 웨이퍼 테스트 결과를 활용한 데이터를 나타낸 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야의 통상의 기술자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다. 명세서 전체에 걸쳐 동일한 도면 부호는 동일한 구성 요소를 지칭하며, 언급된 구성요소들의 각각 및 하나 이상의 모든 조합을 포함한다. 비록 "제1", "제2" 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
또한, 다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어는 본 발명이 속하는 기술분야의 통상의 기술자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또한, 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 구성요소와 다른 구성요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 구성요소들의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들어, 도면에 도시되어 있는 구성요소를 뒤집을 경우, 다른 구성요소의 "아래(below)"또는 "아래(beneath)"로 기술된 구성요소는 다른 구성요소의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 구성요소는 다른 방향으로도 배향될 수 있으며, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
이하의 설명에서, "GIS 기반 스파샬 웨이퍼 맵 생성 방법", "GIS 기반 스파샬 웨이퍼 맵 생성 방법을 이용한 웨이퍼 테스트 결과 제공 방법" 의 용어는 설명의 편의상 각각 "웨이퍼 맵 생성 방법", "웨이퍼 테스트 결과 제공 방법"으로 약식 표기될 수 있다.
이하, 도면을 참조하여 본 발명의 실시예에 따른 GIS 기반 스파샬 웨이퍼 맵 생성 방법, 이를 이용한 웨이퍼 테스트 결과 제공 방법을 상세히 설명한다.
도 1 내지 도 3은 본 발명의 실시예에 따른 GIS 기반 스파샬 웨이퍼 맵 생성 방법을 나타낸 도면이고, 도 4 내지 도 7은 본 발명의 실시예에 따른 GIS 기반 스파샬 웨이퍼 맵 생성 방법에서 이용하는 웨이퍼 맵의 구성요소를 모식화한 도면이다.
본 발명의 실시예에 따른 웨이퍼 맵 생성 방법은, 일반적으로 지형정보와 함께 시설물 등을 지도상에 표시, 작성, 검색 및 분석 등을 수행할 수 있도록 하는 지리정보 시스템(Geographic Information System; GIS) 기법을 웨이퍼 맵 생성에 응용한 것으로, GIS에서 사용하는 좌표체계에 기반하여 반도체 웨이퍼를 구성하는 복수의 구성요소인 칩, 뱅크, 매트 등의 크기를 고려하여 계층화함으로써 각 구성요소의 공간정보를 반영한 웨이퍼 맵(Wafer Map)을 제공하는 것을 특징으로 한다.
이를 위해, 본 발명의 일 실시예에 따르면, 웨이퍼 맵을 구성하는 기본 단위인 셀(Cell)로 구성되는 매트(Mat)를 정의하고, 매트(Mat)로 구성되는 뱅크(Bank)를 정의하고, 뱅크(Bank)로 구성되는 칩(Chip)의 구조를 정의한다.
각각의 칩(Chip)은 웨이퍼(Wafer)의 중심점을 기준으로 하여 입력된 칩(Chip)의 크기로 이웃한 칩(chip)간의 간격을 고려하여 상하좌우 방향으로 생성될 수 있다.
이러한 방식으로 종래의 웨이퍼 맵과는 달리 칩 내부의 구조를 하나의 구조체로 표현할 수 있으며, 이를 바탕으로 각 구성요소 간의 관계성을 설정하고, 셀 단위의 테스트 결과를 표현할 수 있는 웨이퍼 맵을 구성할 수 있다.
종래, 반도체에서 사용하는 단위는 나노 미터(nano meter) 단위를 사용하고 있으며, 이에 따라 본 발명에서는 이를 미터(meter) 단위로 환산하여 활용할 수 있고, 중심점, 각 구성요소의 크기, 구성요소 간의 간격의 정보만으로 각 구성요소를 정의하여 표현할 수 있다.
특히, 반도체 설계의 특성상 동일한 형태의 셀 구조를 갖는 매트가 많이 존재하기 때문에 모든 매트에 대한 재원을 입력하지 않고, 매트 타입(type)으로 구현함으로써, 반복적 입력을 방지할 수 있도록 한다. 또한, 매트로 구성된 뱅크를 정의할 때, 단지 각 맵에 대한 타입만을 지정하여 반복적인 구조를 표현하도록 구성 수 있다. 또한, 동일한 방식으로 뱅크 타입을 정의하도록 구성될 수 있다.
이에 따라, 본 발명의 실시예에서는 웨이퍼 맵을 shape 파일과 같은 스파샬 데이터(Spatial Data)로 저장하지 않고, 입력된 정보를 바탕으로 동적으로 각 구성요소에 대한 스파샬 데이터를 생성하고, 레이어(Layer)화하여 스퍄샬 웨이퍼 맵(Spatial WaferMap)를 생성할 수 있다.
따라서, 실제 칩 설계 제원을 활용하여 웨이퍼 및 칩 구조를 공간자료화 하여 구현할 수 있으며, 다양한 반도체 설계 제원을 유동적으로 반영할 수 있게 된다.
이하의 설명에서 각 단계별 실행주체는, 별도의 기재가 없더라도 후술하는 도 13, 도 14에 나타낸 시스템 및 이의 구성요소이고, 이러한 시스템은 공지의 마이크로 프로세서에 의해 실행 가능하고 컴퓨터에 의해 판독 가능한 컴퓨터 프로그램으로 구현될 수 있고, 읽고 쓰기가 가능한 기록매체에 기록될 수 있다.
도 1 내지 도 3은 전술한 기술적 사상에 기반한 본 발명의 실시예에 따른 웨이퍼 맵 생성방법을 나타낸 도면이고, 도 4 내지 도 7은 본 발명의 실시예에 따른 GIS 기반 스파샬 웨이퍼 맵 생성 방법에서 이용하는 웨이퍼 맵의 구성요소를 모식화한 도면이다.
도 1 및 도 4를 참조하면, 실제 반도체 웨이퍼의 가로 및 세로 크기에 대응하는 원형 레이어(1)를 생성하는 단계(S100), 상기 원형 레이어(1) 상에 에지(edge) 영역을 생성하는 단계(S110), 상기 원형 레이어(1)의 중심점상에 하나의 칩(3)의 크기를 참조하여 하나의 중심 칩(chip)을 생성하는 단계(S120), 상기 칩(3)의 크기 및 칩(3)간 간격을 이용하여, 상기 중심 칩을 기준으로 상기 에지 영역까지 순차적으로 상기 중심 칩과 동일한 크기의 칩(3)을 반복 생성하는 단계(S130), 생성되는 칩(3)이 에지 영역에 도달하면, 상기 원형 레이어(1) 상의 모든 칩을 포함하는 칩 레이어를 생성하는 단계(S140) 및 하나의 칩에 포함되는 복수의 구성요소에 대한 각각의 레이어를 생성하여 동적 웨이퍼 맵을 생성하는 단계(S150)로 구현될 수 있다.
먼저, 실제 반도체 웨이퍼의 가로 및 세로 크기에 대응하는 원형 레이어(1)를 생성하는 단계(S100)로서, 웨이퍼 맵의 베이스가 되는 레이어를 생성하는 절차이다. 본 단계에서는 웨이퍼 맵을 구현하고자 하는 실제 반도체 웨이퍼의 가로 및 세로 크기를 입력받아 이에 대응하는 원형의 레이어(1)를 생성할 수 있다.
일례로서, 웨이퍼 크기는 시스템상에서 "Width = 300000000;", "Height = 3000000000;"의 의 변수형식으로 정의될 수 있다.
다음으로, 원형 레이어(1) 상에 에지(edge) 영역을 생성하는 단계(S110)는 웨이퍼의 에지 영역(Edge) 영역에 대한 연산값을 입력받아 전술한 원형 레이어에 반영하는 단계로서, 에지 영역의 반지름은 웨이퍼의 반지름에서 에지 데이터를 입력값을 차감함으로써 산출할 수 있다.
에지 영역의 연산값은, "Edge = 3000000;" 의 형식으로 정의될 수 있다.
또한, 도시되어 있지는 않으나, S110 단계 이후, 에지 영역이 설정된 원형 레이어(1) 상에 플랫 존(flat zone)을 생성하는 단계가 더 추가될 수 있다. 이러한 플랫 존은 웨이퍼의 상하 방향 및 전후면 방향을 식별하기 위해 생성되는 것으로, 공정에 따라, 노치(notch) 등으로 대체될 수도 있다.
플랫 존의 위치는, "Flatzone = FlatzoneType.BOTTOM;"의 형식으로 정의될 수 있다.
다음으로, 원형 레이어(1)의 중심점상에 하나의 칩(3)의 크기를 참조하여 하나의 중심 칩(chip)을 생성하는 단계(S120)에서는 생성된 원형 레이어(1)의 중심점을 찾고, 그 중심점을 기준으로 하나의 중심 칩(Chip)을 생성할 수 있다. 이때, 칩(3)은 다각형(polygon) 형태일 수 있고, 실제 웨이퍼에 형성되는 칩(3) 하나의 크기를 입력하여 중심점에 대입하여 생성할 수 있다.
중심점에서의 칩을 생성하는 기준을 나타내는 변수는, "BaseLineX = BaseLineType.CHIP", "BaseLineY = BaseLineType.SCRIBE"의 형식으로 정의될 수 있으며, 후술하는 나머지 영역상의 칩(3)을 생성하는 데 기준점으로 참조될 수 있다.
다음으로, 칩(3)의 크기 및 칩(3)간 간격을 이용하여, 중심 칩을 기준으로 에지 영역까지 순차적으로 상기 중심 칩과 동일한 크기의 칩(3)을 반복 생성하는 단계(S130)로서, S120 단계에서 생성한 중심 칩을 기준으로 하여 칩(3)의 크기 및 간격을 이용하여 중심 칩을 둘러싸는 형태로 원형 레이어(1)의 전체 영역에 동일한 칩(3)을 생성하게 된다. 즉, 전술한 중심 칩을 기준으로 상하좌우 방향으로 이동하며 동일 크기의 칩을 입력된 칩(3) 간 간격을 반영함으로써 순차적으로 생성해 나가게 된다.
이때, 칩(3) 간 간격은, "Scribe.X = 7000;", "Scribe.Y = 7000"의 형식으로 정의될 수 있고, 현재 위치(중심 칩 또는 이웃한 생성된 칩)에서 이동하는 거리는, "Shift.X = 0;", "Shift.Y = 0;"의 초기값을 갖는 변수로 설정될 수 있고, 칩의 이동거리에 따라 그 값은 가산될 수 있다.
또한, 칩(3)의 X, Y 축의 증감 방향은, "Direct = LEFTBOTTOM_HORIZONTALX_VERTICALY;"의 변수로 설정될 수 있다.
다음으로, 생성되는 칩(3)이 에지 영역에 도달하면, 원형 레이어(1) 상의 모든 칩을 포함하는 칩 레이어를 생성하는 단계(S140)에서는 상기의 S130 단계의 반복 진행에 따라 생성되는 칩(3)이 웨이퍼의 중심점으로부터 끝단, 즉 에지 영역까지 도달하여 교차(intersect)의 발생여부를 판단하고, 에지 영역 내 남은 공간 크기에 따라 새로운 칩의 생성여부를 결정하고, 에지 영역을 포함하여 전체 원형 레이어(1) 상의 모든 칩에 대한 리스트를 생성하여 칩 레이어(Chip layer)를 생성한다.
이후, 하나의 칩(3)에 포함되는 복수의 구성요소에 대한 각각의 레이어를 생성하여 동적 웨이퍼 맵을 생성하는 단계(S150)로서, 후술하는 뱅크, 매트 및 셀에 대한 레이어를 생성하는 절차를 진행하게 된다.
도 2 및 도 5를 참조하면, 본 발명의 실시예에 따른 뱅크(Bank; 5) 및 매트(Mat) 생성 방법을 나타낸 것으로, 칩(3)에 포함되는 컬럼(Column) 및 로우(Row) 방향의 뱅크(5)의 개수를 기준으로 뱅크 리스트를 생성하는 단계(S141), 뱅크(5)의 크기 및 각 뱅크(5)간 거리(Gap)를 기준으로 뱅크 레이어를 생성하는 단계(S142), 뱅크별로 지정된 뱅크 타입(type)에 따른 매트 리스트를 생성하는 단계(S143) 및 매트(7)의 크기 및 각 매트(7) 간 거리를 기준으로 매트 레이어를 생성하는 단계(S144)를 포함할 수 있다.
칩(3)에 포함되는 컬럼(Column) 및 로우(Row) 방향의 뱅크(5)의 개수를 기준으로 뱅크 리스트를 생성하는 단계(S141)는, 하나의 칩(3)에 대하여 이에 포함되는 뱅크(5)에 대한 리스트를 생성하는 단계이다. 하나의 웨이퍼에 생성되는 모든 칩(3)은 일부 에지 영역을 제외하고 모두 동일한 형태임에 따라, 하나의 칩(3)에 대한 뱅크(5) 형태만을 이용하여 모든 칩(3)에 대한 뱅크(5)를 생성하게 되며, 이를 위한 데이터로서 하나의 칩(3) 내에 컬럼 및 로우 방향으로 뱅크(5)의 수에 따라 뱅크 리스트 생성하게 된다.
일례로서, 하나의 칩(3)에 대한 크기는 "Width = 5577000;", "Height = 4000000;" 일 수 있고, 뱅크(5)의 수는 "Col = 6;", "Row = 6;"의 형식으로 정의될 수 있다.
다음으로, 뱅크(5)의 크기 및 각 뱅크(5)간 거리(Gap)를 기준으로 뱅크 레이어를 생성하는 단계(S142)에서는 상기의 뱅크 리스트를 참조하여 하나의 칩(3) 내에 포함되는 복수의 뱅크(5)를 생성함으로써 뱅크 레이어(Bank layer)를 생성하게 된다. 뱅크 리스트에는 하나의 칩(3)에 형성되는 컬럼 및 로우 방향의 뱅크(5) 수를 정의하고 있고, 하나의 뱅크(5)에 대한 크기 및 뱅크(5)간 간격을 입력하여 하나의 칩(3)에 대한 뱅크(5)를 생성하고, 이에 기초하여 전체 뱅크(5)에 대한 뱅크 레이어를 생성할 수 있다.
뱅크(5)의 크기는, "Width = 77000;", "Height = 40000;" 의 변수로 정의될 수 있고, 뱅크(5)간 간격은, "SetGapX(50000);", "SetGapY(50000);"의 변수로 정의될 수 있다.
다음으로, 뱅크(5)별로 지정된 뱅크 타입(type)에 따른 매트 리스트를 생성하는 단계(S143)에서는, 뱅크 레이어의 생성 단계에서 각 뱅크(5)별로 지정된 뱅크 타입에 따른 매트(Mat; 7)의 리스트를 생성할 수 있다.
다음으로, 매트의 크기 및 각 매트 간 거리를 기준으로 매트 레이어를 생성하는 단계(S144)를 포함할 수 있다. 각 뱅크(5)에는 복수의 매트(7)가 형성되어 있고, 상기의 매트 리스트를 참조하여 각 매트(7)의 크기 및 매트(7) 간격을 입력하여 하나의 뱅크(5)에 대한 매트(7)를 생성하고, 전체 매트(7)에 대한 매트 레이어를 생성할 수 있다.
매트(7) 간의 간격은, "SetGapX(50000);", "SetGapY(50000);"의 변수로 정의될 수 있다.
도 3, 도 6 및 도 7을 참조하면, 본 발명의 실시예에 따른 셀(Cell; 11) 생성 방법을 나타낸 것으로, 하나의 매트(Mat; 7)에 포함되는 더미 셀(Dummy Cell; 17) 영역, 메인 셀(Main Cell; 13) 영역 및 리던던트 셀(Redundant Cell; 15) 영역을 정의하는 단계(S145), 상기 더미 셀 영역 내, 각 더미 셀(17)간 간격을 기준으로 하여 복수의 더미 셀(17)을 생성하는 단계(S146), 상기 메인 셀(13) 영역 내, 메인 셀(13)의 개수 및 각 메인 셀(13)간 간격을 기준으로 하여 복수의 메인 셀(13)을 생성하는 단계(S147), 상기 리던던트 셀(15) 영역 내, 리던던트 셀(15)의 개수 및 각 리던던트 셀(15)간 간격을 기준으로 하여 복수의 리던던트 셀(15)을 생성하는 단계(S148) 및, 상기 더미 셀 영역, 메인 셀 영역 및 리던던트 셀 영역을 각각 구분하여 셀 레이어를 생성하는 단계(S149)를 포함할 수 있다.
하나의 매트(7)에 포함되는 더미 셀(Dummy Cell) 영역, 메인 셀(Main Cell) 영역 및 리던던트 셀(Redundant Cell) 영역을 정의하는 단계(S145)는, 하나의 셀(11)에 대하여 기능에 따라 구분되는 복수의 하위 셀(11)로서 더미 셀(17), 반도체 회로패턴이 생성되는 메인 셀(13) 및 불량 발생에 따른 메인 셀(13)의 수리 또는 대체하기 위한 리던던트 셀(15)을 구분하여 그 영역을 정의하는 단계이다.
이때, 메인 셀(13) 및 리던던트 셀(15)의 크기는 매트 크기에서 더미 셀(13)의 크기를 차감하여 산출할 수 있다.
다음으로, 더미 셀 영역 내, 각 셀(11)간 간격을 기준으로 하여 복수의 더미 셀을 생성하는 단계(S146)는 S145 단계에서 정의한 각 하위 셀(11) 별 순차적으로 셀(17)을 생성하는 단계로서, 이중 더미 셀 영역상에 셀간 간격을 이용하여 더미 셀(17)을 생성하는 단계이다.
여기서, 셀 간 간격은 "Gap.X=20;", "Gap.Y=20;"으로 정의할 수 있다. 또한, 더미 셀의 크기는, "DummySize.Left = 2000;", "DummySize.Right = 2000;", "DummySize.Bottom = 2000;", "DummySize.Top = 2 000;"로 정의할 수 있고, 더미 셀의 수는 "Dummy.Left = 5;", "DummyRight = 5;", "Dummy.Bottom = 5;", "Dummy.Top = 2000;"로 정의할 수 있다.
다음으로, 메인 셀 영역 내, 메인 셀(13)의 개수 및 각 메인 셀(13)간 간격을 기준으로 하여 복수의 메인 셀(13)을 생성하는 단계(S147)에서는, 메인 셀(13) 영역내에 상하좌우 방향으로 메인 셀(13)의 개수만큼 셀 간 간격(Gap)을 이용하여 메인 셀(13)을 생성할 수 있다.
여기서, 메인 셀(13)의 개수는, "Cell.X = 768;", "Cell.Y = 512"로 정의될 수 있다.
다음으로, 리던던트 셀 영역 내, 리던던트 셀(15)의 개수 및 각 리던던트 셀(15)간 간격을 기준으로 하여 복수의 리던던트 셀(15)을 생성하는 단계(S148)는, 리던던트 셀 영역내에 상하좌우 방향으로 리던던트 셀(15)의 개수만큼 셀 간 간격을 이용하여 리던던트 셀(15)을 생성할 수 있다.
여기서, 리던던트 셀(15)의 개수는, "Redunduncy.Left = 10;", "Redunduncy.Right = 10;", "Redunduncy.Bottom = 10;", "Redunduncy.Top = 10;"로 정의될 수 있다.
특히, 전술한 S147 단계 및 S148 단계는 그 순서가 변경될 수 있다.
다음으로, 더미 셀 영역, 메인 셀 영역 및 리던던트 셀 영역을 각각 구분하여 셀 레이어를 생성하는 단계(S149)로서, 각 영역상에 생성된 셀의 종류에 따라 이에 대한 더미 셀 레이어, 메인 셀 레이어 및 리던던트 셀 레이어를 구분하여 셀 레이어를 생성할 수 있고, 이후 전술한 전 단계에서 생성된 레이어들을 취합하여 웨이퍼 맵을 표현할 수 있다.
이하, 도면을 참조하여 전술한 절차를 거쳐 생성한 웨이퍼 맵을 활용한 웨이퍼 테스트 결과를 제공하는 방법을 상세히 설명한다.
도 8은 본 발명의 실시예에 따른 GIS 기반 스파샬 웨이퍼 맵을 이용한 웨이퍼 테스트 결과 제공 방법을 나타낸 도면이고, 도 9 내지 도 12는 본 발명의 실시예에 따른 GIS 기반 스파샬 웨이퍼 맵 생성 방법을 이용한 웨이퍼 테스트 결과 제공 방법에 의해 도출된 웨이퍼 테스트 결과를 예시한 도면이다.
도 8과, 도 9 내지 도 11을 참조하면, 본 발명의 실시예에 따른 웨이퍼 맵을 이용한 웨이퍼 테스트 결과 제공 방법은, 웨이퍼(lay) 단위, 셀(11) 단위 및 칩(3) 단위 중, 어느 하나로 진행된 웨이퍼 테스트에 따른 결과 데이터를 입력받는 단계(S200), 결과 데이터에 포함된 결함(Defect) 또는 페일(fail)의 위치좌표를 추출하는 단계(S210), 상기 위치좌표를 상기 웨이퍼 맵의 좌표체계로 변환하는 단계(S220) 및, 웨이퍼 맵에 포함되는 복수의 레이어 중 대응되는 어느 하나에 변환된 좌표체계에 따른 결함(Defect) 또는 페일(fail)의 위치좌표를 각 레이어(lay) 상의 포인트로 매핑하는 단계(S230)를 포함할 수 있다.
웨이퍼 단위, 셀 단위 및 칩 단위 중, 어느 하나로 진행된 웨이퍼 테스트에 따른 결과 데이터를 입력받는 단계(S200)는, 다양한 웨이퍼 테스트 방법에 의해 출력된 테스트 결과 데이터를 입력받는 단계로서, 웨이퍼 단위 테스트는 웨이퍼의 표면에 있는 결함(defect)을 검출하기 위한 테스트를 가리킬 수 있고, 셀(11) 단위의 테스트는 WFBM(Wafer Fail Bit Map)등과 같은 일반적인(Normal) 테스트를 가리킬 수 있다. 또한, 칩(3) 단위의 테스트는 반도체 직접회로(IC) 동작에 필요한 개별소자들의 전기적 직류 전압, 전류 특성 요인을 파악하기 위한 EPM(Electrical Parameter Monitoring) Test, 웨이퍼에 일정 온도의 열을 가한 다음 AC/DC 전압을 가해 잠재적 불량 요인을 찾아내는 WFBI(Wafer Burn In) Test, 특정 온도에서 발생하는 불량을 판별하기 위해 높은 온도 혹은 낮은 온도에서 전기적 신호를 통해 웨이퍼 상의 각 칩(3)들에 이상 여부를 확인하기 위한 Hot&Cold Test 을 가리킬 수 있다.
이에, 본 발명의 실시예에 따르면, 전술한 다양한 목적에 따라 결정되는 서로 다른 테스트 결과를 입력받아 처리할 수 있다.
다음으로, 결과 데이터에 포함된 결함(Defect) 또는 페일(fail)의 위치좌표를 추출하는 단계(S210)에서는, 시스템에 의해 상기의 다양한 테스트 결과에 따른 웨이퍼상에 존재하는 검출된 결함 또는 페일의 위치를 판단하여 추출하는 단계이다.
다음으로, 위치좌표를 상기 웨이퍼 맵의 좌표체계로 변환하는 단계(S220) 및, 상기 웨이퍼 맵에 포함되는 복수의 레이어 중 대응되는 어느 하나에 변환된 좌표체계에 따른 결함(defect) 또는 페일(fail)의 위치좌표를 각 레이어 상의 포인트로 매핑하는 단계(S230)에서는, 시스템에 의해 추출된 결함 또는 페일의 위치를 테스트의 종류에 따라 웨이퍼 맵의 각 레이어에 포인트로 매핑하되, 웨이퍼 맵상에 매핑(mapping)이 가능한 좌표체계로 변환하여 매핑하게 된다.
여기서, 전술한 좌표체계는, 웨이퍼 맵의 칩 레이어 및 셀 레이어 각각에 개별적으로 정의되는 X, Y 인덱스로 표현될 수 있다.
즉, 이러한 위치 좌표를 스페이셜 웨이퍼 맵의 좌표체계 내의 좌표로 계산한 포인트를 자료를 가지는 레이어를 생성하여 표출하는 것으로, 웨이퍼 레이어의 경우 이를 통해 결함의 위치를 명확히 파악 할 수 있으며, 이들의 위치가 칩(3) 또는 뱅크 등의 내/외부에 존재하는지 여부를 판단할 수 있다.
또는, WFBM과 같은 셀(11) 단위의 테스트에 따른 셀 레이어의 경우, 셀(11) 단위로 테스트가 이루어지고, 그 결과 값이 칩(3) 내의 물리적 주소(X, Y Pair)로 구성되어 저장된다. 여기서, 셀(11)의 물리주소는 X방향, Y방향으로 칩의 기준점을 기준으로 하나의 방향으로 증가하는 주소를 의미하며, 칩(3) 내에서 유일한 값을 가짐에 따라, 이 값을 이용하여 서로 다른 셀 레이어 내의 특정 셀(11)의 위치를 계산하고 이 셀(11)에 대응하는 페일 객체를 생성하며, 해당 테스트의 페일 데이터(Fail Data)만의 레이어를 생성하여 웨이퍼 맵과 중첩하여 표시한다.
또한, 칩(3) 단위의 테스트에 따른 칩 레이어의 경우, 웨이퍼 맵 내의 칩(3)을 기준으로 각각의 테스트를 측정 값을 가지는 테스트 레이어(Test Layer)를 생성하여 칩(3) 별 측정 값을 기준으로 하는 렌더러(Renderer; ren)를 생성하여 웨이퍼 맵에 표시한다.
즉, 결함 테스트(Defect test)는 본 발명의 실시예에 따른 웨이퍼 맵은 좌표를 공간정보를 갖는 좌표체계 내의 좌표로 계산한 포인트(Point) 자료를 가지는 레이어를 생성하여 표출할 수 있다.
한편, 도시되어 있지는 않지만, 전술한 S230 단계 이후 본 발명의 실시예에 따르면, 전술한 웨이퍼 맵을 이용한 웨이퍼 테스트 결과를 활용하여 웨이퍼 생산공정과 관련된 정보를 더 획득할 수 있으며, 웨이퍼 맵에 포함되는 복수의 레이어 중, 둘 이상을 중첩하여 그래픽으로 표시함으로써 복수의 포인트간 패턴정보를 분석하여 생산공정의 문제점을 도출하는 단계를 더 포함할 수 있다. 이러한 웨이퍼 테스트 결과를 활용하는 것과 관련된 상세한 설명은 후술한다.
또한, 도 13 및 도 14는 본 발명의 실시예에 따른 GIS 기반 스파샬 웨이퍼 맵 생성 방법, 이를 이용한 웨이퍼 테스트 결과 제공 방법을 구현하는 시스템의 구조를 나타낸 도면이다.
도 13을 참조하면, 본 발명의 실시예에 따른 웨이퍼 맵 생성 방법, 이를 이용한 웨이퍼 테스트 결과 제공 방법을 구현하는 시스템은, 클라이언트 및 웹 기반 GIS 표출 및 분석 기능을 제공하는 것으로, 스페이셜 웨이퍼 맵과 테스트 결과에 따른 주제도를 가시화하고 공간분석을 수행할 수 있도록 한다.
크게 웨이퍼 맵을 생성하는 웨이퍼 맵 메이커(Wafer Map Maker), 분석 툴(Analysis Tool) 및 테스트결과/결함 레이어 메이커(Test/Result/Defect Layer Maker)로 구분될 수 있다.
웨이퍼 맵 메이커는 전술한 본 발명의 실시예에 따른 GIS 기반 스파샬 웨이퍼 맵 생성방법을 구현한 프로그램으로서, 웨이퍼 정보, 칩 정보, 뱅크 정보, 매트 정보 및 셀 정보를 입력받아 동적 웨이퍼 맵을 생성할 수 있고, 전술한 정보들을 정의된 변수에 대입하여, 구성된 복수의 프로그램 모듈을 통해 처리하여 복수의 웨이퍼 레이어를 생성할 수 있으며, 이를 매칭하여 웨이퍼 베이스맵을 생성 및 데이터 베이스에 저장할 수 있다.
이를 위한 프로그램 모듈로서, "Wafer Size", "Scribe XY", "EdgeExclude", "Shift XY", "FlatZone", "BaseLine XY" 및 "Chip Width/Height" 등이 있다.
이러한 웨이퍼 맵 메이커가 생성한 웨이퍼 베이스 맵은 계층화된 구조를 가짐에 따라, "Wafer Layer", "Chip Layer", "Bank Layer", "Mat Layer" 및 "Cell Layer"로 구성될 수 있다.
테스트결과/결함 레이어 메이커는 실제 웨이퍼 제조공정에 따라 제조된 웨이퍼에 대하여 수행된 결함/페일 테스트 결과 자료를 입력받아 웨이퍼 맵에 입력함으로써 각 레이어별 웨이퍼 결합 또는 페일에 포인트를 표시하는 것으로, 각 레이어별로 구분되어 결과가 제공됨에 이는 GIS의 주제도별 결과를 가시화하는 것으로 볼 수 있고, "Test Result Input", "Defect Data Input", "DB Input Processor" 및 "XY 좌표 Maker" 등으로 구성될 수 있다.
분석 툴은 전술한 테스트결과를 이용하여 다른 관점에서 테스트 결과를 분석할 수 있도록 하는 기능을 제공하는 것으로, 중첩분석 및 패턴분석 기능을 제공할 수 있다.
또한, 도 14를 참조하면, 본 발명의 실시예에 따른 GIS 기반 스파샬 웨이퍼 맵 생성방법을 구현한 프로그램의 레이어드 아키텍처를 계층화하여 나타낸 것으로, 프리젠테이션 레이어(Presentation Layer)는 "WaferMap Viewer", "Analysis Result Viewer"로 구성될 수 있고, 비즈니스 레이어(Bussinese Layer)는 "Physical Address & Spatial Extent Convert Process", "Wafer Fail Map Image API", "Fail Test Result Data 처리 Process" 및 "Wafer BaseMap 생성 Process"로 구성될 수 있다.
또한, 서비스 레이어(Service Layer)는 "Windows Dontnet Framework", "Was Server", "Spring Framework", "JDK"로 구성될 수 있고, 데이터 엑세스 레이어(Data Access Layer), "JDBC"로 구성될 수 있고, 데이터 레이어(Data Layer)는 "DBMS", "Parameter Data", "Test 결과/Defect Data", "Wafer, Chip, Bank, Mat, Cell" 및 "Wafer Map Input File"로 구성될 수 있다.
도 15 및 도 16은 본 발명의 실시예에 따른 GIS 기반 스파샬 웨이퍼 맵을 이용한 웨이퍼 테스트 결과 제공 방법에 의해 도출된 웨이퍼 테스트 결과를 활용한 데이터를 나타낸 도면이다.
본 발명의 실시예에 따른 시스템에서 제공하는 스파샬 웨이퍼 맵은 GIS 시스템의 특징 중 하나인 계층화를 이용하여 각각의 테스트 다양하게 조합하여 분석하는 기능을 제공할 수 있다.
도 15은 웨이퍼 레이어에서의 페일(fail)/결함(defect) 포인트를 예시한 것으로, 본 발명의 웨이퍼 맵은 칩, 뱅크, 매트 및 셀에 대하여 각각 복수의 레이어(lay1, lay2)에 표시되는 셀 페일(fail), 결함(defect) 포인트를 조합하여 공간분석을 수행할 수 있도록 하며, 두 레이어(lay1, lay2)의 중첩을 통해 페일(fail)들의 패턴 정보를 바탕으로 칩 생성 공정상의 문제점을 다양하게 파악할 수 있다.
또한, 도 16은 참조하면, 셀 레이어에서의 페일(fail)/결함(defect) 포인트를 예시한 것으로, 셀 레이어에서 하나의 매트(7) 내에 메인 셀 등과 같은 단위 셀(11)에서의 페일(fail)과, 이와 중첩되는 결함(decfect)간의 공간적 관계를 확인할 수 있고 이에 기반하여 공정상의 문제점을 파악할 수 있다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.

Claims (10)

  1. (a) 실제 반도체 웨이퍼의 가로 및 세로 크기에 대응하는 원형 레이어를 생성하는 단계;
    (b) 상기 원형 레이어 상에 에지(edge) 영역을 생성하는 단계;
    (c) 상기 원형 레이어의 중심점상에 하나의 칩의 크기를 참조하여 하나의 중심 칩(chip)을 생성하는 단계;
    (d) 상기 칩의 크기 및 칩간 간격을 이용하여, 상기 중심 칩을 기준으로 상기 에지 영역까지 순차적으로 상기 중심 칩과 동일한 크기의 칩을 반복 생성하는 단계;
    (e) 생성되는 칩이 에지 영역에 도달하면, 상기 원형 레이어 상의 모든 칩을 포함하는 칩 레이어를 생성하는 단계; 및
    (f) 하나의 칩에 포함되는 복수의 구성요소에 대한 각각의 레이어를 생성하여 동적 웨이퍼 맵을 생성하는 단계
    를 포함하는 GIS 기반 스파샬 웨이퍼 맵 생성 방법.
  2. 제 1 항에 있어서,
    상기 (b) 단계 및 (c) 단계 사이에,
    (b1) 상기 에지 영역이 설정된 원형 레이어 상에 플랫 존(flat zone)을 생성하는 단계
    를 더 포함하는 GIS 기반 스파샬 웨이퍼 맵 생성 방법.
  3. 제 1 항에 있어서,
    상기 복수의 구성요소는,
    하나의 칩에 포함되는 복수의 뱅크(BANK), 하나의 뱅크를 복수개로 분할하는 매트(Mat) 및 하나의 매트에 포함되는 복수의 셀(CELL)인 GIS 기반 스파샬 웨이퍼 맵 생성 방법.
  4. 제 3 항에 있어서,
    상기 (f) 단계는,
    (f1) 상기 칩에 포함되는 컬럼(Column) 및 로우(Row) 방향의 뱅크의 개수를 기준으로 뱅크 리스트를 생성하는 단계;
    (f2) 뱅크의 크기 및 각 뱅크간 거리(Gap)를 기준으로 뱅크 레이어를 생성하는 단계;
    (f3) 뱅크별로 지정된 뱅크 타입(type)에 따른 매트 리스트를 생성하는 단계; 및
    (f4) 매트의 크기 및 각 매트 간 거리를 기준으로 매트 레이어를 생성하는 단계
    를 포함하는 GIS 기반 스파샬 웨이퍼 맵 생성 방법.
  5. 제 4 항에 있어서,
    상기 (f4) 단계 이후,
    (f5) 하나의 셀에 포함되는 더미 셀(Dummy Cell) 영역, 메인 셀(Main Cell) 영역 및 리던던트 셀(Redundant Cell) 영역을 정의하는 단계;
    (f6) 상기 더미 셀 영역 내, 각 셀간 간격을 기준으로 하여 복수의 더미 셀을 생성하는 단계;
    (f7) 상기 메인 셀 영역 내, 메인 셀의 개수 및 각 메인 셀간 간격을 기준으로 하여 복수의 메인 셀을 생성하는 단계;
    (f8) 상기 리던던트 셀 영역 내, 리던던트 셀의 개수 및 각 리던던트 셀간 간격을 기준으로 하여 복수의 리던던트 셀을 생성하는 단계; 및
    (f9) 상기 더미 셀 영역, 메인 셀 영역 및 리던던트 셀 영역을 각각 구분하여 셀 레이어를 생성하는 단계
    를 포함하는 GIS 기반 스파샬 웨이퍼 맵 생성 방법.
  6. 제 1 항 내지 제 5 항 중, 어느 하나의 항에 따른 GIS 기반 스파샬 웨이퍼 맵 생성 방법을 수행하는 프로그램이 기록된 컴퓨터 판독 가능한 기록매체.
  7. 청구항 1에 기재된 GIS 기반 스파샬 웨이퍼 맵을 이용한 웨이퍼 테스트 결과 제공 방법으로서,
    (g) 웨이퍼 단위, 셀 단위 및 칩 단위 중, 어느 하나로 진행된 웨이퍼 테스트에 따른 결과 데이터를 입력받는 단계;
    (h) 상기 결과 데이터에 포함된 결함(Defect) 또는 페일(fail)의 위치좌표를 추출하는 단계;
    (i) 상기 위치좌표를 상기 웨이퍼 맵의 좌표체계로 변환하는 단계; 및
    (j) 상기 웨이퍼 맵에 포함되는 복수의 레이어 중 대응되는 어느 하나에 변환된 좌표체계에 따른 결함 또는 페일의 위치좌표를 각 레이어 상의 포인트로 매핑하는 단계
    를 포함하는 GIS 기반 스파샬 웨이퍼 맵 생성 방법을 이용한 웨이퍼 테스트 결과 제공 방법.
  8. 제 7 항에 있어서,
    상기 좌표체계는, 상기 웨이퍼 맵의 칩 레이어 및 셀 레이어 각각에 개별적으로 정의되는 X,Y 인덱스로 표현되는 GIS 기반 스파샬 웨이퍼 맵 생성 방법을 이용한 웨이퍼 테스트 결과 제공 방법.
  9. 제 8 항에 있어서,
    상기 (j) 단계 이후,
    (k) 상기 웨이퍼 맵에 포함되는 복수의 레이어 중, 둘 이상을 중첩하여 그래픽으로 표시함으로써 복수의 포인트간 패턴정보를 분석하여 생산공정의 문제점을 도출하는 단계
    를 포함하는 GIS 기반 스파샬 웨이퍼 맵 생성 방법을 이용한 웨이퍼 테스트 결과 제공 방법.
  10. 제 7 항 내지 제 9 항 중, 어느 하나의 항에 따른 포함하는 GIS 기반 스파샬 웨이퍼 맵 생성 방법을 이용한 웨이퍼 테스트 결과 제공 방법을 수행하는 프로그램이 기록된 컴퓨터 판독 가능한 기록매체.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116598219B (zh) * 2023-07-18 2023-10-27 上海孤波科技有限公司 一种可视化晶圆图的生成方法、装置及电子设备
CN117974839B (zh) * 2024-03-13 2024-06-11 深圳市森美协尔科技有限公司 晶圆图的绘制方法及相关装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060031801A1 (en) * 2004-07-21 2006-02-09 Bae Systems Information And Electronic Systems Integration, Inc. Method and apparatus for generating a wafer map
JP2007165930A (ja) * 2007-02-19 2007-06-28 Hitachi Ltd 電子デバイスの品質管理方法および電子デバイスの品質管理システム
KR20070070903A (ko) * 2005-12-29 2007-07-04 삼성전자주식회사 반도체 웨이퍼 분석 시스템
JP2007335785A (ja) * 2006-06-19 2007-12-27 Nec Electronics Corp 半導体ウェハの検査装置、検査方法、及び検査プログラム
KR20080111105A (ko) * 2006-03-28 2008-12-22 도쿄엘렉트론가부시키가이샤 웨이퍼 균일성 제어에서의 동적 계측 샘플링
US20190221485A1 (en) * 2018-01-15 2019-07-18 Mitsubishi Electric Corporation Test condition determining apparatus and test condition determining method

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08124977A (ja) * 1994-10-19 1996-05-17 Hitachi Ltd 半導体装置不良解析システム
JPH1167853A (ja) 1997-08-26 1999-03-09 Mitsubishi Electric Corp ウェーハマップ解析補助システムおよびウェーハマップ解析方法
KR100909474B1 (ko) 2005-08-10 2009-07-28 삼성전자주식회사 웨이퍼 결함지수를 사용하여 국부성 불량 모드를 갖는결함성 반도체 웨이퍼의 검출 방법들 및 이에 사용되는장비들
JP2008198121A (ja) * 2007-02-15 2008-08-28 Fujitsu Ltd 解析方法
JP4925200B2 (ja) * 2007-05-31 2012-04-25 ルネサスエレクトロニクス株式会社 半導体ウェハ検査装置
JP2011113622A (ja) * 2009-11-27 2011-06-09 Toshiba Corp 不良解析方法および不良解析装置
JP2015177071A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置の製造方法
JP7209513B2 (ja) * 2018-11-21 2023-01-20 三菱電機株式会社 半導体チップの製造方法および半導体ウェハ
KR20210026955A (ko) * 2019-09-02 2021-03-10 삼성전자주식회사 반도체 소자 제조 장치, 반도체 소자 검사 장치 및 반도체 소자 제조 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060031801A1 (en) * 2004-07-21 2006-02-09 Bae Systems Information And Electronic Systems Integration, Inc. Method and apparatus for generating a wafer map
KR20070070903A (ko) * 2005-12-29 2007-07-04 삼성전자주식회사 반도체 웨이퍼 분석 시스템
KR20080111105A (ko) * 2006-03-28 2008-12-22 도쿄엘렉트론가부시키가이샤 웨이퍼 균일성 제어에서의 동적 계측 샘플링
JP2007335785A (ja) * 2006-06-19 2007-12-27 Nec Electronics Corp 半導体ウェハの検査装置、検査方法、及び検査プログラム
JP2007165930A (ja) * 2007-02-19 2007-06-28 Hitachi Ltd 電子デバイスの品質管理方法および電子デバイスの品質管理システム
US20190221485A1 (en) * 2018-01-15 2019-07-18 Mitsubishi Electric Corporation Test condition determining apparatus and test condition determining method

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