TWI811629B - 半導體裝置之缺陷解析系統、半導體裝置之缺陷解析方法及半導體裝置之缺陷解析用程式 - Google Patents

半導體裝置之缺陷解析系統、半導體裝置之缺陷解析方法及半導體裝置之缺陷解析用程式 Download PDF

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Abstract

本發明係關於一種半導體裝置之缺陷解析系統、半導體裝置之缺陷解析方法及程式者。實施形態提供一種針對區塊單位及行單位之良好/缺陷資訊，可進行跨及複數個檢查步驟之統合解析，提高解析效率之半導體裝置之缺陷解析系統。
實施形態之半導體裝置之缺陷解析系統具備記憶體13、缺陷資訊管理表19及解析部18。記憶體13記憶半導體記憶體之複數個檢查步驟中以晶片內之區塊單位及行單位收集之良好/缺陷資訊。缺陷資訊管理表19對記憶於記憶體13之區塊單位及行單位之良好/缺陷資訊，附加跨及複數個檢查步驟共通之製品資訊、包含批次編號、晶圓編號、晶片位址之製造資訊、步驟資訊及測試資訊並予存儲。解析部18基於存儲於缺陷資訊管理表19之資訊，解析跨及複數個檢查步驟之區塊單位及行單位之良好/缺陷資訊。

Description

半導體裝置之缺陷解析系統、半導體裝置之缺陷解析方法及半導體裝置之缺陷解析用程式
本發明之實施形態係關於一種半導體裝置之缺陷解析系統、半導體裝置之缺陷解析方法及程式。
半導體記憶體中，於製造前步驟中使用測試器進行晶圓單位之電性評估，於後步驟中將晶圓分割成複數塊晶片後，使用測試器進行晶片單位之電性評估。基於前步驟中之晶圓單位之評估結果與後步驟中之晶片單位之評估結果，產生於晶圓面內之晶片位置配置有晶片單位之缺陷資訊之晶圓缺陷分佈。
NAND型快閃記憶體除一般區塊與一般行外具備剩餘區塊及剩餘行，於一般區塊及一般行產生缺陷之情形時，分配剩餘區塊及剩餘行作為代替。
實施形態欲解決之問題在於提供一種半導體裝置之缺陷解析系統、半導體裝置之缺陷解析方法及程式，其針對區塊單位及行單位之良好/缺陷資訊，可進行跨及複數個檢查步驟之統合解析，提高解析效率。
根據本實施形態之半導體裝置之缺陷解析系統，具備記憶體、缺陷資訊管理表及解析部。記憶體記憶半導體記憶體之複數個檢查步驟中以晶片內之區塊單位及行單位收集之良好/缺陷資訊。缺陷資訊管理表對記憶於記憶體之區塊單位及行單位之良好/缺陷資訊，附加跨及複數個檢查步驟共通之製品資訊、包含製造單位即批次編號、晶圓編號、晶片位址之製造資訊、步驟資訊及測試資訊並予存儲。解析部基於存儲於缺陷資訊管理表之資訊，解析跨及複數個檢查步驟之區塊單位及行單位之良好/缺陷資訊。
1:晶圓
2:晶片
3:平面
4:區塊
4a:剩餘區塊
5:行
5a:剩餘行
7:測試器
8:測試器收集資訊文件
10:資料管理伺服器
12:測試器輸出資訊接收部
13:測試器輸出資訊記憶體
14:良好缺陷資訊讀取部
15:記憶體構成資訊
16:資訊附加部
17:生產管理資料庫
18:資訊登記解析部
19:缺陷資訊管理表
19a:匯總表
19b:區塊表
19c:行表格
20:邏輯物理位址轉換表
21:邏輯物理位址轉換部
22:圖資訊製作部
23:圖資訊部
24:資訊顯示部
25:ROM
26:控制部
31:使用者PC
32:半導體缺陷解析使用者介面
P0:平面
P1:平面
Pb0~Pb999:物理區塊位址
Pc0~Pc99:物理行位址
S11~S21:步驟
圖1係實施形態之半導體裝置之缺陷解析系統之構成圖。
圖2係實施形態之半導體裝置之缺陷解析方法之流程圖。
圖3A係顯示實施形態之半導體裝置之缺陷解析系統之半導體記憶體之晶圓圖之一例之圖。
圖3B係顯示實施形態之半導體裝置之缺陷解析系統之半導體記憶體之晶片構成之一例之圖。
圖4係顯示實施形態之半導體裝置之缺陷解析系統之製造前步驟檢查之一例之圖。
圖5A係顯示對於實施形態之半導體裝置之缺陷解析系統之電源測試PT1之缺陷行位址之圖。
圖5B係顯示實施形態之半導體裝置之缺陷解析系統之電源測試PT2後之所有缺陷行位址之圖。
圖5C係顯示對於實施形態之半導體裝置之缺陷解析系統之電源測試PT2之缺陷行位址之圖。
圖6係顯示實施形態之半導體裝置之缺陷解析系統之測試器所收集之區塊單位及行單位之測試器收集資訊文件之一例之圖。
圖7A係顯示實施形態之半導體裝置之缺陷解析系統之測試器所收集之區塊單位及行單位之缺陷資訊管理表之彙總表之一例之圖。
圖7B係顯示實施形態之半導體裝置之缺陷解析系統之區塊表之一例之圖。
圖7C係顯示實施形態之半導體裝置之缺陷解析系統之行表格之一例之圖。
圖8係顯示實施形態之半導體裝置之缺陷解析系統之缺陷資訊合計圖表之一例之圖。
圖9係顯示實施形態之半導體裝置之缺陷解析系統之晶片內之區塊配置之一例之圖。
圖10係顯示將實施形態之半導體裝置之缺陷解析系統之每個製品、每個平面之邏輯區塊位址與物理區塊位址建立對應之區塊邏輯物理位址表之一例之圖。
圖11係顯示實施形態之半導體裝置之缺陷解析系統之晶片內之行配置之一例之圖。
圖12係顯示將實施形態之半導體裝置之缺陷解析系統之每個製品、每個平面之邏輯行位址與物理行位址建立對應之行邏輯物理位址轉換表之一例之圖。
圖13A係顯示實施形態之半導體裝置之缺陷解析系統之平面P0之缺 陷區塊圖之圖。
圖13B係顯示實施形態之半導體裝置之缺陷解析系統之4個區塊週期缺陷之區區塊圖之圖。
圖14A係顯示實施形態之半導體裝置之缺陷解析系統之平面端缺陷之行圖之圖。
圖14B係顯示實施形態之半導體裝置之缺陷解析系統之平面左側每隔1行之缺陷行圖之圖。
圖15A係顯示實施形態之半導體裝置之缺陷解析系統之前步驟測試BA之區區塊圖之圖。
圖15B係顯示實施形態之半導體裝置之缺陷解析系統之後步驟測試ba之區區塊圖之圖。
圖15C係顯示實施形態之半導體裝置之缺陷解析系統之前步驟測試BA之區區塊圖與後步驟側視ba之區區塊圖的重疊之圖。
圖16A係顯示實施形態之半導體裝置之缺陷解析系統之製造前步驟之監控測試中之缺陷區塊之晶圓圖之一例之圖。
圖16B係顯示實施形態之半導體裝置之缺陷解析系統之缺陷行之晶圓圖之一例之圖。
圖16C係顯示將實施形態之半導體裝置之缺陷解析系統之缺陷區塊與缺陷行重疊顯示之晶圓圖之一例之圖。
圖16D(a)係顯示實施形態之半導體裝置之缺陷解析系統之製造前步驟之監控測試BB中之缺陷區塊之晶圓圖之圖。圖16(D)(b)係顯示實施形態之半導體裝置之缺陷解析系統之製造後步驟之正規測試ba中之缺陷區塊之晶圓圖之圖。
圖17係顯示包含實施形態之半導體裝置之缺陷解析系統之檢查裝置之匯總表之一例之圖。
圖18係顯示包含實施形態之半導體裝置之缺陷解析系統之製程條件、製造裝置及製造時日資訊之匯總表之一例之圖。
以下，針對實施形態之半導體裝置之缺陷解析系統、半導體裝置之缺陷解析方法及半導體裝置之缺陷解析程式，一面參照圖式一面詳細說明。
參照之圖式為示意性者。以下之說明中，對具有同一功能及構成之要件標註共通之參照符號。
圖1係實施形態之半導體裝置之缺陷解析系統之構成圖。圖2係實施形態之半導體裝置之缺陷解析方法之流程圖。一面參照圖1及圖2，一面說明半導體裝置之缺陷解析系統及半導體裝置之缺陷解析方法。
半導體裝置之缺陷解析系統對半導體記憶體之複數個檢查步驟中以晶片內之區塊單位及行單位收集之良好/缺陷資訊，附加跨及複數個檢查步驟共通之製品資訊、包含製造單位即批次編號、晶圓編號、晶片位址之製造資訊、步驟資訊及測試資訊。複數個檢查步驟為半導體製造前檢查步驟、後檢查步驟、及出貨前之最終檢查步驟。
半導體裝置之缺陷解析系統基於區塊單位及行單位之良好/缺陷資訊、製品資訊、製造資訊、步驟資訊及測試資訊，解析跨及複數個檢查步驟之區塊單位及行單位之良好/缺陷資訊。
(半導體記憶之晶圓圖)
圖3A係顯示實施形態之半導體裝置之缺陷解析系統之半導體記憶體之晶圓圖之一例之圖。半導體記憶體例如為NAND型快閃記憶體，但若為於記憶體之晶片中設定有區塊及行之記憶體，則亦可為其他記憶體。配置於晶圓1上之晶片2設定橫(X)方向與縱(Y)方向之座標(晶片位址)並而管理。
(晶片構成)
圖3B係實施形態之半導體裝置之缺陷解析系統之半導體記憶體之晶片構成之一例。最外周之框表示晶片2，分割晶片2之大劃分為平面3。該例中，晶片2以2個平面3構成。配置於平面3之橫向之小劃分為區塊4。
又，於平面3之縱向配置有行5。於晶片2上除一般區塊4、一般行5外，還具備剩餘區塊4a、剩餘行5b，該剩餘區塊4a、剩餘行5b係於一般區塊4、一般行5產生缺陷之情形時用以作為代替分配。
圖3B中，配置於平面3之橫向之小區域為剩餘區塊4a之一例，平面3之縱向上之區域為剩餘行5a之一例。剩餘區塊4a、剩餘行5a與一般區塊4、一般行5同樣並列配置，與一般區塊4、一般行5同樣分配位址，管理 並檢查。又，一般區塊4、一般行5產生缺陷之情形時，分配正常之剩餘區塊4a、剩餘行5a作為代替，以區塊單位、行單位補救缺陷。
(半導體裝置之缺陷解析系統之構成)
半導體裝置之缺陷解析系統如圖1所示，具備：資料管理伺服器10，其與存儲有以測試器7收集之資訊之測試器收集資訊文件8連接；半導體缺陷解析使用者介面32；使用者PC(個人電腦)31。
使用者PC31經由半導體缺陷解析使用者介面32，對資料管理伺服器10賦予用以進行半導體裝置之缺陷解析之指示。半導體缺陷解析使用者介面32承擔使用者PC31與資料管理伺服器10之通信。
資料管理伺服器10使用來自測試器收集資訊文件8之區塊單位及行單位之良好/缺陷資訊、製品資訊、製造資訊、步驟資訊及測試資訊，解析跨及複數個檢查步驟之區塊單位及行單位之良好/缺陷資訊。
(資料管理伺服器10之構成)
資料管理伺服器10具備：測試器輸出資訊接收部12、測試器輸出資訊記憶體13、良好/缺陷資訊讀取部14、記憶體構成資訊15、資訊附加部16、生產管理資料庫17、資訊登記解析部18、缺陷資訊管理表19、邏輯物理位址轉換表20、邏輯物理位址轉換部21、圖資訊製作部22、圖資訊部23、及資訊顯示部24。
又，資料管理伺服器10具有ROM(Read Only Memory：唯讀記憶體)25與控制部26。ROM25為資訊讀出專用記憶體。ROM25存儲缺陷解析程式(與電腦程式對應)。ROM25例如為累積用以解析半導體記憶體之良好/缺陷之電腦程式之非暫時性的電腦可讀出之記錄媒體。控制部26藉由執行存儲於ROM25之缺陷解析程式，而執行圖2所示之流程圖之各處理。
(測試器7之構成)
測試器7於半導體記憶體之製造前步驟檢查、後步驟檢查及最終步驟檢查中，進行各種測試。各步驟檢查中，將複數個測試內容與執行該等測試之順序定義於測試程式。且，使該測試程式動作，進行一連串測試。測試器7進行區塊之良好/缺陷判定測試或對每行判定良好/缺陷之測試。
圖4係顯示實施形態之半導體裝置之缺陷解析系統之製造前步驟檢查之一例之圖。測試名由16個構成，即電源測試PT1、PT2、資料傳輸測試DT1、DT2、洩漏測試LT1~LT6、不中斷測試OT1、OT2、抹除測試ET1、ET2、程式測試PRT1、PRT2。
作為測試種類，有對每行判定良好/缺陷之行測試，及對每區塊判定良好/缺陷之區塊測試。又，與測試種類分開，有正規測試與監控測試之測試區別。正規測試為判定製造步驟中之良好/缺陷之測試。監控測試係為了掌握記憶體之真正實力等而加速條件者。
圖5A~圖5C係對於實施形態之半導體裝置之缺陷解析系統之每個測試，缺陷位址之算出方法之一例。圖5A係顯示某晶片之次序1之電源測試PT1中之行缺陷之產生狀況之圖及其位址。圖上部之數字表示行位址，電源測試PT1中，晶片兩端之行C0、C1、C38、C39為缺陷。
圖5B係顯示相同晶片之次序2之電源測試PT2後缺陷之所有行之圖及其位址。除電源測試PT1中之晶片兩端之4個行C0、C1、C38、C39缺陷外，晶片中央之4個行C18、C19、C20、C21為缺陷。
圖5C係顯示電源測試PT2中之行缺陷之產生狀況之圖及其位址。自圖5B之電源測試PT2中之行缺陷後出現缺陷之所有缺陷行位址除去前一個測試即圖5A之電源測試PT1中之行缺陷位址者，為圖5B之電源測試PT2中缺陷之行位址。晶片中央之4個行C18、C19、C20、C21可特定為新出缺陷之行。
如此，測試器7藉由輸出缺陷區塊或缺陷行之所有位址，取得與前一個測試中之缺陷位址資訊之差量，特定該測試中出現缺陷之區塊或行。測試器7跨及半導體製造前步驟檢查、後步驟檢查、出貨前之最終步驟檢查之複數個步驟檢查，收集區塊之良好/缺陷資訊及行之良好/缺陷資訊，將收集之缺陷資訊輸出至測試器收集資訊文件8(步驟S11)。
又，測試器7除判斷製造步驟中之良好/缺陷之一連串正規測試外，為了掌握記憶體之真正實力等，例如可將加速條件之監控測試包含於一連串 正規測試間，收集良好/缺陷資訊作為參考。
測試器收集資訊文件8保存由測試器7所收集之跨及複數個步驟檢查之區塊單位或行單位之缺陷資訊，將該資訊傳輸至資料管理伺服器10(步驟S12)。
(測試器收集資訊文件8之構成)
圖6係顯示實施形態之半導體裝置之缺陷解析系統之測試器7所收集之、跨及複數個步驟檢查之區塊單位及行單位之測試器收集資訊文件8之一例之圖。測試器收集資訊文件8例如設置於磁碟，對開頭列輸出製品名A、製造單位資訊即批次編號L1、晶圓編號W1、檢查步驟名。亦可追加輸出檢查裝置名(測試器名)。對其下輸出測試名BA、BB、CA…與檢查開始時日，對晶片位址(晶片X、晶片Y)及平面資訊P0、P1輸出缺陷數與缺陷區塊位址Bad或缺陷行位址Cad。
測試名BA、BB、CA...之檢查部位、目的、資料輸入端子、測試命令、命令輸入順序(例：寫入→消除→讀取)、命令與命令間之等待時間、測試時之溫度‧測試時施加之電壓‧應力加速等條件、判定良好/缺陷之基準等任一者，或其組合不同。
測試器輸出資訊接收部12接收保存於測試器收集資訊文件8之、跨及複數個步驟檢查之區塊單位或行單位之缺陷資訊。測試器輸出資訊記憶體13例如為磁碟，記憶測試器輸出資訊接收部12接收之、跨及複數個步驟 檢查以區塊單位及/或行單位收集之良好/缺陷資訊(步驟S13)。
良好/缺陷資訊讀取部14自測試器輸出資訊記憶體13讀取區塊‧行單位之良好/缺陷資訊，將區塊‧行單位之良好/缺陷資訊輸出至資訊附加部16。
資訊附加部16對晶片內之以區塊單位及行單位收集之良好/缺陷資訊，附加作為記憶體構成資訊15之跨及複數個檢查步驟共通之製品資訊、包含製造單位即批次編號、晶圓編號、晶片位址之製造資訊、步驟資訊及測試資訊。
接著，資訊附加部16判定登記於缺陷資訊管理表19之製造資訊是否不足(步驟S14)，製造資訊不足之情形時，資訊附加部16向生產管理資料庫17詢問，追加製造資訊(步驟S15)。
資訊登記解析部18將資訊附加部16中獲得之區塊單位及行單位之良好/缺陷資訊、跨及檢查步驟共通之製品資訊、包含製造單位即批次編號、晶圓編號、晶片位址之製造資訊、步驟資訊、用於檢查之測試資訊登記於缺陷資訊管理表格19(步驟S16)。區塊‧行單位之缺陷資訊管理表格19包含匯總表19a、區塊表19b、行表格19c。
(缺陷資訊管理表19之構成)
缺陷資訊管理表19對區塊單位及行單位之良好/缺陷資訊，附加並存 儲跨及檢查步驟共通之製品資訊、包含製造單位即批次編號、晶圓編號、晶片位址之製造資訊、步驟資訊、用於檢查之測試資訊。
(匯總表19a之構成)
圖7A係顯示實施形態之半導體裝置之缺陷解析系統之測試器7所收集之區塊單位及行單位之缺陷資訊管理表19之匯總表19a之一例之圖。匯總表19a設定製品名、製造單位資訊即批次編號L1、晶圓編號W1、晶片CX、晶片CY、平面P0、P1、檢查步驟(前步驟、後步驟)、用以區分區塊資訊blk或行資訊col之測試種類(區塊/行)、測試名BA、BB…、測試劃分(正規、監控)、進而上述10個項目中之缺陷數之合計11個項目，管理資訊。
資訊登記解析部18藉由亦將無缺陷區塊或缺陷行之正常(Pass)晶片、平面之資訊作為缺陷數“0”登記於匯總表19a，管理檢查對象之晶片位址、晶片數及Pass資訊。後步驟檢查等之資料登記時，製造單位資訊之一部分不明之情形時，向生產管理資料庫17詢問，追加資訊並登記。
匯總表19a之測試種類(區塊/行)為區塊(blk)之情形時，圖7B所示之區塊表19b管理缺陷區塊邏輯位址。測試種類(區塊/行)為行(col)之情形時，圖7C所示之行表格19c管理缺陷行邏輯位址。
(區塊表19b之構成)
圖7B係顯示實施形態之半導體裝置之缺陷解析系統之區塊表19b之一 例之圖。區塊表19b管理對與匯總表19a相同之製品名、批次編號L1、晶圓編號W1、晶片CX、晶片CY、平面P0、P1、檢查步驟(前步驟、後步驟)、測試名、測試劃分(正規、監控)之9個項目，追加缺陷區塊(邏輯)位址之合計10個項目之資訊。該區塊表19b中，確認製品名A、批次編號L1、晶圓編號W1、晶片CX、晶片CY、步驟、每個測試之缺陷區塊位址。
圖7A之匯總表19a之第2列為“製品A、批次L1、晶圓W1、晶片X=5、晶片Y=5、平面=P0、前步驟、blk、測試BA、BB…、缺陷數=4”。由於測試種類(區塊/行)為區塊(blk)，故區塊表19b管理缺陷區塊位址。缺陷數=4之4個位址資訊由圖7B之第2行~第5行管理。
(行表格19c之構成)
圖7C係顯示實施形態之半導體裝置之缺陷解析系統之行表格19c之一例之圖。行表格19c管理對與匯總表19a相同之製品名、批次編號L1、晶圓編號W1、晶片CX、晶片XY、平面P0、P1、檢查步驟、測試名、測試劃分(正規、監控)之9個項目，追加缺陷行(邏輯)位址之合計10個項目之資訊。該區塊表19b中，確認製品名、批次編號L1、晶圓編號W1、晶片CX、晶片CY、步驟、每個測試之缺陷行位址。
資訊登記解析部18與本發明之解析部對應，使用匯總表19a之資訊，對某製品名A之某批次編號L1之晶圓編號W1、檢查步驟、每個測試名合計缺陷數，解析哪個晶圓編號缺陷數多，或哪個步驟缺陷數多。
圖8係顯示實施形態之半導體裝置之缺陷解析系統之缺陷資料合計圖表之一例之圖。缺陷資料合計圖表為使用匯總表19a之資訊，藉由資訊登記解析部18，對某製品名A或批次編號L1之晶圓編號W1、檢查步驟、每個測試名合計缺陷數之圖表。於缺陷資料合計圖表中，發現晶圓編號w2之缺陷數較多，此外前步驟測試BA中缺陷數較多之傾向。
同樣，資訊登記解析部18可合計每個檢查開始日之缺陷數，或合計每個測試名之缺陷率，或進行各種合計，此外可排列複數個檢查步驟之資料進行合計、比較。
如此，可使用匯總表19a，輸出跨及複數個檢查步驟之區塊單位及行單位之缺陷合計及缺陷分佈。因此，對於區塊單位及行單位之良好/缺陷資訊，可進行跨及複數個檢查步驟之統合解析。
又，半導體裝置之缺陷解析系統如圖1所示，具備邏輯物理位址轉換表20、邏輯物理位址轉換部21、圖資訊製作部22、圖資訊部23、及資訊顯示部24。
(邏輯物理位址轉換表20之構成)
邏輯物理位址轉換表20將邏輯區塊位址與物理區塊位址建立對應並存儲。邏輯物理位址轉換部21參照邏輯物理位址轉換表20，將邏輯區塊位址轉換成物理區塊位址。
圖9係顯示實施形態之半導體裝置之缺陷解析系統之晶片內之區塊配置之一例之圖。於晶片內左右配置平面P0與平面P1，於各平面內自上依序配置物理區塊位址Pb0~Pb999。括號( )內記述對應於物理區塊位址Pb0~Pb201~Pb999之邏輯區塊位址Vb402~Vb0~Vb404。
圖10係顯示將實施形態之半導體裝置缺陷解析系統之每個製品A、每個平面P0、P1之邏輯區塊位址Vb0~Vb5…與物理區塊位址Pb201~Pb199…建立對應之邏輯物理位址轉換表之一例之圖。
圖11係顯示實施形態之半導體裝置之缺陷解析系統之晶片內之行配置之一例之圖。於晶片內左右配置平面P0與平面P1，於各平面P0、P1內自左依序配置物理行位址Pc0~Pc99，括號( )內記述對應於物理區塊位址Pc0~Pc99之邏輯行位址Vc0~Vc99。
圖12係顯示將實施形態之半導體裝置之缺陷解析系統之每個製品A、每個平面P0、P1之邏輯行位址Vc0、Vc1、Vc2~Vc5…與物理行位址Pc0、Pc2、Pc4、~Pc10…建立對應之行邏輯物理位址轉換表之一例之圖。
邏輯物理位址轉換部21參照圖10所示之邏輯物理位址轉換表20，將圖7B之區塊表19b中之邏輯區塊位址轉換成物理區塊位址(步驟S17)。
(區區塊圖及行圖之顯示)
圖資訊製作部22使用經轉換之物理區塊位址，製作如圖13A、圖13B所示之區區塊圖(步驟S18)。資訊顯示部24顯示圖資訊製作部22所製作之區區塊圖。圖13A係顯示平面P0內之所有區塊Pb0~Pb999缺陷之圖。圖13B係顯示4個區塊Pb0、Pb4、Pb8…週期性缺陷之圖。
又，圖資訊製作部22針對圖7C之行表格19c中之邏輯行位址，參照圖11所示之行邏輯物理位址轉換表20，使用物理行位址資訊，製作如圖14A、圖14B之行圖(步驟S18)。圖14A係顯示平面P0、P1之左右端之複數行Pc0、Pc1、Pc2…缺陷之圖。圖14B係顯示平面P0、P1之左側，每隔1行之Pc0、Pc2、Pc4…缺陷之圖。
圖15係實施形態之半導體裝置之缺陷解析系統之晶片位準之複數個區區塊圖重疊之一例。複數個缺陷圖可為根據同一步驟之不同之複數個測試之圖，亦可為根據不同之複數個步驟之複數個測試之圖。
圖15A係顯示根據實施形態之半導體裝置之缺陷解析系統之前步驟之測試BA之區區塊圖。圖15B係顯示根據實施形態之半導體裝置之缺陷解析系統之後步驟之測試ba之區區塊圖。資訊顯示部24如圖15C所示，使上述2個區區塊圖重疊，顯示將兩者之缺陷分別加以顏色區分之圖(步驟S19)。
前步驟之測試BA中，於平面P0顯示缺陷區塊Pb3、Pb4之圖，後步驟 之測試ba中，於平面P1顯示缺陷區塊Pb3、Pb4之圖。若將兩者之圖重疊，則良好/缺陷跨及平面P0、P1位於相同物理區塊位址便一目了然。藉由如此重合複數個步驟之複數個測試結果進行缺陷解析，可進行高精度之缺陷解析。
(晶圓圖之顯示)
圖16係實施形態之半導體裝置之缺陷解析系統之晶圓圖之一例。圖16A係實施形態之半導體裝置之缺陷解析系統之製造前步驟之監控測試BA中之缺陷區塊之晶圓圖之一例。缺陷區塊存在於X方向。各晶片以遵循晶片XY座標(圖位址)之CPXY表示。例如，若X=5，Y=8，則該晶片之晶片XY座標(晶片位址)可表示為CP58。圖資訊製作部22遵循晶圓面內之晶片XY座標(晶片位址)配置之各晶片之缺陷區塊圖，製作晶圓圖(步驟S20)。資訊顯示部24顯示藉由圖資訊製作部22製作之晶圓圖(步驟S21)。
圖16B係實施形態之半導體裝置之缺陷解析系統之缺陷行之晶圓圖之一例。缺陷行存在於Y方向。圖資訊製作部22配置遵循晶圓面內之晶片XY座標之各晶片之缺陷行圖，製作晶圓圖。資訊顯示部24顯示藉由圖資訊製作部22製作之晶圓圖。
圖16C係使實施形態之半導體裝置之缺陷解析系統之缺陷區塊與缺陷行重疊顯示之晶圓圖之一例。圖資訊製作部22配置遵循晶圓面內之晶片XY座標之各晶片之缺陷區塊圖與行圖，製作晶圓圖(步驟S20)。資訊顯示部24顯示藉由圖資訊製作部22製作之晶圓圖(步驟S21)。
對於晶圓圖亦可使複數個步驟之複數個測試之圖重疊。有因半導體製造中之曝光、液浸等而產生之缺陷並非以晶片單位，而於晶圓上廣範圍地產生之實例，使用晶圓圖之缺陷解析較為有效。
圖16D(a)係實施形態之半導體裝置之缺陷解析系統之製造前步驟之監控測試BB中之缺陷區塊之晶圓圖之一例。圖16D(b)係實施形態之半導體裝置之缺陷解析系統之製造後步驟之正規測試ba中之缺陷區塊之晶圓圖之一例。兩晶圓圖中，於晶圓之下外周附近多產生缺陷，產生傾向非常相似。該實例中，細查前步驟之監控測試BB，視需要將監控測試BB變更為正規測試。
藉此，起初於後步驟之正規測試ba中判定為缺陷之區塊可於前步驟中判定為缺陷。若可於前步驟中判定為缺陷，則易進行晶圓狀態下之良率解析，又可削減後步驟中之組裝成本與測試成本。
(包含檢查裝置資訊之匯總表)
圖17係顯示包含實施形態之半導體裝置之缺陷解析系統之檢查裝置資訊之匯總表之一例之圖。於圖7A之匯總表19a之項目中追加有檢查裝置資訊。檢查裝置資訊將檢查裝置名預先輸出至圖6之測試收集資訊文件8，登記於匯總表19a。藉由將該檢查裝置資訊與檢查開始時日作為檢索關鍵字，確認匯總表19a之資訊，可解析起因於檢查裝置之缺陷。
(包含製造裝置資訊及製造時日資訊之匯總表)
圖18係顯示包含實施形態之半導體裝置之缺陷解析系統之製程條件、製造裝置資訊及製造時日資訊之匯總表之圖。於圖7A之匯總表19a之項目中追加有製程條件、製造裝置、製造時日之資訊。
資訊附加部16將製品名A、批次編號L1、晶圓編號W1等製品資訊作為檢索關鍵字，檢索生產管理資料庫17，取得製程條件、製造裝置、製造時日之資訊，資訊登記解析部18將取得之製程條件、製造裝置、製造時日之資訊登記於匯總表19a。資訊登記解析部18藉由將製程條件、製造裝置、製造時日作為檢索關鍵字，確認匯總表19a之資訊，而可解析起因於製程之缺陷。
(半導體裝置之缺陷解析系統之效果)
如此，根據實施形態之半導體裝置之缺陷解析系統，測試器輸出資訊記憶體13記憶製造前步驟檢查、後步驟檢查及出貨前之最終步驟檢查中，以晶片內之區塊單位及行單位收集之良好/缺陷資訊。
缺陷資訊管理表19對區塊單位及行單位之良好/缺陷資訊附加製品資訊、製造資訊、步驟資訊及測試資訊並予存儲。資訊登記解析部18基於存儲於缺陷資訊管理表19之資訊，解析跨及複數個檢查步驟之區塊單位及行單位之良好/缺陷資訊。
藉此，針對作為補救單位之區塊單位及行單位之良好/缺陷資訊，可 進行跨及複數個檢查步驟之統合解析，可提高解析效率。
又，邏輯物理位址轉換部21參照將區塊及行之邏輯位址與區塊及行之物理位址建立對應之邏輯物理位址轉換表20，將缺陷區塊及缺陷行之邏輯位址資訊轉換成物理位址資訊。藉此，可掌握缺陷區塊及缺陷行之物理位置。
又，圖資訊製作部22基於以邏輯物理位置轉換部21轉換後之缺陷區塊及缺陷行之物理位址資訊，製作顯示缺陷晶片內之物理配置之缺陷區塊圖及缺陷行圖。由於資訊顯示部24將圖資訊製作部22所製作之缺陷區塊圖及缺陷行圖重疊顯示，故可解析區塊單位及行單位之良好/缺陷。
又，由於圖資訊製作部22製作基於晶圓面內之晶片位址資訊將各晶片之缺陷區塊圖及缺陷行圖配置於晶圓面內之晶圓圖，故可於晶圓圖上掌握各晶片之缺陷區塊圖及缺陷行圖。
又，缺陷資訊管理表19存儲包含檢查裝置、製造裝置以及製程資訊之製造步驟之資訊，資訊登記解析部18可基於存儲於缺陷資訊管理表19之資訊，進行區塊單位及行單位之缺陷數之合計及分析。
如上所述，說明了本發明之若干實施形態，但該等實施形態係作為例子提出者，未意欲限定發明之範圍。該等新穎實施形態可以其他各種形態實施，可於不脫離發明主旨之範圍內，進行各種省略、置換、變更。該 等實施形態或其變化包含於發明之範圍或主旨內，且包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請案]
本申請案享有以日本專利申請案第2020-143635號(申請日:2020年8月27日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
7:測試器
8:測試器收集資訊文件
10:資料管理伺服器
12:測試器輸出資訊接收部
13:測試器輸出資訊記憶體
14:良好缺陷資訊讀取部
15:記憶體構成資訊
16:資訊附加部
17:生產管理資料庫
18:資訊登記解析部
19:缺陷資訊管理表
19a:匯總表
19b:區塊表
19c:行表格
20:邏輯物理位址轉換表
21:邏輯物理位址轉換部
22:圖資訊製作部
23:圖資訊部
24:資訊顯示部
25:ROM
26:控制部
31:使用者PC
32:半導體缺陷解析使用者介面

Claims (10)

  1. 一種半導體裝置之缺陷解析系統，其具備：記憶體，其記憶半導體記憶體之複數個檢查步驟中以晶片內之區塊單位及行單位收集之良好/缺陷資訊；缺陷資訊管理表，其對記憶於上述記憶體之區塊單位及行單位之良好/缺陷資訊，附加跨及上述複數個檢查步驟共通之製品資訊、包含批次編號、晶圓編號、晶片位址之製造資訊、步驟資訊及測試資訊並予存儲；及解析部，其基於存儲於上述缺陷資訊管理表之資訊，解析跨及上述複數個檢查步驟之區塊單位及行單位之良好/缺陷資訊。
  2. 如請求項1之半導體裝置之缺陷解析系統，其具備邏輯物理位址轉換表，其將各製品之區塊及行之邏輯位址，與顯示晶片上之配置之區塊及行之物理位址建立對應，上述缺陷資訊管理表存儲缺陷區塊及缺陷行之邏輯位址資訊，具備邏輯物理位址轉換部，其參照上述邏輯物理位址轉換表，將存儲於上述缺陷資訊管理表之上述缺陷區塊及缺陷行之邏輯位址資訊轉換成物理位址資訊。
  3. 如請求項2之半導體裝置之缺陷解析系統，其具備：圖製作部，其基於以上述邏輯物理位址轉換部轉換後之各檢查步驟及各測試之缺陷區塊及缺陷行之物理位址資訊，製作顯示缺陷晶片內之物 理配置之缺陷區塊圖及缺陷行圖；及圖顯示部，其將上述圖製作部所製作之上述缺陷區塊圖及上述缺陷行圖重疊顯示。
  4. 如請求項3之半導體裝置之缺陷解析系統，其中上述圖製作部製作基於晶圓面內之晶片位址資訊將各晶片之上述缺陷區塊圖及上述缺陷行圖配置於晶圓面內之晶圓圖。
  5. 如請求項1之半導體裝置之缺陷解析系統，其中上述缺陷資訊管理表存儲包含檢查裝置、製造裝置以及製程資訊之製造步驟之資訊，上述解析部基於存儲於上述缺陷資訊管理表之資訊，進行區塊單位及行單位之缺陷數之合計及分析。
  6. 如請求項1之半導體裝置之缺陷解析系統，其中上述測試資訊至少包含區分究竟係判斷製造步驟中之良好/缺陷之正規測試，抑或係為了掌握上述半導體記憶體之真正實力等而加速條件之監控測試之資訊。
  7. 一種半導體裝置之缺陷解析方法，其將半導體記憶體之複數個檢查步驟中以晶片內之區塊單位及行單位收集之良好/缺陷資訊記憶於記憶體，製作於記憶於上述記憶體之區塊單位及行單位之良好/缺陷資訊中，附加存儲有跨及上述複數個檢查步驟共通之製品資訊、包含批次編號、晶 圓編號、晶片位址之製造資訊、步驟資訊、測試資訊之缺陷資訊管理表，基於存儲於上述缺陷資訊管理表之資訊，解析跨及上述複數個檢查步驟之區塊單位及行單位之良好/缺陷資訊。
  8. 如請求項7之半導體裝置之缺陷解析方法，其中上述測試資訊至少包含區分究竟係判斷製造步驟中之良好/缺陷之正規測試，抑或係為了掌握上述半導體記憶體之真正實力等而加速條件之監控測試之資訊。
  9. 一種半導體裝置之缺陷解析用程式，其係使用於半導體裝置之缺陷解析系統之電腦之程式，其使上述電腦執行：將半導體記憶體之複數個檢查步驟中以晶片內之區塊單位及行單位收集之良好/缺陷資訊記憶於記憶體；製作於記憶於上述記憶體之區塊單位及行單位之良好/缺陷資訊中，附加存儲有跨及上述複數個檢查步驟共通之製品資訊、包含批次編號、晶圓編號、晶片位址之製造資訊、步驟資訊、測試資訊之缺陷資訊管理表；基於存儲於上述缺陷資訊管理表之資訊，解析跨及上述複數個檢查步驟之區塊單位及行單位之良好/缺陷資訊。
  10. 如請求項9之半導體裝置之缺陷解析用程式，其中上述測試資訊至少包含區分究竟係判斷製造步驟中之良好/缺陷之正規測試，抑或係為了掌握上述半導體記憶體之真正實力等而加速條件之監控測試之資訊。
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