JP2022038913A - 半導体装置の不良解析システム、半導体装置の不良解析方法、およびプログラム。 - Google Patents
半導体装置の不良解析システム、半導体装置の不良解析方法、およびプログラム。 Download PDFInfo
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Abstract
【課題】ブロック単位およびカラム単位の良／不良情報について、複数検査工程を跨いだ統合的な解析を可能とし、解析効率が向上する半導体装置の不良解析システム。【解決手段】実施形態に係る半導体装置の不良解析システムは、メモリ１３と、不良情報管理テーブル１９と、解析部１８とを備える。メモリ１３は、半導体メモリの複数検査工程におけるチップ内のブロック単位およびカラム単位で収集された良／不良情報を記憶する。不良情報管理テーブル１９は、メモリ１３に記憶されたブロック単位およびカラム単位の良／不良情報に、複数検査工程を跨いで共通の製品情報と、ロット番号、ウェハ番号、チップアドレスを含む製造情報と、工程情報と、テスト情報とを付加して、格納する。解析部１８は、不良情報管理テーブル１９に格納された情報に基づき複数検査工程を跨いだブロック単位およびカラム単位の良／不良情報を解析する。【選択図】図１
Description
本発明の実施形態は、半導体装置の不良解析システム、半導体装置の不良解析方法、およびプログラムに関する。
半導体メモリにおいては、製造前工程においてテスタを用いてウェハ単位の電気的評価を行い、後工程においてウェハを複数チップに分割後にテスタを用いてチップ単位の電気的評価を行う。前工程におけるウェハ単位の評価結果と、後工程におけるチップ単位の評価結果とに基づき、チップ単位の不良情報をウェハ面内のチップ位置に配置したウェハ不良分布を生成する。
NAND型フラッシュメモリは、通常ブロックおよび通常カラム以外に余剰ブロックおよび余剰カラムを備え、通常ブロックおよび通常カラムに不良が発生した場合に代替として余剰ブロックおよび余剰カラムを割り当てる。
実施形態が解決しようとする課題は、ブロック単位およびカラム単位の良／不良情報について、複数検査工程を跨いだ統合的な解析を可能とし、解析効率が向上する半導体装置の不良解析システム、半導体装置の不良解析方法、およびプログラムを提供する。
本発明の実施形態の半導体装置の不良解析システムによれば、メモリと、不良情報管理テーブルと、解析部とを備える。メモリは、半導体メモリの複数検査工程におけるチップ内のブロック単位およびカラム単位で収集された良／不良情報を記憶する。不良情報管理テーブルは、メモリに記憶されたブロック単位およびカラム単位の良／不良情報に、複数検査工程を跨いで共通の製品情報と製造単位であるロット番号、ウェハ番号、チップアドレスを含む製造情報と工程情報とテスト情報とを付加して格納する。解析部は、不良情報管理テーブルに格納された情報に基づき、複数検査工程を跨いだブロック単位およびカラム単位の良／不良情報を解析する。
以下、実施形態に係る半導体装置の不良解析システム、半導体装置の不良解析方法、および半導体装置の不良解析プログラムについて、図面を参照しながら詳細に説明する。
参照される図面は模式的なものである。以下の説明において、同一の機能及び構成を有する要素については、共通する参照符号を付す。
図１は、実施形態に係る半導体装置の不良解析システムの構成図である。図２は、実施形態に係る半導体装置の不良解析方法のフローチャートである。図１および図２を参照しながら、半導体装置の不良解析システムおよび半導体装置の不良解析方法を説明する。
半導体装置の不良解析システムは、半導体メモリの複数検査工程におけるチップ内のブロック単位およびカラム単位で収集された良／不良情報に、複数検査工程を跨いで共通の製品情報と製造単位であるロット番号、ウェハ番号、チップアドレスを含む製造情報と工程情報とテスト情報とを付加する。複数検査工程は、半導体製造前検査工程と後検査工程と出荷前の最終検査工程である。
半導体装置の不良解析システムは、ブロック単位およびカラム単位の良／不良情報と製品情報と製造情報と工程情報とテスト情報とに基づき、複数検査工程を跨いだブロック単位およびカラム単位の良／不良情報を解析する。
（半導体メモリのウェハマップ）
図３Ａは実施形態に係る半導体装置の不良解析システムの半導体メモリのウェハマップの一例を示す図である。半導体メモリは、例えば、NAND型フラッシュメモリであるが、メモリのチップにブロックおよびカラムが設定されるメモリであれば、その他のメモリであってもよい。ウェハ１上に配置されたチップ２は、横（Ｘ）方向と縦（Ｙ）方向の座標（チップアドレス）が設定されて管理される。
図３Ａは実施形態に係る半導体装置の不良解析システムの半導体メモリのウェハマップの一例を示す図である。半導体メモリは、例えば、NAND型フラッシュメモリであるが、メモリのチップにブロックおよびカラムが設定されるメモリであれば、その他のメモリであってもよい。ウェハ１上に配置されたチップ２は、横（Ｘ）方向と縦（Ｙ）方向の座標（チップアドレス）が設定されて管理される。
（チップ構成）
図３Ｂは実施形態に係る半導体装置の不良解析システムの半導体メモリのチップの構成の一例である。最外周の枠はチップ２を示し、チップ２を分割する大区分はプレーン３である。この例ではチップ２は２つのプレーン３で構成されている。プレーン３の横方向に配置されている小区分がブロック４である。
図３Ｂは実施形態に係る半導体装置の不良解析システムの半導体メモリのチップの構成の一例である。最外周の枠はチップ２を示し、チップ２を分割する大区分はプレーン３である。この例ではチップ２は２つのプレーン３で構成されている。プレーン３の横方向に配置されている小区分がブロック４である。
また、プレーン３の縦方向にカラム５が配置されている。チップ２上には通常ブロック４、通常カラム５に加えて、通常ブロック４、通常カラム５に不良が発生した場合に代替として割り当てるための余剰ブロック４ａ、余剰カラム５ｂが備えられている。
図３Ｂにおいてプレーン３の横方向に配置されている小エリアは余剰ブロック４ａの一例で、プレーン３の縦方向にあるエリアは余剰カラム５ａの一例である。余剰ブロック４ａ、余剰カラム５ａは、通常ブロック４、通常カラム５と同様に並べて配置され、通常ブロック４、通常カラム５と同様にアドレスを割り振って管理し検査する。また、通常ブロック４、通常カラム５に不良が発生した場合には、正常な余剰ブロック４ａ、余剰カラム５ａを代替として割り当て、ブロック単位、カラム単位で不良を救済する。
（半導体装置の不良解析システムの構成）
半導体装置の不良解析システムは、図１に示すように、テスタ７で収集された情報を格納したテスタ収集情報ファイル８に接続されるデータ管理サーバ１０、半導体不良解析ユーザインタフェース３２、ユーザＰＣ（パーソナルコンピュータ）３１を備えている。
半導体装置の不良解析システムは、図１に示すように、テスタ７で収集された情報を格納したテスタ収集情報ファイル８に接続されるデータ管理サーバ１０、半導体不良解析ユーザインタフェース３２、ユーザＰＣ（パーソナルコンピュータ）３１を備えている。
ユーザＰＣ３１は、半導体不良解析ユーザインタフェース３２を介してデータ管理サーバ１０に対して半導体装置の不良解析を行うための指示を与える。半導体不良解析ユーザインタフェース３２は、ユーザＰＣ３１とデータ管理サーバ１０との通信を司る。
データ管理サーバ１０は、テスタ収集情報ファイル８からのブロック単位およびカラム単位の良／不良情報と製品情報と製造情報と工程情報とテスト情報とを用いて複数検査工程を跨いだブロック単位およびカラム単位の良／不良情報を解析する。
（データ管理サーバ１０の構成）
データ管理サーバ１０は、テスタ出力情報受信部１２、テスタ出力情報メモリ１３、良／不良情報読み取り部１４、メモリ構成情報１５、情報付加部１６、生産管理データベース１７、情報登録解析部１８、不良情報管理テーブル１９、論物アドレス変換テーブル２０、論物アドレス変換部２１、マップ情報作成部２２、マップ情報部２３、情報表示部２４を備える。
データ管理サーバ１０は、テスタ出力情報受信部１２、テスタ出力情報メモリ１３、良／不良情報読み取り部１４、メモリ構成情報１５、情報付加部１６、生産管理データベース１７、情報登録解析部１８、不良情報管理テーブル１９、論物アドレス変換テーブル２０、論物アドレス変換部２１、マップ情報作成部２２、マップ情報部２３、情報表示部２４を備える。
また、データ管理サーバ１０は、ＲＯＭ（Read Only Memory）２５と制御部２６とを有する。ＲＯＭ２５は、データの読み出し専用メモリである。ＲＯＭ２５は、不良解析プログラム（コンピュータ・プログラムに対応）を格納する。ＲＯＭ２５は、例えば、半導体メモリの良／不良を解析するためのコンピュータ・プログラムを蓄積した非一過性のコンピュータで読み出し可能な記録媒体であっても良い。制御部２６は、ＲＯＭ２５に格納された不良解析プログラムを実行することで、図２に示すフローチャートの各処理を実行する。
（テスタ７の構成）
テスタ７は、半導体メモリの製造前工程検査と後工程検査と最終工程検査において様々なテストを行う。各工程検査では、複数のテスト内容と、それらのテストを実行する順番を、テストプログラムに定義する。そして、そのテストプログラムを動作させて一連のテストを行う。テスタ７は、ブロックの良／不良判定するテストまたはカラム毎に良／不良判定するテストを行う。
テスタ７は、半導体メモリの製造前工程検査と後工程検査と最終工程検査において様々なテストを行う。各工程検査では、複数のテスト内容と、それらのテストを実行する順番を、テストプログラムに定義する。そして、そのテストプログラムを動作させて一連のテストを行う。テスタ７は、ブロックの良／不良判定するテストまたはカラム毎に良／不良判定するテストを行う。
図４は、実施形態に係る半導体装置の不良解析システムの製造前工程検査の一例を示す図である。テスト名は、電源テストＰＴ１，ＰＴ２、データ転送テストＤＴ１，ＤＴ２、リークテストＬＴ１～ＬＴ６、オープンテストＯＴ１，ＯＴ２、消去テストＥＴ１，ＥＴ２、プログラムテストＰＲＴ１，ＰＲＴ２の１６個で構成されている。
テスト種類としては、カラム毎に良／不良を判定するカラムテストと、ブロック毎に良／不良を判定するブロックテストとがある。また、テスト種類とは別に正規テストとモニターテストとのテスト区分がある。正規テストは、製造工程における良／不良を判断するテストである。モニターテストは、メモリの真の実力を把握するためなどに条件を加速したものである。
図５Ａ～図５Ｃは、実施形態に係る半導体装置の不良解析システムのテスト毎に不良したアドレスの算出方法の一例である。図５Ａは、あるチップの順番１の電源テストＰＴ１におけるカラム不良の発生状況を表すマップとそのアドレスである。マップの上部の数字は、カラムアドレスを示し、電源テストＰＴ１では、チップ両端のカラムＣ０，Ｃ１，Ｃ３８，Ｃ３９が不良している。
図５Ｂは、同じチップの順番２の電源テストＰＴ２の後に不良している全カラムを表すマップとそのアドレスである。電源テストＰＴ１におけるチップ両端の４つのカラムＣ０，Ｃ１，Ｃ３８，Ｃ３９不良に加えて、チップ中央の４つのカラムＣ１８，Ｃ１９，Ｃ２０，Ｃ２１が不良している。
図５Ｃは、電源テストＰＴ２におけるカラム不良の発生状況を表すマップとそのアドレスである。図５Ｂの電源テストＰＴ２におけるカラム不良の後に不良している全不良カラムアドレスから、１つ前のテストである図５Ａの電源テストＰＴ１におけるカラム不良アドレスを除いたものが、図５Ｂの電源テストＰＴ２において不良したカラムアドレスである。チップ中央の４つのカラムＣ１８，Ｃ１９，Ｃ２０，Ｃ２１が新規に不良したカラムと特定できる。
このように、テスタ７は、不良ブロックまたは不良カラムの全アドレスを出力し、ひとつ前のテストにおける不良アドレス情報からの差分を取ることにより、当該テストで不良したブロックまたはカラムを特定する。テスタ７は、半導体製造前工程検査と後工程検査と出荷前の最終工程検査との複数工程検査を跨ぐブロックの良／不良情報およびカラムの良／不良情報を収集し、収集した不良情報をテスタ収集情報ファイル８に出力する（ステップＳ１１）。
また、テスタ７は、製造工程における良／不良を判断する一連の正規テストに加えて、メモリの真の実力を把握するためなどに例えば条件を加速したモニターテストを一連の正規テストの間に含めて良／不良情報を収集し参考にすることがある。
テスタ収集情報ファイル８は、テスタ７で収集した複数工程検査を跨ぐブロック単位またはカラム単位の不良情報を保存し、その情報をデータ管理サーバ１０に転送する（ステップＳ１２）。
（テスタ収集情報ファイル８の構成）
図６は実施形態に係る半導体装置の不良解析システムのテスタ７で収集した複数工程検査を跨ぐブロック単位およびカラム単位のテスタ収集情報ファイル８の一例を示す図である。テスタ収集情報ファイル８は、例えば、ディスクに設けられ、先頭行には製品名Ａ、製造単位情報であるロット番号Ｌ１とウェハ番号Ｗ１、検査工程名を出力する。追加で検査装置名（テスタ名）を出力することも可能である。その下にテスト名ＢＡ，ＢＢ，ＣＡ…と検査開始日時、チップアドレス（チップＸ、チップＹ）およびプレーン情報Ｐ０，Ｐ１に不良数と不良ブロックアドレスＢａｄまたは不良カラムアドレスＣａｄを出力する。
図６は実施形態に係る半導体装置の不良解析システムのテスタ７で収集した複数工程検査を跨ぐブロック単位およびカラム単位のテスタ収集情報ファイル８の一例を示す図である。テスタ収集情報ファイル８は、例えば、ディスクに設けられ、先頭行には製品名Ａ、製造単位情報であるロット番号Ｌ１とウェハ番号Ｗ１、検査工程名を出力する。追加で検査装置名（テスタ名）を出力することも可能である。その下にテスト名ＢＡ，ＢＢ，ＣＡ…と検査開始日時、チップアドレス（チップＸ、チップＹ）およびプレーン情報Ｐ０，Ｐ１に不良数と不良ブロックアドレスＢａｄまたは不良カラムアドレスＣａｄを出力する。
テスト名ＢＡ，ＢＢ，ＣＡ…は、検査箇所、目的、データ入力端子、テストコマンド、コマンド入力順番（例：ライト→イレーズ→リード）、コマンドとコマンドの間の待ち時間、テスト時の温度・テスト時に印加する電圧・ストレス加速などの条件、良／不良を判断する基準などのいずれか、またはその組み合わせが異なる。
テスタ出力情報受信部１２は、テスタ収集情報ファイル８に保存された複数工程検査を跨ぐブロック単位またはカラム単位の不良情報を受信する。テスタ出力情報メモリ１３は、例えば、ディスクであり、テスタ出力情報受信部１２で受信した複数工程検査を跨ぐブロック単位およびカラム単位で収集された良／不良情報を記憶する（ステップＳ１３）。
良／不良情報読み取り部１４は、テスタ出力情報メモリ１３からブロック・カラム単位の良／不良情報を読み取り、ブロック・カラム単位の良／不良情報を情報付加部１６に出力する。
情報付加部１６は、チップ内のブロック単位およびカラム単位で収集された良／不良情報に、メモリ構成情報１５としての複数検査工程を跨いで共通の製品情報と製造単位であるロット番号、ウェハ番号、チップアドレスを含む製造情報と工程情報とテスト情報とを付加する。
次に、情報付加部１６は、不良情報管理テーブル１９に登録する製造情報が不足しているかどうかを判定し（ステップＳ１４）、製造情報が不足している場合には、情報付加部１６は、生産管理データベース１７に問い合わせて製造情報を追加する（ステップＳ１５）。
情報登録解析部１８は、情報付加部１６で得られたブロック単位およびカラム単位の良／不良情報と検査工程を跨いで共通の製品情報と製造単位であるロット番号、ウェハ番号、チップアドレスを含む製造情報と工程情報と検査で使用したテスト情報とを不良情報管理テーブル１９に登録する（ステップＳ１６）。ブロック・カラム単位の不良情報管理テーブル１９は、サマリーテーブル１９ａ、ブロックテーブル１９ｂ、カラムテーブル１９ｃからなる。
（不良情報管理テーブル１９の構成）
不良情報管理テーブル１９は、ブロック単位およびカラム単位の良／不良情報に、検査工程を跨いで共通の製品情報と、製造単位であるロット番号、ウェハ番号、チップアドレスを含む製造情報と、工程情報と、検査で使用したテスト情報とを付加して格納する。
不良情報管理テーブル１９は、ブロック単位およびカラム単位の良／不良情報に、検査工程を跨いで共通の製品情報と、製造単位であるロット番号、ウェハ番号、チップアドレスを含む製造情報と、工程情報と、検査で使用したテスト情報とを付加して格納する。
（サマリーテーブル１９ａの構成）
図７Ａは実施形態に係る半導体装置の不良解析システムのテスタ７で収集したブロック単位およびカラム単位の不良情報管理テーブル１９のサマリーテーブル１９ａの一例を示す図である。サマリーテーブル１９ａは、製品名と、製造単位情報であるロット番号Ｌ１、ウェハ番号Ｗ１、チップＣＸ、チップＣＹ、プレーンＰ０，Ｐ１と、検査工程（前工程、後工程）と、ブロック情報ｂｌｋまたはカラム情報ｃｏｌかを区別するためのテスト種類（ブロック／カラム）と、テスト名ＢＡ，ＢＢ…、テスト区分（正規、モニター）と、さらに前記１０項目における不良数の計１１項目を設定して情報を管理する。
図７Ａは実施形態に係る半導体装置の不良解析システムのテスタ７で収集したブロック単位およびカラム単位の不良情報管理テーブル１９のサマリーテーブル１９ａの一例を示す図である。サマリーテーブル１９ａは、製品名と、製造単位情報であるロット番号Ｌ１、ウェハ番号Ｗ１、チップＣＸ、チップＣＹ、プレーンＰ０，Ｐ１と、検査工程（前工程、後工程）と、ブロック情報ｂｌｋまたはカラム情報ｃｏｌかを区別するためのテスト種類（ブロック／カラム）と、テスト名ＢＡ，ＢＢ…、テスト区分（正規、モニター）と、さらに前記１０項目における不良数の計１１項目を設定して情報を管理する。
情報登録解析部１８は、不良ブロックまたは不良カラムの無い正常（Pass）チップ、プレーンの情報も不良数“０”としてサマリーテーブル１９ａに登録することで、検査対象のチップアドレス、チップ数およびPass情報を管理する。後工程検査などのデータ登録時に製造単位情報の一部が不明な場合は生産管理データベース１７に問い合わせて情報を追加し登録する。
サマリーテーブル１９ａのテスト種類（ブロック／カラム）がブロック（ｂｌｋ）の場合、図７Ｂに示すブロックテーブル１９ｂが不良ブロック論理アドレスを管理する。テスト種類（ブロック／カラム）がカラム（ｃｏｌ）の場合、図７Ｃに示すカラムテーブル１９ｃが不良カラム論理アドレスを管理する。
（ブロックテーブル１９ｂの構成）
図７Ｂは実施形態に係る半導体装置の不良解析システムのブロックテーブル１９ｂの一例を示す図である。ブロックテーブル１９ｂは、サマリーテーブル１９ａと同様の製品名、ロット番号Ｌ１、ウェハ番号Ｗ１、チップＣＸ、チップＣＹ、プレーンＰ０，Ｐ１、検査工程（前工程、後工程）、テスト名、テスト区分（正規、モニター）の９項目に、不良ブロック（論理）アドレスを追加した計１０項目の情報を管理する。このブロックテーブル１９ｂで、製品名Ａ、ロット番号Ｌ１、ウェハ番号Ｗ１、チップＣＸ、チップＣＹ、工程、テスト毎の不良ブロックアドレスを確認する。
図７Ｂは実施形態に係る半導体装置の不良解析システムのブロックテーブル１９ｂの一例を示す図である。ブロックテーブル１９ｂは、サマリーテーブル１９ａと同様の製品名、ロット番号Ｌ１、ウェハ番号Ｗ１、チップＣＸ、チップＣＹ、プレーンＰ０，Ｐ１、検査工程（前工程、後工程）、テスト名、テスト区分（正規、モニター）の９項目に、不良ブロック（論理）アドレスを追加した計１０項目の情報を管理する。このブロックテーブル１９ｂで、製品名Ａ、ロット番号Ｌ１、ウェハ番号Ｗ１、チップＣＸ、チップＣＹ、工程、テスト毎の不良ブロックアドレスを確認する。
図７Ａのサマリーテーブル１９ａの２行目は“製品Ａ、ロットＬ１、ウェハＷ１、チップX=５、チップY=５、プレーン=Ｐ０、前工程、ｂｌｋ、テストＢＡ，ＢＢ…、不良数=４”である。テスト種類（ブロック／カラム）がブロック（ｂｌｋ）であるからブロックテーブル１９ｂは、不良ブロックアドレスを管理する。不良数=４の４つのアドレス情報は、図７Ｂの２行目～５行目に管理されている。
（カラムテーブル１９ｃの構成）
図７Ｃは実施形態に係る半導体装置の不良解析システムのカラムテーブル１９ｃの一例を示す図である。カラムテーブル１９ｃは、サマリーテーブル１９ａと同様の製品名、ロット番号Ｌ１、ウェハ番号Ｗ１、チップＣＸ、チップＣＹ、プレーンＰ０，Ｐ１、検査工程、テスト名、テスト区分（正規、モニター）の9項目に、不良カラム（論理）アドレスを追加した計１０項目の情報を管理する。このブロックテーブル１９ｂで、製品名、ロット番号Ｌ１、ウェハ番号Ｗ１、チップＣX、チップＣY、工程、テスト毎の不良カラムアドレスを確認する。
図７Ｃは実施形態に係る半導体装置の不良解析システムのカラムテーブル１９ｃの一例を示す図である。カラムテーブル１９ｃは、サマリーテーブル１９ａと同様の製品名、ロット番号Ｌ１、ウェハ番号Ｗ１、チップＣＸ、チップＣＹ、プレーンＰ０，Ｐ１、検査工程、テスト名、テスト区分（正規、モニター）の9項目に、不良カラム（論理）アドレスを追加した計１０項目の情報を管理する。このブロックテーブル１９ｂで、製品名、ロット番号Ｌ１、ウェハ番号Ｗ１、チップＣX、チップＣY、工程、テスト毎の不良カラムアドレスを確認する。
情報登録解析部１８は、本発明の解析部に対応し、サマリーテーブル１９ａの情報を使用して、或る製品名Ａの或るロット番号Ｌ１のウェハ番号Ｗ１、検査工程、テスト名毎に不良数を集計しどのウェハ番号に不良数が多いか、どの工程に不良数が多いかを解析する。
図８は実施形態に係る半導体装置の不良解析システムの不良データ集計グラフの一例を示す図である。不良データ集計グラフは、サマリーテーブル１９ａの情報を使用して、情報登録解析部１８により、或る製品名Ａ或るロット番号Ｌ１のウェハ番号Ｗ１、検査工程、テスト名毎に不良数を集計したグラフである。不良データ集計グラフにおいて、ウェハ番号ｗ２の不良数が多く、また前工程テストＢＡで不良数が多い傾向が見られる。
同様に、情報登録解析部１８は、検査開始日毎の不良数を集計したり、テスト名毎の不良率を集計したり、さまざまな集計が可能で、また複数検査工程のデータを並べて集計、比較することが可能である。
このように、サマリーテーブル１９ａを用いて、複数検査工程を跨いだブロック単位およびカラム単位の不良集計および不良分布を出力することができる。従って、ブロック単位およびカラム単位の良／不良情報について、複数検査工程を跨いだ統合的な解析を可能とする。
また、半導体装置の不良解析システムは、図１に示すように、論物アドレス変換テーブル２０、論物アドレス変換部２１、マップ情報作成部２２、マップ情報部２３、情報表示部２４を備える。
（論物アドレス変換テーブル２０の構成）
論物アドレス変換テーブル２０は、論理ブロックアドレスと物理ブロックアドレスとを対応付けて格納する。論物アドレス変換部２１は、論物アドレス変換テーブル２０を参照して、論理ブロックアドレスを物理ブロックアドレスに変換する。
論物アドレス変換テーブル２０は、論理ブロックアドレスと物理ブロックアドレスとを対応付けて格納する。論物アドレス変換部２１は、論物アドレス変換テーブル２０を参照して、論理ブロックアドレスを物理ブロックアドレスに変換する。
図９は実施形態に係る半導体装置の不良解析システムのチップ内のブロック配置の一例を示す図である。チップ内にプレーンＰ０とプレーンＰ１が左右に配置され、各プレーン内に上から順に物理ブロックアドレスＰｂ０~Ｐｂ９９９が配置される。カッコ（）内に物理ブロックアドレスＰｂ０~Ｐｂ２０１～Ｐｂ９９９に対応する論理ブロックアドレスＶｂ４０２~Ｖｂ０～Ｖｂ４０４が記述されている。
図１０は実施形態に係る半導体装置の不良解析システムの製品Ａ毎、プレーン毎Ｐ０，Ｐ１の論理ブロックアドレスＶｂ０～Ｖｂ５…と物理ブロックアドレスＰｂ２０１～Ｐｂ１９９…とを対応付けた論物アドレス変換テーブルの一例を示す図である。
図１１は実施形態に係る半導体装置の不良解析システムのチップ内のチップ内のカラム配置の一例を示す図である。チップ内にプレーンＰ０とプレーンＰ１が左右に配置され、各プレーンＰ０，Ｐ１内に左から順に物理カラムアドレスＰｃ０~Ｐｃ９９が配置され、カッコ（）内に物理ブロックアドレスＰｃ０~Ｐｃ９９に対応する論理カラムアドレスＶｃ０~Ｖｃ９９が記述されている。
図１２は実施形態に係る半導体装置の不良解析システムの製品Ａ毎、プレーンＰ０，Ｐ１毎に論理カラムアドレスＶｃ０，Ｖｃ１，Ｖｃ２～Ｖｃ５…と物理カラムアドレスＰｃ０，Ｐｃ２，Ｐｃ４，～Ｐｃ１０…とを対応付けしたカラム論物アドレス変換テーブルの一例を示す図である。
論物アドレス変換部２１は、図７Ｂのブロックテーブル１９ｂにおける論理ブロックアドレスを図１０に示す論物アドレス変換テーブル２０を参照して物理ブロックアドレスに変換する（ステップＳ１７）。
（ブロックマップおよびカラムマップの表示）
マップ情報作成部２２は、変換された物理ブロックアドレスを使用して、図１３Ａ，図１３Ｂに示すようなブロックマップを作成する（ステップＳ１８）。情報表示部２４は、マップ情報作成部２２で作成されたブロックマップを表示する。図１３ＡはプレーンＰ０内の全ブロックＰｂ０～Ｐｂ９９９が不良しているマップを示す。図１３Ｂは４ブロックＰｂ０，Ｐｂ４，Ｐｂ８…周期に不良したマップを示す。
マップ情報作成部２２は、変換された物理ブロックアドレスを使用して、図１３Ａ，図１３Ｂに示すようなブロックマップを作成する（ステップＳ１８）。情報表示部２４は、マップ情報作成部２２で作成されたブロックマップを表示する。図１３ＡはプレーンＰ０内の全ブロックＰｂ０～Ｐｂ９９９が不良しているマップを示す。図１３Ｂは４ブロックＰｂ０，Ｐｂ４，Ｐｂ８…周期に不良したマップを示す。
また、マップ情報作成部２２は、図７Ｃのカラムテーブル１９ｃにおける論理カラムアドレスを図１１に示すカラム論物アドレス変換テーブル２０を参照して、物理カラムアドレス情報を使用して、図１４Ａ，１４Ｂのようなカラムマップを作成する（ステップＳ１８）。図１４ＡはプレーンＰ０，Ｐ１の左右端の複数カラムＰｃ０，Ｐｃ１，Ｐｃ２…が不良しているマップを示す。図１４ＢはプレーンＰ０，Ｐ１の左側において１カラム置きＰｃ０，Ｐｃ２，Ｐｃ４…に不良しているマップを示す。
図１５は実施形態に係る半導体装置の不良解析システムのチップレベルの複数のブロックマップ重ね合わせの一例である。複数の不良マップは同一工程の異なる複数テストによるマップでも、異なる複数工程の複数テストによるマップでも構わない。
図１５Ａは実施形態に係る半導体装置の不良解析システムの前工程のテストBAによるブロックマップを示す。図１５Ｂは実施形態に係る半導体装置の不良解析システムの後工程のテストbaによるブロックマップを示す。情報表示部２４は、図１５Ｃに示すように、前記２つのブロックマップを重ね合わせて、両者の不良をそれぞれ色分けしたマップを表示する（ステップＳ１９）。
前工程のテストBAではプレーンＰ０に不良ブロックＰｂ３，Ｐｂ４のマップが示され、後工程のテストｂａではプレーンＰ１に不良ブロックＰｂ３，Ｐｂ４のマップが示されている。両方のマップを重ね合わせると、良／不良がプレーンＰ０，Ｐ１を跨いで同じ物理ブロックアドレスに位置していることが一目でわかる。このように複数工程の複数テスト結果を重ねて不良解析することにより、精度の高い不良解析が可能になる。
（ウェハマップの表示）
図１６は実施形態に係る半導体装置の不良解析システムのウェハマップの一例である。図１６Ａは実施形態に係る半導体装置の不良解析システムの製造前工程のモニターテストＢＡにおける不良ブロックのウェハマップの一例である。不良ブロックはＸ方向に存在する。各チップは、チップＸＹ座標（チップアドレス）に従いＣＰＸＹで表す。例えば、Ｘ＝５，Ｙ＝８であれば、そのチップのチップＸＹ座標（チップアドレス）は、ＣＰ５８と表すことができる。マップ情報作成部２２は、ウェハ面内のチップＸＹ座標（チップアドレス）に従い各チップの不良ブロックマップを配置してウェハマップを作成する（ステップＳ２０）。情報表示部２４は、マップ情報作成部２２によって作成されたウェハマップを表示する（ステップＳ２１）。
図１６は実施形態に係る半導体装置の不良解析システムのウェハマップの一例である。図１６Ａは実施形態に係る半導体装置の不良解析システムの製造前工程のモニターテストＢＡにおける不良ブロックのウェハマップの一例である。不良ブロックはＸ方向に存在する。各チップは、チップＸＹ座標（チップアドレス）に従いＣＰＸＹで表す。例えば、Ｘ＝５，Ｙ＝８であれば、そのチップのチップＸＹ座標（チップアドレス）は、ＣＰ５８と表すことができる。マップ情報作成部２２は、ウェハ面内のチップＸＹ座標（チップアドレス）に従い各チップの不良ブロックマップを配置してウェハマップを作成する（ステップＳ２０）。情報表示部２４は、マップ情報作成部２２によって作成されたウェハマップを表示する（ステップＳ２１）。
図１６Ｂは実施形態に係る半導体装置の不良解析システムの不良カラムのウェハマップの一例である。不良カラムは、Ｙ方向に存在する。マップ情報作成部２２は、ウェハ面内のチップＸＹ座標に従い各チップの不良カラムマップを配置してウェハマップを作成する。情報表示部２４は、マップ情報作成部２２によって作成されたウェハマップを表示する。
図１６Ｃは実施形態に係る半導体装置の不良解析システムの不良ブロックと不良カラムを重ね合わせて表示したウェハマップの一例である。マップ情報作成部２２は、ウェハ面内のチップＸＹ座標に従い各チップの不良ブロックマップとカラムマップを配置してウェハマップを作成する（ステップＳ２０）。情報表示部２４は、マップ情報作成部２２によって作成されたウェハマップを表示する（ステップＳ２１）。
ウェハマップについても複数工程の複数テストのマップを重ね合わせることが可能である。半導体製造における露光、液浸などが原因で発生する不良は、チップ単位ではなく、ウェハ上の広範囲に発生するケースがあり、ウェハマップを使用した不良解析が有効である。
図１６Ｄ（ａ）は実施形態に係る半導体装置の不良解析システムの製造前工程のモニターテストＢＢにおける不良ブロックのウェハマップの一例である。図１６Ｄ（ｂ）は実施形態に係る半導体装置の不良解析システムの製造後工程の正規テストｂａにおける不良ブロックのウェハマップの一例である。両ウェハマップではウェハの下外周付近で不良が多発していて、発生傾向が非常に似ている。このケースでは前工程のモニターテストＢＢを精査して、必要によりモニターテストＢＢを正規テストに変更する。
これにより、当初、後工程の正規テストｂａで不良判定されていたブロックが、前工程で不良判定できるようになる。前工程で不良判定できれば、ウェハ状態で歩留解析がし易くなり、また後工程における組み立てコストとテストコストが削減できる。
（検査装置情報を含めたサマリーテーブル）
図１７は実施形態に係る半導体装置の不良解析システムの検査装置情報を含めたサマリーテーブルの一例を示す図である。図７Ａのサマリーテーブル１９ａの項目に検査装置情報を追加している。検査装置情報は図６のテスタ収集情報ファイル８に検査装置名を予め出力し、サマリーテーブル１９ａに登録する。この検査装置情報と検査開始日時を検索キーにしてサマリーテーブル１９ａの情報を確認することにより、検査装置起因の不良を解析することができる。
図１７は実施形態に係る半導体装置の不良解析システムの検査装置情報を含めたサマリーテーブルの一例を示す図である。図７Ａのサマリーテーブル１９ａの項目に検査装置情報を追加している。検査装置情報は図６のテスタ収集情報ファイル８に検査装置名を予め出力し、サマリーテーブル１９ａに登録する。この検査装置情報と検査開始日時を検索キーにしてサマリーテーブル１９ａの情報を確認することにより、検査装置起因の不良を解析することができる。
（製造装置情報および製造日時情報を含めたサマリーテーブル）
図１８は実施形態に係る半導体装置の不良解析システムのプロセス条件、製造装置情報および製造日時情報を含めたサマリーテーブルを示す図である。図７Ａのサマリーテーブル１９ａの項目にプロセス条件、製造装置、製造日時の情報が追加されている。
図１８は実施形態に係る半導体装置の不良解析システムのプロセス条件、製造装置情報および製造日時情報を含めたサマリーテーブルを示す図である。図７Ａのサマリーテーブル１９ａの項目にプロセス条件、製造装置、製造日時の情報が追加されている。
情報付加部１６は、製品名Ａ、ロット番号Ｌ１、ウェハ番号Ｗ１などの製品情報を検索キーにして生産管理データベース１７を検索してプロセス条件、製造装置、製造日時の情報取得し、情報登録解析部１８は、取得されたプロセス条件、製造装置、製造日時の情報をサマリーテーブル１９ａに登録する。情報登録解析部１８は、プロセス条件、製造装置、製造日時を検索キーにしてサマリーテーブル１９ａの情報を確認することにより、プロセス起因の不良を解析することができる。
（半導体装置の不良解析システムの効果）
このように実施形態に係る半導体装置の不良解析システムによれば、テスタ出力情報メモリ１３は、製造前工程検査と後工程検査と出荷前の最終工程検査とにおいて、チップ内のブロック単位およびカラム単位で収集された良／不良情報を記憶する。
このように実施形態に係る半導体装置の不良解析システムによれば、テスタ出力情報メモリ１３は、製造前工程検査と後工程検査と出荷前の最終工程検査とにおいて、チップ内のブロック単位およびカラム単位で収集された良／不良情報を記憶する。
不良情報管理テーブル１９は、ブロック単位およびカラム単位の良／不良情報に、製品情報と製造情報と工程情報とテスト情報とを付加して格納する。情報登録解析部１８は、不良情報管理テーブル１９に格納された情報に基づき、複数検査工程を跨いだブロック単位およびカラム単位の良／不良情報を解析する。
これにより、救済単位であるブロック単位およびカラム単位の良／不良情報について、複数検査工程を跨いだ統合的な解析が可能となり、解析効率を向上させることができる。
また、論物アドレス変換部２１が、ブロックおよびカラムの論理アドレスとブロックおよびカラムの物理アドレスとを対応付けた論物アドレス変換テーブル２０を参照して、不良ブロックおよび不良カラムの論理アドレス情報を物理アドレス情報に変換する。これにより、不良ブロックおよび不良カラムの物理的な位置を把握することができる。
また、マップ情報作成部２２は、論物アドレス変換部２１で変換された不良ブロックおよび不良カラムの物理アドレス情報に基づき、不良のチップ内の物理配置を示す不良ブロックマップおよび不良カラムマップを作成する。情報表示部２４は、マップ情報作成部２２で作成された不良ブロックマップおよび不良カラムマップを重ね合わせて表示するので、ブロック単位およびカラム単位の良／不良を解析することができる。
また、マップ情報作成部２２は、ウェハ面内のチップアドレス情報に基づき各チップの不良ブロックマップおよび不良カラムマップをウェハ面内に配置したウェハマップを作成するので、ウェハマップ上で各チップの不良ブロックマップおよび不良カラムマップを把握することができる。
また、不良情報管理テーブル１９は、検査装置、製造装置並びにプロセス情報を含む製造工程の情報を格納し、情報登録解析部１８は、不良情報管理テーブル１９に格納された情報に基づき、ブロック単位およびカラム単位の不良数の集計および分析を行うことができる。
以上のように、いくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…ウェハ
２…チップ
３…プレーン
４…ブロック
４ａ…余剰ブロック
５…カラム
５ａ…余剰カラム
７…テスタ
８…テスタ収集情報ファイル
１０…データ管理サーバ
１２…テスタ出力情報受信部
１３…テスタ出力情報メモリ
１４…良不良情報読み取り部
１５…メモリ構成情報
１６…情報付加部
１７…生産管理データベース
１８…情報登録解析部
１９…不良情報管理テーブル
１９ａ…サマリーテーブル
１９ｂ…ブロックテーブル
１９ｃ…カラムテーブル
２０…論物アドレス変換テーブル
２１…論物アドレス変換部
２２…マップ情報作成部
２３…マップ情報部
２４…情報表示部
２５…ＲＯＭ
２６…制御部
３１…ユーザＰＣ
３２…半導体不良解析ユーザインタフェース
２…チップ
３…プレーン
４…ブロック
４ａ…余剰ブロック
５…カラム
５ａ…余剰カラム
７…テスタ
８…テスタ収集情報ファイル
１０…データ管理サーバ
１２…テスタ出力情報受信部
１３…テスタ出力情報メモリ
１４…良不良情報読み取り部
１５…メモリ構成情報
１６…情報付加部
１７…生産管理データベース
１８…情報登録解析部
１９…不良情報管理テーブル
１９ａ…サマリーテーブル
１９ｂ…ブロックテーブル
１９ｃ…カラムテーブル
２０…論物アドレス変換テーブル
２１…論物アドレス変換部
２２…マップ情報作成部
２３…マップ情報部
２４…情報表示部
２５…ＲＯＭ
２６…制御部
３１…ユーザＰＣ
３２…半導体不良解析ユーザインタフェース
Claims (10)
- 半導体メモリの複数検査工程におけるチップ内のブロック単位およびカラム単位で収集された良／不良情報を記憶するメモリと、
前記メモリに記憶されたブロック単位およびカラム単位の良／不良情報に、前記複数検査工程を跨いで、共通の製品情報と、ロット番号、ウェハ番号、チップアドレスを含む製造情報と、工程情報と、テスト情報とを付加して、格納した不良情報管理テーブルと、
前記不良情報管理テーブルに格納された情報に基づき、前記複数検査工程を跨いだブロック単位およびカラム単位の良／不良情報を解析する解析部と、
を備える、半導体装置の不良解析システム。 - 各製品のブロックおよびカラムの論理アドレスとチップ上の配置を示すブロックおよびカラムの物理アドレスとを対応付けた論物アドレス変換テーブルを備え、
前記不良情報管理テーブルは、不良ブロックおよび不良カラムの論理アドレス情報を格納し、
前記論物アドレス変換テーブルを参照して、前記不良情報管理テーブルに格納された前記不良ブロックおよび不良カラムの論理アドレス情報を物理アドレス情報に変換する論物アドレス変換部を備える、請求項１に記載の半導体装置の不良解析システム。 - 前記論物アドレス変換部で変換された各検査工程および各テストの不良ブロックおよび不良カラムの物理アドレス情報に基づき、不良のチップ内の物理配置を示す不良ブロックマップおよび不良カラムマップを作成するマップ作成部と、
前記マップ作成部で作成された前記不良ブロックマップおよび前記不良カラムマップを重ね合わせて表示するマップ表示部と、
を備える、請求項２に記載の半導体装置の不良解析システム。 - 前記マップ作成部は、ウェハ面内のチップアドレス情報に基づき各チップの不良ブロックマップおよび不良カラムマップをウェハ面内に配置したウェハマップを作成する、請求項３に記載の半導体装置の不良解析システム。
- 前記不良情報管理テーブルは、検査装置、製造装置並びにプロセス情報を含む製造工程の情報を格納し、
前記解析部は、前記不良情報管理テーブルに格納された情報に基づき、ブロック単位およびカラム単位の不良数の集計および分析を行う、請求項１に記載の半導体装置の不良解析システム。 - 半導体メモリの複数検査工程におけるチップ内のブロック単位およびカラム単位で収集された良／不良情報をメモリに記憶し、
前記メモリに記憶されたブロック単位およびカラム単位の良／不良情報に、前記複数検査工程を跨いで共通の製品情報とロット番号、ウェハ番号、チップアドレスを含む製造情報と工程情報とテスト情報とを付加して格納した不良情報管理テーブルを作成し、
前記不良情報管理テーブルに格納された情報に基づき、前記複数検査工程を跨いだブロック単位およびカラム単位の良／不良情報を解析する、半導体装置の不良解析方法。 - 半導体装置の不良解析システムに用いられるコンピュータのプログラムであって、
半導体メモリの複数検査工程におけるチップ内のブロック単位およびカラム単位で収集された良／不良情報をメモリに記憶すること、
前記メモリに記憶されたブロック単位およびカラム単位の良／不良情報に、前記複数検査工程を跨いで共通の製品情報と、ロット番号、ウェハ番号、チップアドレスを含む製造情報と、工程情報と、テスト情報とを付加して、格納した不良情報管理テーブルを作成すること、
前記不良情報管理テーブルに格納された情報に基づき、前記複数検査工程を跨いだブロック単位およびカラム単位の良／不良情報を解析すること、
を前記コンピュータに実行させる、プログラム。 - 前記テスト情報は少なくとも、製造工程における良／不良を判断する正規テストか、メモリの真の実力を把握するためなどに条件を加速したモニターテストかを区別する情報を含む
請求項１に記載の半導体装置の不良解析システム。 - 前記テスト情報は少なくとも、製造工程における良／不良を判断する正規テストか、メモリの真の実力を把握するためなどに条件を加速したモニターテストかを区別する情報を含む
請求項６に記載の半導体装置の不良解析方法。 - 前記テスト情報は少なくとも、製造工程における良／不良を判断する正規テストか、メモリの真の実力を把握するためなどに条件を加速したモニターテストかを区別する情報を含む
請求項７に記載のプログラム。
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