CN114624557A - 半导体组件的测试方法 - Google Patents

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Abstract

本发明提供一种半导体组件的测试方法，主要步骤包括利用黄光制程制作一线路重布层于待测的半导体组件上，接着测试探针不直接接触待测的半导体组件，而是接触线路重布层以进行测试，最后以干、湿或机械研磨制程将此线路重布层移除。本发明可提高对半导体组件的测试速度，降低测试成本，且在测试完成后不在半导体组件上留下测试针痕。

Description

半导体组件的测试方法
技术领域
本发明有关于一种半导体组件的测试方法，尤其是利用线路重布层完成半导体组件测试的方法。
背景技术
请参阅图1，图1为现有半导体组件测试方法的示意图，如图所示，复数个半导体组件10位于基板SUB上，半导体组件10包括一第一金属焊垫11、一第二金属焊垫13。半导体组件10例如二极管，则第一金属焊垫11、第二金属焊垫13分别连接至阳极、阴极。探针卡20包括复数个探针21，如图所示，探针21彼此的间距等同于第一金属焊垫11与第二金属焊垫13的间距。
当探针卡20的探针间距越小其制造成本越高，而制造精细的探针卡其维修成本也相对提高。例如，探针21和金属焊垫接触数次后容易沾粘金属或金属氧化物，故使用数次后需要清针或送回原厂维修，使得产线需要采购多片探针卡而提高生产成本。
尤其是晶粒尺寸大约100μm的次毫米发光二极管(mini LED)产品及晶粒间距更小的微米发光二极管(micro LED)产品，其检测技术更成为生产过程的一大关键瓶颈。
发明内容
本发明的一目的，在于提供一种半导体组件的测试方法，主要步骤包括利用黄光制程制作一线路重布层于待测的半导体组件上，接着测试探针不直接接触待测的半导体组件，而是接触线路重布层以进行测试，最后以干、湿或机械研磨制程将此线路重布层移除。
本发明的一目的，在于提供一种半导体组件的测试方法，其量测半导体组件时，其探针卡的探针间距大于半导体组件的金属焊垫之间的间距，以使得测试过程只需使用低成本的探针卡、而不需要使用制造精细且成本高的探针卡。
本发明的一目的，在于提供一种半导体组件的测试方法，其可以使用一组探针测试复数个半导体组件，提高测试半导体组件的速度。
本发明的一目的，在于提供一种半导体组件的测试方法，主要使用线路重布层于待测的半导体组件上，于测试完成后，不在待测的半导体组件上留下测试针痕。
为了实现上述目的，本发明采用如下技术方案：
一种半导体组件的测试方法，包括：(1)在待测的芯片上制作至少一线路重布层；(2)利用所述线路重布层测试所述芯片上的半导体组件阵列；以及(3)移除所述芯片上的所述线路重布层；其中，所述半导体组件的长度介于2μm至150μm，宽度介于2μm至150μm。
较佳地，所述半导体组件为次毫米发光二极管、微米发光二极管、驱动IC或RFIDIC。
较佳地，步骤(2)包括：以探针卡测试所述芯片上的半导体组件阵列，其中，所述探针卡上的探针不直接接触所述半导体组件，而是接触所述线路重布层以进行测试。
较佳地，所述半导体组件具有复数个金属焊垫，且所述探针卡上的探针之间的间距大于所述半导体组件上的金属焊垫之间的间距。
较佳地，步骤(1)包括：在所述芯片上涂布一第一光阻层；在所述第一光阻层上进行第一贯孔开口制作；在所述芯片表面上，镀上一金属种子层；在所述金属种子层上涂布一第二光阻层；在所述第一贯孔上方进行第二贯孔开口制作；电镀一铜柱层在裸露的所述金属种子层上；移除所述第二光阻层；以及移除裸露的所述金属种子层。
较佳地，所述第一光阻层的厚度介于1μm至30μm间；所述第一贯孔的宽度介于0.5μm至40μm间，深度介于0.5μm至10μm间；所述金属种子层的厚度介于0.02μm至3μm间；所述第二贯孔的宽度介于0.5μm至200μm间，深度介于0.5μm至30μm间；以及所述铜柱层的厚度介于0.5μm至25μm间。
较佳地，步骤(3)包括：移除所述铜柱层；移除所述金属种子层；以及移除所述第一光阻层。
较佳地，所述第一光阻层的材料为聚酰亚胺、重氮萘醌、聚烯烃或化学放大光阻材料，且其中，金属种子层的材料为铜、钛、金或银中的一种。
一种由上述测试方法所测试完成的半导体组件，所述测试完成的半导体组件上没有测试针痕。
一种由上述测试方法所测试完成的半导体组件，所述测试完成的半导体组件表面能够测得与所述金属种子层相关的金属反应；以及所述测试完成的半导体组件表面能够测得与所述第一光阻层相关的材料反应。
附图说明
图1为现有半导体组件测试方法的示意图。
图2A、2B为本发明半导体组件测试方法一实施例的示意图。
图3为本发明半导体组件测试方法一实施例的示意图。
图4为本发明半导体组件测试方法一实施例的示意图。
图5为本发明半导体组件测试方法一实施例的示意图
图6A至6L为本发明半导体组件测试方法一步骤实施例的示意图。
图7为本发明半导体组件测试方法又一实施例的截面图。
图8A至8C为本发明半导体组件测试方法一实施例的流程图
附图标记说明：
1-芯片；10-半导体组件；11-第一金属焊垫；13-第二金属焊垫；20-探针卡；21-探针；40-第一光阻层；50-金属种子层；60-第二光阻层；70-铜柱层；RDL1、RDL2、RDL3、RDL4、RDL5、RDL6-线路重布层；SUB-基板；S10、S20、S30、S101、S102、S103、S104、S105、S301、S302、S303-步骤；via-贯孔；via1-第一贯孔；via2-第二贯孔
具体实施方式
请参阅图2A及图2B，为本发明半导体组件测试方法一实施例的示意图。图2A为待测的半导体组件示意图，在此以六个半导体组件10的阵列举例说明，而每个半导体组件10具有一第一金属焊垫11、一第二金属焊垫13。半导体组件10的长度介于2μm至150μm，宽度介于2μm至150μm。接着请请参阅图2B，其利用黄光制程制作线路重布层于待测的半导体组件上，如图标的RDL1及RDL2。线路重布层RDL1连接六个半导体组件10的第一金属焊垫11，线路重布层RDL2连接六个半导体组件10的第二金属焊垫12，而RDL1的较宽广的位置P1及RDL2的较宽广的位置P2则为探针点触的位置。如此一来，即可以一组探针完成六个半导体组件10的测试，而且探针的间距为半导体组件10的金属焊垫之间的间距的数倍。
而图2B的实施例亦即代表可以用一组探针测完一半导体组件阵列的两排或两列半导体组件，而在实际的半导体组件阵列产品，半导体组件阵列的一排或一列通常有数十、数百、数千多个半导体组件，故本实施例可以非常有效率的测完一个阵列。
接着请参阅图3，为本发明半导体组件测试方法另一实施例的示意图。如图所示，芯片1包括复数个半导体组件10位于基板SUB上，半导体组件10包括一第一金属焊垫11、一第二金属焊垫13。为了测试半导体组件10而利用黄光制程制作线路重布层于芯片1上，包括RDL1至RDL6及其他图未显示的线路重布层。如图所示，由于芯片1的边界和半导体组件10的空间狭窄，所以此实施例并不测试在芯片1上的最上面一列、最下面一列、最右方一行、以及最左边一行的半导体组件10。虽然有些半导体组件10没有测到，但依半导体制程的特性，若半导体组件10成矩阵排列，有N列半导体组件10、M行半导体组件10，若(N-2)x(M-2)个半导体组件10均通过测试，则边界未测的半导体组件10其不良率相当低，为以机率统计推导的质量控管所接受的测试方法。
如图3所示，线路重布层RDL1至RDL6分别连接一行的N-2个半导体组件10的第一金属焊垫11或第二金属焊垫13。例如，线路重布层RDL1和N-2个半导体组件10的第一金属焊垫11利用贯孔via连接，贯孔via是一介于线路重布层和金属焊垫的开口，其填满导电金属以连接线路重布层和金属焊垫。贯孔via是介于线路重布层和金属焊垫之间，为了方便说明，在图3的线路重布层上有贯孔via的位置即代表线路重布层通过贯孔via与下层的金属焊垫连接，否则线路重布层与金属焊垫之间是有绝缘层隔绝。例如，线路重布层RDL1位于最上面一列的较宽广的位置是探针要点测的地方，其虽与下面的第一金属焊垫11或第二金属焊垫13有重叠，但是两金属层之间是有绝缘层分隔开的。
如图3所示，线路重布层RDL1与RDL2、线路重布层RDL3与RDL4、以及线路重布层RDL5与RDL6，两两一组各测试N-2个半导体组件10。由于探针要点测的区域要比较宽广的面积，所以此实施例中相邻的两行半导体组件10其测试探针的点测位置方别位于最上一列及最下面一列。例如，线路重布层RDL1与RDL2位于最上面一列的较宽广的位置是探针要点测的地方，线路重布层RDL3与RDL4位于最下面一列(图未显示)的较宽广的位置(图未显示)是探针要点测的地方。
如图3所示的实施例，在一个NxM的半导体组件阵列中，测试了(N-2)x(M-2)个半导体组件10，其检测率即为(N-2)x(M-2)/(NxM)。当半导体制程稳定，且追踪测试资料，其良率稳定上升，且分析数据能掌控失效模式(Failure Mode)，便可适度降低其检测率，使线路重布层的制程更简单，更容易掌控。
请参阅图4，为本发明半导体组件测试方法另一实施例的示意图。如图所示，芯片1包括复数个半导体组件10位于基板SUB上，半导体组件10包括一第一金属焊垫11、一第二金属焊垫13。为了测试半导体组件10而利用黄光制程制作线路重布层于芯片1上，包括RDL1至RDL6及其他图未显示的线路重布层。由于芯片1的边界和半导体组件10的空间狭窄，所以此实施例并不测试在芯片1上的最上面一列、最下面一列、最右方一行、以及最左边一行的半导体组件10。而此实施例中贯孔via的数量为图3实施例的一半，其检测率亦约图3实施例的一半。如图4所示，其各个贯孔via之间的分布较为分散宽广，在制程上较容易实现，也比较不会受制程缺陷(Defect)影响。同样的，图4实施例的线路重布层RDL1至RDL6彼此之间的最短距离相对图4实施例的远，在制程上较容易实现，也比较不会受制程缺陷(Defect)影响。
接着请参阅图5，为本发明半导体组件测试方法另一实施例的示意图。如图所示，芯片1包括复数个半导体组件10位于基板SUB上，半导体组件10包括一第一金属焊垫11、一第二金属焊垫13。为了测试半导体组件10而利用黄光制程制作线路重布层于芯片1上，包括RDL1至RDL6及其他未标示的线路重布层。如图5所示，此实施例的检测率是50％，且所检测的半导体组件10是各别独立分开测试的，此实施例的线路重布层布局(Layout)及测试方法，适合产品量产初期，可以收集大量的失效模式(Failure Mode)供良率改进参考。如图5所示，线路重布层RDL1与RDL2可以量测最左上角的半导体组件10，但其下方即第二列的半导体组件10并未测试；而线路重布层RDL3与RDL4可以量测第二行、第六列的半导体组件10，而其上方第五列的半导体组件10并未测试，亦即此实施例为习知的棋盘格(CheckerBoard)测试。于此实施例中，线路重布层是上下纵向，但本发明不以此为限，当半导体组件10的长宽大小不同时，线路重布层可以配合为左右横向，甚或正方型的布局(Layout)，都可以实现检测率50％的棋盘格(Checker Board)测试，在此不赘述其他类似的实施例。
由上述的内容可知，依半导体制程的稳定成熟度及半导体组件的测试良率数据，利用大数据分析，可以选择合适的检测率及适当的线路重布层布局(Layout)来实现本发明半导体组件的测试方法。
接着请参阅图6A至6F，为实现本发明半导体组件测试方法的过程步骤实施例示意图。如图6A所示，为一半导体组件实施例的截面图，芯片1包括复数个半导体组件10位于基板SUB上，半导体组件10包括一第一金属焊垫11、一第二金属焊垫13。第一金属焊垫11与第二金属焊垫12为金属层，其厚度介于0.1μm至1μm之间，其材质为金等金属。半导体组件10的尺寸W2介于2μm至150μm之间，其厚度介于3μm至20μm之间，其材质为蓝宝石(Al2O3,Sapphire)、硅(Si)、碳化硅(SiC)、或氮化镓(GaN晶圆)等磊晶(Epitaxial)基板。而芯片1可以是完整的晶圆(Wafer)，其尺寸介于4寸至8寸，或是切割后的晶粒(Die)。
接着请参阅图6B，为实现本发明半导体组件测试方法的实施例过程步骤之一的示意图。如图6B所示，在待测的芯片1表面涂布一第一光阻层40，其厚度T4介于1μm至30μm之间，其可以是正型光阻、负型光阻，其材料可以是聚酰亚胺(Polyimide,PI)、重氮萘醌(DNQ)、化学放大(Chemical Amplification,CA)、或聚烯烃(Polyolefin)等光阻材料。
接着请参阅图6C，为实现本发明半导体组件测试方法的实施例过程步骤之一的示意图。如图6C所示，为了将在第一金属焊垫11与第二金属焊垫13上方的第一光阻层40去除一个开口，使用黄光制程曝光、显影等方式进行第一贯孔via1制作，其曝光光源可以为紫外线，例如I-line(365nm)；其显影可使用氢氧化四甲铵(TMAH)、丙二醇甲基醚醋酸酯(PGMEA)、单乙醇胺(MEA)、或环戊酮等显影液来进行去除光阻的湿制程显影作业；其显影模式可包含槽体式、单片旋转式、或水平线传送等模式进行。第一贯孔via1宽度W3介于0.5μm至40μm间，深度T5介于0.5μm至10μm间。
如图6C所示的实施例，一整列或一整行的导体组件10上的第一金属焊垫11与第二金属焊垫13上面均有第一贯孔via1，在其他的实施例中，有那些金属焊垫上要布置第一贯孔via1，是依其不同检测率来布局(Layout)，例如前述图3至图5的实施例所示，在此不再赘述。
接着请参阅图6D，为实现本发明半导体组件测试方法的实施例过程步骤之一的示意图。为了使所选到的第一金属焊垫11或第二金属焊垫13能与将来叠置其上的线路重布层建立良好的电性连接，以蒸镀或溅镀(Sputter)等方法在第一贯孔via1及尚存在的第一光阻层40表面上，镀上一金属种子层50。金属种子层50的材料可为铜(Cu)、钛(Ti)、金(Au)、或银(Ag)，其厚度介于0.02μm至3μm间。当金属种子层50的材料为铜(Cu)，其厚度介于0.05μm至3μm间；当金属种子层50的材料为钛(Ti)，其厚度介于0.02μm至1μm间。
接着请参阅图6E，为实现本发明半导体组件测试方法的实施例过程步骤之一的示意图。接着在晶圆表面涂布一第二光阻层60，其厚度T6介于1μm至30μm之间，其可以是正型光阻、负型光阻，其材料可以是聚酰亚胺(Polyimide,PI)、重氮萘醌(DNQ)、化学放大(Chemical Amplification,CA)、或聚烯烃(Polyolefin)等光阻材料。
接着请参阅图6F，为实现本发明半导体组件测试方法的实施例过程步骤之一的示意图。如图6F所示，为了在第一贯孔via1上的金属种子层50能填上金属，故要在原先的第一贯孔via1上方进行开口，使用黄光制程曝光、显影等方式进行第二贯孔via2制作，其曝光光源可以为紫外线，例如I-line(波长365nm)；其显影可使用氢氧化四甲铵(TMAH)、丙二醇甲基醚醋酸酯(PGMEA)、单乙醇胺(MEA)、或环戊酮等显影液来进行去除光阻的湿制程显影作业；其显影模式可包含槽体式、单片旋转式、或水平线传送等模式进行。第二贯孔via2宽度W4介于0.5μm至200μm间，深度T7介于0.5μm至30μm间。
接着请参阅图6G，为实现本发明半导体组件测试方法的实施例过程步骤之一的示意图。如图6G所示，在第二贯孔via2上的金属种子层50之上镀入铜柱层70。使用金属电镀制程，以铜(Cu)为材料进行电镀，则铜(Cu)会在金属种子层50表面附着沉积，形成铜柱层70，如图6G所示。铜柱层70的厚度介于0.5μm至25μm间。
接着请参阅图6H，为实现本发明半导体组件测试方法的实施例过程步骤之一的示意图。如图6H所示，为已将第二光阻层60去除的截面图，其使用去光阻制程进行第二光阻层60移除动作,其制程可使用包括湿式化学品去除、干式电浆轰击移除等方式。
接着请参阅图6I，为实现本发明半导体组件测试方法的实施例过程步骤之一的示意图。如图6I所示，为已将第一光阻层40上的金属种子层50去除的截面图，其使用化学品湿蚀刻方式将裸露的金属种子层50移除，完成线路重布层。
接着请参阅图6J，为实现本发明半导体组件测试方法的实施例过程步骤之一的示意图。如图6J所示，铜柱层70形成的线路重布层完成后，以探针21进行测试。其因线路重布层布局(Layout)模式不同而单次测试半导体组件10数量不同，可介于1颗至100,000颗为单次测试单元，依序测试直至完成。
接着请参阅图6K，为实现本发明半导体组件测试方法的实施例过程步骤之一的示意图。如图6K所示，测试完成后，使用化学品湿蚀刻方式移除铜柱层70与金属种子层50等金属材料。
接着请参阅图6L，为实现本发明半导体组件测试方法的实施例过程步骤之一的示意图。如图6L所示，为测试完成后，已将第一光阻层40去除的截面图，其使用去光阻制程进行第一光阻层40移除动作，其制程可使用包括湿式化学品去除、干式电浆轰击移除等方式，将晶圆上基底SUB与半导体组件10上的光阻移除。而线路重布层的相关制程物均移除后，彷佛回复到图6A待测时相似的状况。但是，虽然半导体组件10的第一金属焊垫11与第二金属焊垫13上面曾有的金属种子层50已去除，但仍可于其上测得金属种子层50相关的金属反应。同样的，其他位置上的第一光阻层40虽然也已去除，但仍可于其上测得第一光阻层40相关的材料反应。而图6L所测试完成的芯片1可能没有看到测试探针点测过的探针痕(ProbeMark)，或是只有少数几个针痕，但测试资料却已经收集于测试机台了。
接着请参阅图7，为本发明半导体组件测试方法的实施例示意图。如图7所示，铜柱层70形成的线路重布层横跨两个半导体组件10，并覆盖一半导体组件10的第一金属焊垫11与另一半导体组件10的第二金属焊垫13。而要制作较宽广的铜柱层70形成的线路重布层，当然其制程中的第二贯孔via2宽度就要较为宽广，其制造流程与图6A至图6I类似，在此不再赘述。图7可以视为图5的半导体组件测试方法一实施例的截面图，相邻的两个半导体组件10，只有其中一个半导体组件10的第一金属焊垫11与第二金属焊垫13上有贯孔via，故其检测率为50％。尤其对于金属焊垫尺寸非常小，即便使用昂贵的精密探针卡仍存在测试瓶颈的半导体组件，图7的实施例为一有效率的低成本替代方法，特别是不需要在晶圆表面设置大尺寸的金属焊垫，可以在单位晶圆上制造更多的半导体组件。而若有检测率100％的需求，可以通过改变贯孔via的位罝，执行两次检测率50％的半导体组件测试即可完成，其另一检测率50％的实施例与图7类似，在此不再赘述。
图2至图7，仅为本发明不同的实施方式，而非本发明权利范围的限制。本发明在排成阵列形式的半导体组件测试更能显现其优点，但本发明不以此应用为限。基于各种原因不想直接点测在半导体组件的金属焊垫上，均可利用本发明完成半导体组件测试。尤其半导体制程技术不断微缩，可以直接点测的金属焊垫往往占据半导体芯片不小的面积，利用本发明可缩小芯片的尺寸。因此，Mini LED、Micro LED、驱动IC(Driver IC)、无线射频辨识(RFID)IC等集成电路、整片的晶圆(Wafer)、已切割或正进行封装(Package)的芯片等，均为本发明可实施的目标，其实施方法雷同，在此不再赘述。
而在半导体制程上，常用多层金属层来完成导线连接，以缩小芯片尺寸。本发明的线路重布层亦可以采用多层线路重布层的结构来完成半导体组件的测试，亦即不同线路重布层之间有绝缘层间隔，而下层的线路重布层利用贯孔连接至最上层的线路重布层。例如在类似图6A至图6L的另一实施例，包含复数个铜柱层，并使用无掺杂硅玻璃(UudopedSilicate Glass)、氟硅玻璃(Fluorinated Silicate Glass)等金层间介电质层(IMD)间隔不同的铜柱层，而上下层的铜柱层利用贯孔连接，其他的制程则雷同，在此不再赘述。
接着请参阅图8A，为本发明半导体组件测试方法的流程图，其包括：步骤S10，在待测芯片上制作至少一线路重布层；步骤S20，利用线路重布层测试芯片上的半导体组件；步骤S30，移除芯片上的线路重布层。在一实施例中，半导体组件的长度介于2μm至150μm，宽度介于2μm至150μm。在一实施例中，测试探针不直接接触待测的半导体组件，而是接触线路重布层以进行测试。
接着请参阅图8B，为图8A本发明半导体组件测试方法的步骤S10的流程图，其包括：步骤S101，在待测芯片上涂布一第一光阻层；步骤S102，在第一光阻层上进行第一贯孔开口制作；步骤S103，在晶圆表面上，镀上一金属种子层；步骤S104，在金属种子层上涂布一第二光阻层；步骤S105，在第一贯孔上方进行第二贯孔开口制作；步骤S106，电镀一铜柱层在裸露的金属种子层上；步骤S107，移除第二光阻层；步骤S108，移除裸露的金属种子层。在一实施例中，第一光阻层厚度介于1μm至30μm之间。在一实施例中，第一贯孔宽度介于0.5μm至40μm间，深度介于0.5μm至10μm间。在一实施例中，金属种子层厚度介于0.02μm至3μm间。在一实施例中，第二贯孔宽度介于0.5μm至200μm间，深度介于0.5μm至30μm间。在一实施例中，铜柱层厚度介于0.5μm至25μm间。
接着请参阅图8C，为图8A本发明半导体组件测试方法的步骤S30的流程图，其包括：步骤S301，移除铜柱层；步骤S302，移除金属种子层；步骤S303，移除第一光阻层。
以上所述仅为本发明的较佳实施例，并非用来限定本发明实施的范围，即凡依本发明申请专利范围所述的形状、构造、特征及精神所为的均等变化与修饰，均应包括于本发明的申请专利范围内。

Claims (10)

1.一种半导体组件的测试方法，其特征在于，包括：
(1)在待测的芯片上制作至少一线路重布层；
(2)利用所述线路重布层测试所述芯片上的半导体组件阵列；以及
(3)移除所述芯片上的所述线路重布层；
其中，所述半导体组件的长度介于2μm至150μm，宽度介于2μm至150μm。
2.根据权利要求1所述的测试方法，其特征在于，所述半导体组件为次毫米发光二极管、微米发光二极管、驱动IC或RFIDIC。
3.根据权利要求1所述的测试方法，其特征在于，步骤(2)包括：
以探针卡测试所述芯片上的半导体组件阵列，其中，所述探针卡上的探针不直接接触所述半导体组件，而是接触所述线路重布层以进行测试。
4.根据权利要求3所述的测试方法，其特征在于，所述半导体组件具有复数个金属焊垫，且所述探针卡上的探针之间的间距大于所述半导体组件上的金属焊垫之间的间距。
5.根据权利要求1或4所述的测试方法，其特征在于，步骤(1)包括：
在所述芯片上涂布一第一光阻层；
在所述第一光阻层上进行第一贯孔开口制作；
在所述芯片表面上，镀上一金属种子层；
在所述金属种子层上涂布一第二光阻层；
在所述第一贯孔上方进行第二贯孔开口制作；
电镀一铜柱层在裸露的所述金属种子层上；
移除所述第二光阻层；以及
移除裸露的所述金属种子层。
6.根据权利要求5所述的测试方法，其特征在于，所述第一光阻层的厚度介于1μm至30μm间；所述第一贯孔的宽度介于0.5μm至40μm间，深度介于0.5μm至10μm间；所述金属种子层的厚度介于0.02μm至3μm间；所述第二贯孔的宽度介于0.5μm至200μm间，深度介于0.5μm至30μm间；以及所述铜柱层的厚度介于0.5μm至25μm间。
7.根据权利要求5所述的测试方法，其特征在于，步骤(3)包括：
移除所述铜柱层；
移除所述金属种子层；以及
移除所述第一光阻层。
8.根据权利要求5所述的测试方法，其特征在于，所述第一光阻层的材料为聚酰亚胺、重氮萘醌、聚烯烃或化学放大光阻材料，且其中，金属种子层的材料为铜、钛、金或银中的一种。
9.一种由权利要求3的测试方法所测试完成的半导体组件，其特征在于，所述测试完成的半导体组件上没有测试针痕。
10.一种由权利要求6的测试方法所测试完成的半导体组件，其特征在于，所述测试完成的半导体组件表面能够测得与所述金属种子层相关的金属反应；以及所述测试完成的半导体组件表面能够测得与所述第一光阻层相关的材料反应。
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