JP2022093260A - 半導体ユニットのテスト方法 - Google Patents

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Abstract

【課題】半導体ユニットのテスト速度を向上可能であるとともに、テストコストを低下させられ、且つ、テスト完了後には、半導体ユニットにプローブマークが残らない半導体ユニットのテスト方法を提供する。【解決手段】方法は、フォトリソグラフィ工程を利用して、テスト対象の半導体ユニット１０上に回路再配線層を作製し、続いて、テストプローブが、テスト対象の半導体ユニットに直接接触することなく、回路再配線層に接触してテストを行い、最後に、乾式、湿式又は機械研磨工程で当該回路再配線層を除去するステップを含む。【選択図】図８Ａ

Description

本発明は、半導体ユニットのテスト方法に関し、特に、回路再配線層を利用して半導体ユニットのテストを完了する方法に関する。
図１を参照する。図１は、従来の半導体ユニットのテスト方法を示す図である。図示するように、複数の半導体ユニット１０が基板ＳＵＢ上に位置している。半導体ユニット１０は、第１金属ボンディングパッド１１、第２金属ボンディングパッド１３を含む。例えば、半導体ユニット１０がダイオードの場合、第１金属ボンディングパッド１１及び第２金属ボンディングパッド１３はそれぞれアノード及びカソードに接続される。また、プローブカード２０が複数のプローブ２１を含んでいる。図示するように、プローブ２１の間隔は第１金属ボンディングパッド１１と第２金属ボンディングパッド１３の間隔と等しい。
プローブカード２０のプローブの間隔が小さいほど製造コストは高騰する。また、精密に製造されたプローブカードの場合には修繕コストも相対的に増加する。例えば、プローブ２１は、金属ボンディングパッドと何度か接触するうちに金属又は金属酸化物が容易に付着するため、数回使用したあとは、洗浄するか、製造元に戻して修繕する必要がある。このことから、生産ライン用に複数のプローブカードを購入せねばならず、生産コストが高騰する。
特に、ＬＥＤのサイズが約１００μｍのミニＬＥＤ（ｍｉｎｉ ＬＥＤ）製品や、ＬＥＤ間隔が更に小さいマイクロＬＥＤ（ｍｉｃｒｏ ＬＥＤ）製品にとっては、検出技術が生産過程における重大なボトルネックとなっている。
本発明の目的の１つは、主に、フォトリソグラフィ工程を利用して、テスト対象の半導体ユニット上に回路再配線層を作製し、続いて、テストプローブが、テスト対象の半導体ユニットに直接接触することなく、回路再配線層に接触してテストを行い、最後に、乾式、湿式又は機械研磨工程で当該回路再配線層を除去する、とのステップを含む半導体ユニットのテスト方法を提供することである。
本発明の目的の１つは、半導体ユニットを測定する際に、プローブカードのプローブ間隔を半導体ユニットの金属ボンディングパッドの間隔よりも大きくすることで、テスト過程において、精密に製造された高コストのプローブカードを使用することなく、低コストのプローブカードを使用するだけでよい半導体ユニットのテスト方法を提供することである。
本発明の目的の１つは、１組のプローブを使用して複数の半導体ユニットをテスト可能とすることで、半導体ユニットのテスト速度を向上させる半導体ユニットのテスト方法を提供することである。
本発明の目的の１つは、主として、回路再配線層をテスト対象の半導体ユニットに使用することで、テスト完了後にテスト対象の半導体ユニット上にプローブマークが残らない半導体ユニットのテスト方法を提供することである。
上記の目的を実現するために、本発明は、以下の技術方案を使用する。
半導体ユニットのテスト方法は、（１）テスト対象のチップ上に少なくとも１つの回路再配線層を作製し、（２）前記回路再配線層を利用して、前記チップ上の半導体ユニットアレイをテストし、且つ、（３）前記チップ上の前記回路再配線層を除去する。前記半導体ユニットの長さは２μｍ～１５０μｍであり、幅は２μｍ～１５０μｍである。
好ましくは、前記半導体ユニットは、ミニＬＥＤ、マイクロＬＥＤ、ドライバＩＣ又はＲＦＩＤ ＩＣである。
好ましくは、ステップ（２）では、プローブカードで前記チップ上の半導体ユニットアレイをテストする。前記プローブカード上のテストプローブは、前記半導体ユニットに直接接触することなく、前記回路再配線層に接触してテストを行う。
好ましくは、前記半導体ユニットは複数の金属ボンディングパッドを有しており、且つ、前記プローブカード上のプローブの間隔は前記半導体ユニット上の金属ボンディングパッドの間隔よりも大きい。
好ましくは、ステップ（１）では、前記チップ上に第１フォトレジスト層を塗布し、前記第１フォトレジスト層上に第１ビア開口を作製し、前記チップの表面に金属シード層をめっきし、前記金属シード層上に第２フォトレジスト層を塗布し、前記第１ビアの上方に第２ビア開口を作製し、露出した前記金属シード層上に銅柱層を電気めっきし、前記第２フォトレジスト層を除去し、且つ、露出した前記金属シード層を除去する。
好ましくは、前記第１フォトレジスト層の厚みは１μｍ～３０μｍの間である。前記第１ビアの幅は０．５μｍ～４０μｍの間であり、深さは０．５μｍ～１０μｍの間である。前記金属シード層の厚みは０．０２μｍ～３μｍの間である。前記第２ビアの幅は０．５μｍ～２００μｍの間であり、深さは０．５μｍ～３０μｍの間である。前記銅柱層の厚みは０．５μｍ～２５μｍの間である。
好ましくは、ステップ（３）では、前記銅柱層を除去し、前記金属シード層を除去し、且つ前記第１フォトレジスト層を除去する。
好ましくは、前記第１フォトレジスト層の材料は、ポリイミド、ジアゾナフトキノン、ポリオレフィン又は化学増幅フォトレジスト材料である。且つ、金属シード層の材料は、銅、チタン、金又は銀のうちの１つである。
上記のテスト方法でテストを完了した半導体ユニットは、前記テストを完了した半導体ユニットにプローブマークが存在しない。
上記のテスト方法でテストを完了した半導体ユニットにおいて、前記テストを完了した半導体ユニットの表面は、前記金属シード層に関連する金属反応を測定可能であり、前記テストを完了した半導体ユニットの表面は、前記第１フォトレジスト層に関連する材料反応を測定可能である。
図１は、従来の半導体ユニットのテスト方法を示す図である。 図２Ａは、本発明の半導体ユニットのテスト方法に係る一実施例を示す図である。 図２Ｂは、本発明の半導体ユニットのテスト方法に係る一実施例を示す図である。 図３は、本発明の半導体ユニットのテスト方法に係る一実施例を示す図である。 図４は、本発明の半導体ユニットのテスト方法に係る一実施例を示す図である。 図５は、本発明の半導体ユニットのテスト方法に係る一実施例を示す図である。 図６Ａは、本発明の半導体ユニットのテスト方法に係る１ステップの実施例を示す図である。 図６Ｂは、本発明の半導体ユニットのテスト方法に係る１ステップの実施例を示す図である。 図６Ｃは、本発明の半導体ユニットのテスト方法に係る１ステップの実施例を示す図である。 図６Ｄは、本発明の半導体ユニットのテスト方法に係る１ステップの実施例を示す図である。 図６Ｅは、本発明の半導体ユニットのテスト方法に係る１ステップの実施例を示す図である。 図６Ｆは、本発明の半導体ユニットのテスト方法に係る１ステップの実施例を示す図である。 図６Ｇは、本発明の半導体ユニットのテスト方法に係る１ステップの実施例を示す図である。 図６Ｈは、本発明の半導体ユニットのテスト方法に係る１ステップの実施例を示す図である。 図６Ｉは、本発明の半導体ユニットのテスト方法に係る１ステップの実施例を示す図である。 図６Ｊは、本発明の半導体ユニットのテスト方法に係る１ステップの実施例を示す図である。 図６Ｋは、本発明の半導体ユニットのテスト方法に係る１ステップの実施例を示す図である。 図６Ｌは、本発明の半導体ユニットのテスト方法に係る１ステップの実施例を示す図である。 図７は、本発明の半導体ユニットのテスト方法に係る別の実施例の断面図である。 図８Ａは、本発明の半導体ユニットのテスト方法に係る一実施例のフローチャートである。 図８Ｂは、本発明の半導体ユニットのテスト方法に係る一実施例のフローチャートである。 図８Ｃは、本発明の半導体ユニットのテスト方法に係る一実施例のフローチャートである。
本発明の半導体ユニットのテスト方法に係る一実施例を示す図２Ａ及び図２Ｂを参照する。図２Ａは、テスト対象の半導体ユニットを示す図である。ここでは、６つの半導体ユニット１０のアレイを例示して説明する。各半導体ユニット１０は、第１金属ボンディングパッド１１、第２金属ボンディングパッド１３を有している。半導体ユニット１０の長さは２μｍ～１５０μｍであり、幅は２μｍ～１５０μｍである。続いて、図２Ｂを参照する。フォトリソグラフィ工程を利用して、図中の符号ＲＤＬ１及びＲＤＬ２のような回路再配線層をテスト対象の半導体ユニット上に作製する。回路再配線層ＲＤＬ１は６つの半導体ユニット１０の第１金属ボンディングパッド１１を接続し、回路再配線層ＲＤＬ２は６つの半導体ユニット１０の第２金属ボンディングパッド１３を接続する。ＲＤＬ１の幅広の位置Ｐ１及びＲＤＬ２の幅広の位置Ｐ２は、プローブが点接触する位置である。これにより、１組のプローブで６つの半導体ユニット１０のテストを完了可能となる。且つ、プローブの間隔を半導体ユニット１０の金属ボンディングパッドの間隔の数倍とすることができる。
図２Ｂの実施例は、１組のプローブで１つの半導体ユニットアレイにおける２行又は２列の半導体ユニットのテストを完了可能なことを示している。実際の半導体ユニットアレイ製品では、通常、半導体ユニットアレイの１行又は１列に、数十、数百、数千という複数の半導体ユニットが存在するが、本実施例によれば、非常に効率的に１つのアレイのテストを完了可能である。
続いて、本発明の半導体ユニットのテスト方法に係る別の実施例を示す図３を参照する。図示するように、チップ１は、基板ＳＵＢ上に位置する複数の半導体ユニット１０を含む。半導体ユニット１０は、第１金属ボンディングパッド１１、第２金属ボンディングパッド１３を含む。半導体ユニット１０をテストするために、フォトリソグラフィ工程を利用して、チップ１上に回路再配線層を作製する。回路再配線層には、ＲＤＬ１～ＲＤＬ６及びその他の図示しない回路再配線層が含まれる。図示するように、チップ１の境界と半導体ユニット１０との空間は狭くなっている。そのため、本実施例では、チップ１上の最も上の列、最も下の列、最も右の行及び最も左の行の半導体ユニット１０についてはテストしない。この場合、一部の半導体ユニット１０のテストが不可能となる。しかし、半導体製造工程の特性によれば、半導体ユニット１０がマトリックス状に配列されており、Ｎ列の半導体ユニット１０、Ｍ行の半導体ユニット１０を有している場合に、（Ｎ－２）×（Ｍ－２）個の半導体ユニット１０がいずれもテストに合格すれば、境界のテストしていない半導体ユニット１０の不良率は相当低くなる。これは、確率・統計的な結論であって、品質管理で受け入れ可能なテスト方法である。
図３に示すように、回路再配線層ＲＤＬ１～ＲＤＬ６は、それぞれ１行のＮ－２個の半導体ユニット１０における第１金属ボンディングパッド１１又は第２金属ボンディングパッド１３を接続する。例えば、回路再配線層ＲＤＬ１とＮ－２個の半導体ユニット１０における第１金属ボンディングパッド１１は、ビアｖｉａを利用して接続される。ビアｖｉａは、回路再配線層と金属ボンディングパッドを介在する開口であり、回路再配線層と金属ボンディングパッドを接続するために導電金属が充填されている。ビアｖｉａは、回路再配線層と金属ボンディングパッドの間に介在している。説明の便宜上、図３の回路再配線層上のビアｖｉａが存在する位置は、回路再配線層がビアｖｉａを通じて下層の金属ボンディングパッドに接続されることを意味している。また、それ以外の位置は、回路再配線層と金属ボンディングパッドが絶縁層により絶縁されている。例えば、回路再配線層ＲＤＬ１のうち、最も上の列に位置する幅広の部位はプローブで点測定すべき箇所である。当該箇所は、下面の第１金属ボンディングパッド１１又は第２金属ボンディングパッド１３と重なってはいるが、これらの金属層は絶縁層により隔離されている。
図３に示すように、回路再配線層ＲＤＬ１とＲＤＬ２、回路再配線層ＲＤＬ３とＲＤＬ４、及び回路再配線層ＲＤＬ５とＲＤＬ６は、２つ１組となってＮ－２個の半導体ユニット１０をそれぞれテストする。プローブが点測定すべき領域には比較的広い面積が必要なため、本実施例において、隣り合う２行の半導体ユニット１０のテストプローブによる点測定位置は、最も上の列及び最も下の列にそれぞれ位置している。例えば、回路再配線層ＲＤＬ１及びＲＤＬ２のうち、最も上の列に位置する幅広の位置をプローブで点測定すべき箇所とする。また、回路再配線層ＲＤＬ３及びＲＤＬ４のうち、最も下の列（図示しない）に位置する幅広の位置（図示しない）をプローブで点測定すべき箇所とする。
図３に示す実施例では、Ｎ×Ｍの半導体ユニットアレイについて、（Ｎ－２）×（Ｍ－２）個の半導体ユニット１０をテストするため、検出率は（Ｎ－２）×（Ｍ－２）／（Ｎ×Ｍ）となる。半導体の製造工程が安定しており、テストデータを追跡したときに歩留まりが安定的に上昇しており、且つ、データ分析により故障モード（Ｆａｉｌｕｒｅ Ｍｏｄｅ）をコントロール可能な場合には、検出率を適切に下げることが可能である。これにより、回路再配線層の作製工程が一段と容易となり、コントロールしやすくなる。
本発明の半導体ユニットのテスト方法に係る別の実施例を示す図４を参照する。図示するように、チップ１は、基板ＳＵＢ上に位置する複数の半導体ユニット１０を含む。半導体ユニット１０は、第１金属ボンディングパッド１１、第２金属ボンディングパッド１３を含む。半導体ユニット１０をテストするために、フォトリソグラフィ工程を利用して、チップ１上に回路再配線層を作製する。回路再配線層には、ＲＤＬ１～ＲＤＬ６及びその他の図示しない回路再配線層が含まれる。チップ１の境界と半導体ユニット１０との空間は狭くなっている。そのため、本実施例では、チップ１上の最も上の列、最も下の列、最も右の行及び最も左の行の半導体ユニット１０についてはテストしない。本実施例では、ビアｖｉａの数が図３の実施例の半分であり、検出率も図３の実施例の約半分である。図４に示すように、各ビアｖｉａ間の配置はやや分散的で幅が広くなっている。よって、製造工程を実現しやすく、製造工程の欠陥（Ｄｅｆｅｃｔ）の影響を受けにくい。同様に、図４の実施例における回路再配線層ＲＤＬ１～ＲＤＬ６同士の最短距離も図４の実施例より遠くなっている。よって、製造工程を実現しやすく、製造工程の欠陥（Ｄｅｆｅｃｔ）の影響を受けにくい。
続いて、本発明の半導体ユニットのテスト方法に係る別の実施例を示す図５を参照する。図示するように、チップ１は、基板ＳＵＢ上に位置する複数の半導体ユニット１０を含む。半導体ユニット１０は、第１金属ボンディングパッド１１、第２金属ボンディングパッド１３を含む。半導体ユニット１０をテストするために、フォトリソグラフィ工程を利用して、チップ１上に回路再配線層を作製する。回路再配線層には、ＲＤＬ１～ＲＤＬ６及びその他の図示しない回路再配線層が含まれる。図５に示すように、本実施例の検出率は５０％であり、且つ、検出する半導体ユニット１０はそれぞれ個別にテストされる。本実施例における回路再配線層のレイアウト（Ｌａｙｏｕｔ）及びテスト方法は製品の量産初期に適しており、大量の故障モード（Ｆａｉｌｕｒｅ Ｍｏｄｅ）を収集して歩留まり改善の参考とすることができる。図５に示すように、回路再配線層ＲＤＬ１とＲＤＬ２は最も左上の隅の半導体ユニット１０を測定可能であるが、その下方の２列目の半導体ユニット１０についてはテストしない。また、回路再配線層ＲＤＬ３とＲＤＬ４は、２行目且つ６列目の半導体ユニット１０を測定可能であるが、その上方の５列目の半導体ユニット１０についてはテストしない。即ち、本実施例は、既知のチェッカーボード（Ｃｈｅｃｋｅｒ Ｂｏａｒｄ）テストである。本実施例では、回路再配線層が上下縦向きとなっているが、本発明はこれに限らない。半導体ユニット１０の長さ及び幅寸法の違いによって、回路再配線層を左右横向きに配置してもよいし、ひいては正方形のレイアウト（Ｌａｙｏｕｔ）としてもよく、いずれであっても検出率５０％のチェッカーボード（Ｃｈｅｃｋｅｒ Ｂｏａｒｄ）テストを実現可能である。ここでは、その他の類似の実施例については詳述しない。
上記の内容から明らかなように、半導体製造工程の安定度や成熟度、及び半導体ユニットの歩留まりテストデータに基づいて、ビッグデータを利用した分析を行い、適切な検出率及び適切な回路再配線層のレイアウト（Ｌａｙｏｕｔ）を選択することで、本発明の半導体ユニットのテスト方法を実現することができる。
本発明の半導体ユニットのテスト方法を実現するプロセスステップの実施例を示す図６Ａ～図６Ｆを参照する。半導体ユニットの実施例の断面図である図６Ａに示すように、チップ１は、基板ＳＵＢ上に位置する複数の半導体ユニット１０を含み、半導体ユニット１０は、第１金属ボンディングパッド１１、第２金属ボンディングパッド１３を含む。第１金属ボンディングパッド１１と第２金属ボンディングパッド１３は金属層であり、厚みが０．１μｍ～１μｍの間、材質は金等の金属である。半導体ユニット１０のサイズＷ２は２μｍ～１５０μｍの間、厚みは３μｍ～２０μｍの間である。また、材質は、サファイア（Ａｌ２Ｏ３，Ｓａｐｐｈｉｒｅ）、ケイ素（Ｓｉ）、炭化ケイ素（ＳｉＣ）又は窒化ガリウム（ＧａＮウェハ）等のエピタキシャル（Ｅｐｉｔａｘｉａｌ）基板である。チップ１は、４インチ～８インチサイズの完全なウェハ（Ｗａｆｅｒ）であってもよいし、切断したダイ（Ｄｉｅ）であってもよい。
続いて、本発明の半導体ユニットのテスト方法を実現する実施例のプロセスステップの１つを示す図６Ｂを参照する。図６Ｂに示すように、テスト対象のチップ１の表面に第１フォトレジスト層４０を塗布する。当該第１フォトレジスト層４０は、厚みＴ４が１μｍ～３０μｍの間であり、ポジ型フォトレジストとしてもよいし、ネガ型フォトレジストとしてもよい。また、材料は、ポリイミド（Ｐｏｌｙｉｍｉｄｅ，ＰＩ）、ジアゾナフトキノン（ＤＮＱ）、化学増幅（Ｃｈｅｍｉｃａｌ Ａｍｐｌｉｆｉｃａｔｉｏｎ，ＣＡ）、又はポリオレフィン（Ｐｏｌｙｏｌｅｆｉｎ）等のフォトレジスト材料とすることができる。
続いて、本発明の半導体ユニットのテスト方法を実現する実施例のプロセスステップの１つを示す図６Ｃを参照する。図６Ｃに示すように、第１金属ボンディングパッド１１及び第２金属ボンディングパッド１３の上方の第１フォトレジスト層４０を除去して開口させるために、フォトリソグラフィ工程の露光、現像等を利用して第１ビアｖｉａ１を作製する。露光光源は、例えばＩ－ｌｉｎｅ（３６５ｎｍ）のような紫外線とすることができる。また、現像には、水酸化テトラメチルアンモニウム（ＴＭＡＨ）、プロピレングリコールモノメチルエーテルアセタート（ＰＧＭＥＡ）、モノエタノールアミン（ＭＥＡ）、又はシクロペンタノン等の現像液を用い、フォトレジストを除去するウェットプロセスの現像作業を行えばよい。現像は、槽式、１枚回転式又は水平伝送等を含む方式で実施可能である。第１ビアｖｉａ１の幅Ｗ３は０．５μｍ～４０μｍの間であり、深さＴ５は０．５μｍ～１０μｍの間である。
図６Ｃに示す実施例では、１列全体又は１行全体の半導体ユニット１０上の第１金属ボンディングパッド１１及び第２金属ボンディングパッド１３の上面に、いずれも第１ビアｖｉａ１が備わっている。一方、その他の実施例では、どの金属ボンディングパッドに第１ビアｖｉａ１を配置するかは、検出率の違いに応じてレイアウト（Ｌａｙｏｕｔ）される。例えば、前記図３～図５の実施例に示す通りとするが、ここでは改めて詳述しない。
続いて、本発明の半導体ユニットのテスト方法を実現する実施例のプロセスステップの１つを示す図６Ｄを参照する。選択した第１金属ボンディングパッド１１又は第２金属ボンディングパッド１３が、後にこれらの上に積層される回路再配線層と良好な電気的接続を構築できるよう、蒸着又はスパッタ（Ｓｐｕｔｔｅｒ）等の方法で、第１ビアｖｉａ１及び残留している第１フォトレジスト層４０の表面に金属シード層５０をめっきする。金属シード層５０の材料は、銅（Ｃｕ）、チタン（Ｔｉ）、金（Ａｕ）又は銀（Ａｇ）とすることができ、厚みを０．０２μｍ～３μｍの間とする。金属シード層５０の材料を銅（Ｃｕ）とする場合には、厚みを０．０５μｍ～３μｍの間とする。また、金属シード層５０の材料をチタン（Ｔｉ）とする場合には、厚みを０．０２μｍ～１μｍの間とする。
続いて、本発明の半導体ユニットのテスト方法を実現する実施例のプロセスステップの１つを示す図６Ｅを参照する。次に、ウェハの表面に第２フォトレジスト層６０を塗布する。当該第２フォトレジスト層６０は、厚みＴ６が１μｍ～３０μｍの間であり、ポジ型フォトレジストとしてもよいし、ネガ型フォトレジストとしてもよい。また、材料は、ポリイミド（Ｐｏｌｙｉｍｉｄｅ，ＰＩ）、ジアゾナフトキノン（ＤＮＱ）、化学増幅（Ｃｈｅｍｉｃａｌ Ａｍｐｌｉｆｉｃａｔｉｏｎ，ＣＡ）、又はポリオレフィン（Ｐｏｌｙｏｌｅｆｉｎ）等のフォトレジスト材料とすることができる。
続いて、本発明の半導体ユニットのテスト方法を実現する実施例のプロセスステップの１つを示す図６Ｆを参照する。図６Ｆに示すように、第１ビアｖｉａ１上の金属シード層５０に金属を充填可能とするためには、元の第１ビアｖｉａ１の上方を開口させる必要がある。そこで、フォトリソグラフィ工程の露光、現像等を利用して第２ビアｖｉａ２を作製する。露光光源は、例えばＩ－ｌｉｎｅ（３６５ｎｍ）のような紫外線とすることができる。また、現像には、水酸化テトラメチルアンモニウム（ＴＭＡＨ）、プロピレングリコールモノメチルエーテルアセタート（ＰＧＭＥＡ）、モノエタノールアミン（ＭＥＡ）、又はシクロペンタノン等の現像液を用い、フォトレジストを除去するウェットプロセスの現像作業を行えばよい。現像は、槽式、１枚回転式又は水平伝送等を含む方式で実施可能である。第２ビアｖｉａ２の幅Ｗ４は０．５μｍ～２００μｍの間であり、深さＴ７は０．５μｍ～３０μｍの間である。
続いて、本発明の半導体ユニットのテスト方法を実現する実施例のプロセスステップの１つを示す図６Ｇを参照する。図６Ｇに示すように、第２ビアｖｉａ２上の金属シード層５０上に銅柱層７０をめっきする。金属電気めっき工程により、銅（Ｃｕ）を材料として電気めっきを行うことで、図６Ｇに示すように、銅（Ｃｕ）が金属シード層５０の表面に付着及び堆積して銅柱層７０が形成される。銅柱層７０の厚みは、０．５μｍ～２５μｍの間とする。
続いて、本発明の半導体ユニットのテスト方法を実現する実施例のプロセスステップの１つを示す図６Ｈを参照する。第２フォトレジスト層６０を除去した断面図である図６Ｈに示すように、フォトレジスト除去工程により第２フォトレジスト層６０の除去操作を行う。本工程には、湿式化学品による除去、乾式プラズマ衝撃による除去等を含む方式を使用可能である。
続いて、本発明の半導体ユニットのテスト方法を実現する実施例のプロセスステップの１つを示す図６Ｉを参照する。第１フォトレジスト層４０上の金属シード層５０を除去した断面図である図６Ｉに示すように、露出した金属シード層５０を化学品によるウェットエッチング方式で除去し、回路再配線層を完成させる。
続いて、本発明の半導体ユニットのテスト方法を実現する実施例のプロセスステップの１つを示す図６Ｊを参照する。図６Ｊに示すように、銅柱層７０が形成された回路再配線層を完成させたあと、プローブ２１によるテストを行う。回路再配線層のレイアウト（Ｌａｙｏｕｔ）パターンの違いによって、１回あたりにテストする半導体ユニット１０の個数は異なる。そのため、１～１００，０００個を１回あたりのテスト単位とし、完了するまで順にテストを行えばよい。
続いて、本発明の半導体ユニットのテスト方法を実現する実施例のプロセスステップの１つを示す図６Ｋを参照する。図６Ｋに示すように、テスト完了後、化学品によるウェットエッチング方式で銅柱層７０及び金属シード層５０等の金属材料を除去する。
続いて、本発明の半導体ユニットのテスト方法を実現する実施例のプロセスステップの１つを示す図６Ｌを参照する。テスト完了後に第１フォトレジスト層４０を除去した断面図である図６Ｌに示すように、フォトレジスト除去工程により第１フォトレジスト層４０の除去操作を行う。本工程には、湿式化学品による除去、乾式プラズマ衝撃による除去等を含む方式を使用可能であり、ウェハ上の基板ＳＵＢ及び半導体ユニット１０上のフォトレジストを除去する。回路再配線層の工程関連物を全て除去したあとは、図６Ａのテスト待機時と類似した状態に戻る。なお、半導体ユニット１０の第１金属ボンディングパッド１１及び第２金属ボンディングパッド１３上に存在していた金属シード層５０は除去されるが、依然として金属シード層５０に関連する金属反応は測定され得る。同様に、その他の位置の第１フォトレジスト層４０についても除去されるが、依然として第１フォトレジスト層４０に関連する材料反応は測定され得る。図６Ｌでテストを完了したチップ１には、テストプローブによる点測定に伴うプローブマーク（Ｐｒｏｂｅ Ｍａｒｋ）が見られないか、わずかなプローブマークしか存在しないが、テストデータはすでにテストステーションに収集されている。
続いて、本発明の半導体ユニットのテスト方法に係る実施例を示す図７を参照する。図７に示すように、銅柱層７０が形成された回路再配線層は、２つの半導体ユニット１０にまたがって、一方の半導体ユニット１０の第１金属ボンディングパッド１１と、他方の半導体ユニット１０の第２金属ボンディングパッド１３を覆っている。幅広の銅柱層７０が形成された回路再配線層を作製する場合には、当然ながら、製造工程で第２ビアｖｉａ２の幅を広くする必要があるが、この場合の製造プロセスは図６Ａ～図６Ｉと類似しているため、ここでは改めて詳述しない。図７は、図５の半導体ユニットのテスト方法に係る一実施例の断面図とみなすことができる。隣り合う２つの半導体ユニット１０は、一方の半導体ユニット１０の第１金属ボンディングパッド１１と第２金属ボンディングパッド１３上にのみビアｖｉａが存在するため、検出率は５０％となる。特に、金属ボンディングパッドのサイズが非常に小さい場合には、高価な精密プローブカードを使用してもテストのボトルネックとなる半導体ユニットが存在してしまう。これに対し、図７の実施例は、効率的な低コストの代替方法である。特に、ウェハの表面に大サイズの金属ボンディングパッドを設置する必要がなく、ウェハごとにいっそう多くの半導体ユニットを作製可能となる。また、検出率１００％との要望がある場合には、ビアｖｉａの位置を変えて検出率５０％の半導体ユニットテストを２回実行すればよい。このとき、もう一方の検出率５０％の実施例については図７と類似しているため、ここでは改めて詳述しない。
図２～図７は、本発明の異なる実施形態にすぎず、本発明の権利範囲を制限するものではない。本発明は、アレイ形式で配列された半導体ユニットのテストにおいていっそう利点を発揮し得るが、本発明はこの応用に限らない。様々な理由から半導体ユニットの金属ボンディングパッド上で直接的な点測定を行いたくない場合には、本発明を利用して半導体ユニットのテストを完了すればよい。特に、半導体の製造工程技術の小型化が進む中で、直接的な点測定を可能とする金属ボンディングパッドは半導体チップの面積を大きく占有することが多い。これに対し、本発明を利用すれば、チップのサイズを縮小することが可能である。よって、Ｍｉｎｉ ＬＥＤ、Ｍｉｃｒｏ ＬＥＤ、ドライバＩＣ（Ｄｒｉｖｅｒ ＩＣ）、無線周波数識別（ＲＦＩＤ）ＩＣ等の集積回路、完全ウェハ（Ｗａｆｅｒ）、切断済み又はパッケージされた（Ｐａｃｋａｇｅ）チップ等はいずれも本発明を実施可能なターゲットとなる。なお、実施方法は同様のため、ここでは改めて詳述しない。
半導体の製造工程では、複数の金属層を用いて導線の接続を完了し、チップサイズを縮小するのが一般的である。本発明の回路再配線層も、複数の回路再配線層構造を用いて半導体ユニットのテストを完了することができる。即ち、異なる回路再配線層を絶縁層で隔離し、下層の回路再配線層がビアを利用して最上層の回路再配線層に接続される。例えば、図６Ａ～図６Ｌと類似する別の実施例では、複数の銅柱層を含み、非ドープケイ酸塩ガラス（Ｕｕｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、フッ素化ケイ酸塩ガラス（Ｆｌｕｏｒｉｎａｔｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等の金属層間誘電層（ＩＭＤ）を用いて異なる銅柱層を隔てる。また、上下の層における銅柱層についてはビアを利用して接続する。その他の工程については同様のため、ここでは改めて詳述しない。
続いて、本発明の半導体ユニットのテスト方法に係るフローチャートである図８Ａを参照する。当該テスト方法は、テスト対象のチップ上に少なくとも１つの回路再配線層を作製するステップＳ１０と、回路再配線層を利用してチップ上の半導体ユニットをテストするステップＳ２０と、チップ上の回路再配線層を除去するステップＳ３０、を含む。一実施例において、半導体ユニットの長さは２μｍ～１５０μｍであり、幅は２μｍ～１５０μｍである。一実施例において、テストプローブは、テスト対象の半導体ユニットに直接接触することなく、回路再配線層に接触してテストを行う。
続いて、本発明の半導体ユニットのテスト方法に係る図８ＡのステップＳ１０のフローチャートである図８Ｂを参照する。ステップＳ１０は、テスト対象のチップに第１フォトレジスト層を塗布するステップＳ１０１と、第１フォトレジスト層上に第１ビア開口を作製するステップＳ１０２と、ウェハの表面に金属シード層をめっきするステップＳ１０３と、金属シード層上に第２フォトレジスト層を塗布するステップＳ１０４と、第１ビアの上方に第２ビア開口を作製するステップＳ１０５と、露出した金属シード層上に銅柱層を電気めっきするステップＳ１０６と、第２フォトレジスト層を除去するステップＳ１０７と、露出した金属シード層を除去するステップＳ１０８、を含む。一実施例において、第１フォトレジスト層の厚みは１μｍ～３０μｍの間である。一実施例において、第１ビアの幅は０．５μｍ～４０μｍの間であり、深さは０．５μｍ～１０μｍの間である。一実施例において、金属シード層の厚みは０．０２μｍ～３μｍの間である。一実施例において、第２ビアの幅は０．５μｍ～２００μｍの間であり、深さは０．５μｍ～３０μｍの間である。一実施例において、銅柱層の厚みは０．５μｍ～２５μｍの間である。
続いて、本発明の半導体ユニットのテスト方法に係る図８ＡのステップＳ３０のフローチャートである図８Ｃを参照する。ステップＳ３０は、銅柱層を除去するステップＳ３０１と、金属シード層を除去するステップＳ３０２と、第１フォトレジスト層を除去するステップＳ３０３、を含む。
以上の記載は本発明の好ましい実施例にすぎず、本発明の実施範囲を限定するものではない。即ち、本発明の特許請求の範囲に記載される形状、構造、特徴及び精神に基づきなされる均等な変形及び補足は、いずれも本発明の特許請求の範囲に含まれる。
１ チップ
１０ 半導体ユニット
１１ 第１金属ボンディングパッド
１３ 第２金属ボンディングパッド
２０ プローブカード
２１ プローブ
４０ 第１フォトレジスト層
５０ 金属シード層
６０ 第２フォトレジスト層
７０ 銅柱層
ＲＤＬ１、ＲＤＬ２、ＲＤＬ３、ＲＤＬ４、ＲＤＬ５、ＲＤＬ６ 回路再配線層
ＳＵＢ 基板
Ｓ１０、Ｓ２０、Ｓ３０、Ｓ１０１、Ｓ１０２、Ｓ１０３、Ｓ１０４、Ｓ１０５、Ｓ３０１、Ｓ３０２、Ｓ３０３ ステップ
ｖｉａ ビア
ｖｉａ１ 第１ビア
ｖｉａ２ 第２ビア

Claims (10)

  1. 半導体ユニットのテスト方法であって、
    （１）テスト対象のチップ上に少なくとも１つの回路再配線層を作製し、
    （２）前記回路再配線層を利用して、前記チップ上の半導体ユニットアレイをテストし、且つ、
    （３）前記チップ上の前記回路再配線層を除去し、
    前記半導体ユニットの長さは２μｍ～１５０μｍであり、幅は２μｍ～１５０μｍであることを特徴とするテスト方法。
  2. 前記半導体ユニットは、ミニＬＥＤ、マイクロＬＥＤ、ドライバＩＣ又はＲＦＩＤ ＩＣであることを特徴とする請求項１に記載のテスト方法。
  3. ステップ（２）では、
    プローブカードで前記チップ上の半導体ユニットアレイをテストし、前記プローブカード上のテストプローブは、前記半導体ユニットに直接接触することなく、前記回路再配線層に接触してテストを行うことを特徴とする請求項１に記載のテスト方法。
  4. 前記半導体ユニットは複数の金属ボンディングパッドを有しており、且つ、前記プローブカード上のプローブの間隔は前記半導体ユニット上の金属ボンディングパッドの間隔よりも大きいことを特徴とする請求項３に記載のテスト方法。
  5. ステップ（１）では、
    前記チップ上に第１フォトレジスト層を塗布し、
    前記第１フォトレジスト層上に第１ビア開口を作製し、
    前記チップの表面に金属シード層をめっきし、
    前記金属シード層上に第２フォトレジスト層を塗布し、
    第１ビアの上方に第２ビア開口を作製し、
    露出した前記金属シード層上に銅柱層を電気めっきし、
    前記第２フォトレジスト層を除去し、且つ
    露出した前記金属シード層を除去することを特徴とする請求項１又は４に記載のテスト方法。
  6. 前記第１フォトレジスト層の厚みは１μｍ～３０μｍの間であり、
    前記第１ビアの幅は０．５μｍ～４０μｍの間であり、深さは０．５μｍ～１０μｍの間であり、
    前記金属シード層の厚みは０．０２μｍ～３μｍの間であり、
    第２ビアの幅は０．５μｍ～２００μｍの間であり、深さは０．５μｍ～３０μｍの間であり、
    前記銅柱層の厚みは０．５μｍ～２５μｍの間であることを特徴とする請求項５に記載のテスト方法。
  7. ステップ（３）では、
    前記銅柱層を除去し、
    前記金属シード層を除去し、且つ
    前記第１フォトレジスト層を除去することを特徴とする請求項５に記載のテスト方法。
  8. 前記第１フォトレジスト層の材料は、ポリイミド、ジアゾナフトキノン、ポリオレフィン又は化学増幅フォトレジスト材料であり、且つ、金属シード層の材料は、銅、チタン、金又は銀のうちの１つであることを特徴とする請求項５に記載のテスト方法。
  9. 請求項３のテスト方法でテストを完了した半導体ユニットであって、
    前記テストを完了した半導体ユニットにはプローブマークが存在しないことを特徴とする半導体ユニット。
  10. 請求項６のテスト方法でテストを完了した半導体ユニットであって、
    前記テストを完了した半導体ユニットの表面は、前記金属シード層に関連する金属反応を測定可能であり、
    且つ、前記テストを完了した半導体ユニットの表面は、前記第１フォトレジスト層に関連する材料反応を測定可能であることを特徴とする半導体ユニット。
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