JP2009076924A - 第２の基板上に第１の基板のチップを配置する方法 - Google Patents

Abstract

【課題】１つの基板の種々のチップの同時検査を、改善された経済性を伴って可能にすること。
【解決手段】本発明は第２の基板（１１１）上に第１の基板（１００）のチップ（１０２〜１１０）を配置する方法に関する。本方法においては、チップが少なくとも第１のチップ（１０２）と第２のチップ（１０３）とにグループ分けされ、第１の基板（１００）の第１のチップ（１０２）が個別化され、個別化された第１のチップ（１０２）は、第１のチップの各々（１０２）が第２の基板（１１１）上において第１の基板（１００）上に属する第１のチップ（１０２）に一義的に割り当てられるように、一致して第２の基板（１１１）上に配置される。
【選択図】図１

Description

本発明は、第２の基板上に第１の基板のチップを配置する方法に関する。

半導体技術における現実の開発は、ますます３００ｍｍの直径を有するシリコンウェーハのプロセスに集中している。コスト的理由から、この技術世代の開発は、多数の開発パートナー間での共同開発において、ますます行なわれる傾向にある。

半導体製品の増大する品質要求を考慮して、製造プロセスの間およびその後における半導体製品の機能性の監視が要求される。そのため、通常、多数の電子チップを有するウェーハ上に、テストパターン（Ｔｅｓｔｓｔｒｕｋｔｕｒ）が提供され、それによって集積半導体回路の形成のための製造プロセスが監視される。利用できるテストパターンの規模および数は、増加するウェーハ面積に伴って増加し、そのため２００ｍｍ技術世代から３００ｍｍ技術世代への移行に際して、良品質な半導体製品の製造の保証に要求されるテストパターンの数は、増大し、しかも、特に少なくともウェーハ面積に比例する。そのようなＰＣＭ（Ｐｒｏｃｅｓｓ Ｃｏｎｔｒｏｌ Ｍｏｎｉｔｏｒｉｎｇ）測定の際に、例えば形成されたトランジスタの閾値電圧が許容値を有するかどうか、形成された導体線路の抵抗が許容値を有するかどうか等が、検査される。

ウェーハの高コストは、ウェーハ平面上の電気測定の際、実質的にシーケンシャルに、すなわち連続して全体的な評価が行われることを要求する。ウェーハ品質の評価あるいは監視のために要求される測定時間は、同様に、テストパターンの数とともに増加する。

半導体製品の共通の開発のための多数の半導体開発パートナーの開発連合において、個々の開発パートナーは、それぞれテストパターンの独自のブロックに寄与し、そのブロックは、開発パートナー独自の実験室において開発パートナー独自の研究員によって評価される。開発パートナーに割り当てられたウェーハ上において、しばしば、他の開発パートナーのテストパターンが使用されずに存在し、少なくとも、他の開発パートナーによるさらなる利用は、遅延される。

続いて検査されるために、パターンがこのぎり切断され、続いて個別のパッケージ内に組み込まれる場合、ウェーハの種々なサブチップの同時使用あるいは種々なテストパターンの同時使用が可能である。この提供方法は、通常、長期検査のために利用される。

勿論、この方法の場合、制限された数のコンタクトのみがボンディングされ得る。後の変更は不可能である。また、そのようなコンタクトの構成は、早期に確定されねばならない。各テストパターンのために、パッケージ費用および加工費用が考慮されねばならないため、かなり多くのテストパターンのシーケンシャルな検査は、費用がかさむ。さらに、ウェーハ上のかなりの面積が、対応する多くののこぎり線によって失われる。

換言すれば、パッケージ内にテストパターンを有するチップを組み込む場合、パッケージ内のチップのどのようなチップコンタクトが（または、基本的により多くの数が可能なチップコンタクトからどのように少ない数のチップコンタクトが）外部と接続可能であるかを、すでに組み込みの際に確定されねばならない。それによって、接続されるコンタクトのためのどのような限定が合理的であるかがまだ見通せない時点において、後に検査可能なチップコンタクトの所望しない強い限定が行われる。

ＵＳ ４，５１０，６７３は、レーザ書き込みによってチップ識別するための方法を開示している。そこでは、機械および人間の識別データが判読可能である。この方法においては、ウェーハ上のチップが検査され、「良」、「不良」あるいは「部分使用化」に区分けされ、対応する識別およびテストデータが個々のチップに書き込まれる。続いて、チップは、個別化され、チップホルダーに配置される。

ＪＰ １１３０７６１８ Ａは、窪みを有するチップの固定装置を開示している。その窪みは、傾斜した壁および中央に吸い込み孔を有する。そのため、チップ電極は正確にボンディングされる。

ＥＰ １１５０５５２ Ａ２は、チップ類似の電子部品、そのためのダミーウェーハ、および対応する製造方法を、半導体ウェーハから切断されたベアチップを有するウェーハとともに開示している。

ＪＰ ２００３０７８０６９ Ａは、マルチチップモジュー製造のためのシリコンダミーウェーハを開示している。ここでは、ダミーウェーハの裏面上において樹脂層を調節することによって、ダミーウェーハのそりが回避される。

ＪＰ ２００４１１５０４４ Ａは、ベアチップの受容のための仕切りを開示している。ここでは、仕切りは、帯状のパターンに配置され、吸い込み孔を有する窪みからなる。

ＵＳ ４，０２１，２７６は、イオン注入のための肋骨状パターンのシャドウマスクの製造方法を開示している。ここでは、ウェーハ表面において、水酸化カリウムを用いて窪みがエッチングされる。

ＵＳ ２００２／００１７７０８ Ａ１は、大量生産のための生産ラインにおいて、半導体製品を少量生産する方法を開示している。この方法では、チップ識別コードは各チップの座標を有する。

ＤＥ １０２ １９ ３４６ Ａ１は、ウェーハ上に配置された複数の機能チップの特性を模写する方法を開示している。ここでは、機能チップの特性が模写テーブル内に格納され、格納された特性の個々の機能チップへの割り当てが可能なように、複数の基準チップがウェーハ上に固定される。

本発明の課題は、１つの基板の種々のチップの同時検査を、改善された経済性を伴って可能にすることにある。

本課題は、独立請求項による特徴を有する第２の基板上に第１の基板のチップを配置する方法によって解決される。

本発明による第２の基板上に第１の基板のチップを配置する方法においては、チップが少なくとも第１のチップと第２のチップとにグループ分けされ、第１の基板の第１のチップが個別化され、個別化された第１のチップは、第１のチップの各々が第２の基板上において第１の基板上に属する（ｚｕｇｅｈｏｅｒｉｇ）第１のチップに一義的に割り当てられるように、一致して第２の基板上に配置される。

本発明の基本理念は、特に第１のチップの効果的な電気的分析のために、第１の基板（例えば、３００ｍｍの半導体ウェーハ）のチップの第２の基板（例えば、より小さい直径を有する好適なキャリアウェーハ）上への（好ましくは一致した）移転を実現することに見出される。移転は、第２の基板上の各第１のチップにとって、第１の基板上の第１のチップの位置に対する一義的な割り当て（Ｚｕｏｒｄｎｕｎｇ）が可能なように行われる。換言すれば、第２の基板上の各第１のチップにとって、第１の基板のチップの個別化の前に、チップが第１の基板上のどの場所に配置されていたかによって一義的に決定され得る。

具体的には（ａｎｓｃｈａｕｌｉｃｈ）、種々のチップ（例えば、第１のチップ、第２のチップ、第３のチップ、・・・）は、開発連合（Ｅｎｔｗｉｃｋｌｕｎｇｓｋｏｏｐｅｒａｔｉｏｎ）の種々の半導体開発パートナーに割り当てられ得（例えば、第１のチップは第１の開発パートナーに割り当てられ得、第２のチップは第２の開発パートナーに割り当てられ得、第３のチップは第３の開発パートナーに割り当てられ得、・・・）、まず、第１の基板から個別化される。個別化の際に、第１の基板上の個々のチップは、例えばのこぎりを用いて、および／または第１の基板の分断によって、好ましくは事前に規定されたのこぎり線あるいは所定分断線に沿って、物質的に互いに分離され得る。のこぎりによる切断と、個別化のための第１の基板の裏面材料の削減（例えば、エッチングによる）との組み合わせも可能である。

続いて、第１の基板の第１のチップは、所定の幾何学的配布に対応して、第２の基板上に配置される。この配置、すなわち、第１の基板上の第１のチップのピクセルイメージが第２の基板上に具体的に模写され、そのため、具体的には、第１の基板上の各第１のチップは、対応する幾何学的位置を、後の第２の基板上のように、占める。あるいは、第２の基板上の第１のチップは、他の方法によって、例えば、印を用いて、あるいは、テーブル、あるいはデータバンク内において、第２の基板上の実際のチップ位置が、以前の第１の基板上のチップ位置に一義的に割り当てられることによって、以前の第１の基板上の位置に割り当てられ得る。そのようなテーブルは、例えば、コンピュータの外部記憶装置内に配置され得、あるいは第２のチップ上の記憶装置上に配置され得る。

換言すれば、好ましくは、第１の基板上の第１のチップの位置決定（すなわち、配置の場所）と第２の基板上の第１のチップの位置決定との間の一義的な幾何学的割り当が行われ、その結果、第２の基板上の第１のチップの各々は、第１の基板上に属する第１のチップに容易に割り当てられ得る。

第１の基板上の以前の幾何学的位置に対する第２の基板上の各第１のチップの一義的な割り当ての手段は、第２の基板上の第１のチップがテスト測定を受ける場合に、特に有利である。例えば、第１の基板上の第１のチップのテスト用電界効果トランジスタの製造のためのプロセスの等級を検査するために、第２の基板上の第１のチップのテスト用電界効果トランジスタのゲート絶縁層の厚さが確定される場合、この厚さは、第１の基板にわたってプロセスに制限されて変化し得る。そのために、位置の特定された割り当てが有利であり、それによって、第２の基板上の第１のチップのために、検査されたテスト用電界効果トランジスタが、第１の基板上のどの位置において処理されたかが確定される。

第１のチップは、第２の基板上において、特に貼り付け（Ｋｌｅｂｅｎ）手段によってあるいは粘着（Ａｄｈａｅｓｉｏｎ）の使用によって、好ましくは機械的に固定される。この方法によって、第２の基板上に取り付けられた第１のチップは、ウェーハテストにおける繰り返しの取り扱いに耐え得ることが確保される。

第１の基板および第２の基板は異なる大きさを有する（好ましくは、第１の基板は第２の基板より大きい直径を有する）ため、第１のチップの本発明による再配置によって、第１の基板上の第１のチップのイメージの、第２の基板上への拡大あるいは縮小が行われる。例えば、第１の基板上の第１のチップのデカルト座標がｘおよびｙである場合、第２の基板上の第１のチップの例えば一致するイメージは、第２の基板上においてデカルト座標ａｘおよびｂｙを有する。ここでａおよびｂは、拡大因子（Ｆａｋｔｏｒ）であり、好ましくは１より小さい。

換言すれば、配置は、第２の基板上の第１のチップは、第２の基板上での相対位置が第１の基板上での相対位置に対応し、あるいは少なくともスケーリング因子に対応するように配置されることにあり得る。

第１のチップが第１の基板から選択的に離され、対応した配置で第２の基板上に提供されることによって、例えば、第１の開発パートナーに割り当てられるチップのみが第２の基板上に配置され、後の検査（例えば、第１の基板上に形成され得るテストパターンによる）のために使用可能にされ得る。第１のチップに依存せずに、別のチップが、その別のチップが割り当てられる他の開発パートナーによって、例えばこのチップを検査しあるいはさらに開発するために、同時に使用され得る。例えば、第２の開発パートナーに割り当てられた第２のチップは、一致する方法で、すなわち第１の基板上での第２のチップの配置に対応して、第３の基板上に配置され得る。

具体的に、一体化されたチップが他の基板上に（好ましくは一致して）配置されることによって、本発明は、第１の基板の種々のチップの実際の効果的な使用を可能にする。

例えば、本発明による方法によって、３００ｍｍウェーハのチップは、サブチップにのこぎり切断され、例えば、より小さい直径（２００ｍｍあるいはより少ない）を有する別のキャリアウェーハ上に貼り付けられる。チップの調節を軽減するために、その中に、あるいはキャリアウェーハ内に、例えば規則正しいラスターによる窪みが、例えば水酸化カリウム（ＫＯＨ）を用いてエッチングされる。それによって、窪みの縁は、第２の基板としてのその都度のキャリアウェーハ内に第１のチップとしてのチップの設置の際に、機械的ストッパーを形成する。そのようなキャリアウェーハ、あるいは子ウェーハは経済的である。なぜなら、それらに対して、いかなる特別な特性（特に、いかなる特別な電子的な要求のない）も必要とされないからである。それらは、マイクロメカニクスからよく知られた容易なプロセス方法によって準備されて、処理される。のこぎり線内におけるテストパターンの基本特性化の後に、生産ハードウェアの際に通常であるように、開始ウェーハは、薄く研磨され、提供されたのこぎり線に沿ってのこぎり切断される。続いて、チップが子ウェーハの割り当てられたラスター位置上に移転され、そのため、チップの相対的位置が維持される。

子ウェーハ上において、さらに、対応する検査のために全てのテストパターンが利用可能であり、それは、これまでのようにより小さい直径を有するウェーハ上において行われる得る。それによって、全てのサブチップが、開発パートナーによって時間的に並行して、互いに依存せずかつ制限されることなく、検査され得る。その上、最新の３００ｍｍウェーハの加工に適さない旧来の装置が、さらに、制限されずに使用可能である。また、テストパターン（すなわち、種々のチップの）の信頼性が保証される。なぜなら、各開発パートナーにとって、その独自のハードウェアが、その都度、割り当てられた子基板上の割り当てられたチップの形状に利用可能であるからである。

円盤状の、実質的に円形の３００ｍｍウェーハから円盤状の、実質的に円形のキャリアウェーハへの移転に代えて、チップは、帯状のキャリア上へも提供され得、必要に応じて、適合したテスト装置によって検査され得る。

そのため、本発明の重要な局面は、例えば、多数の異なる開発パートナーによるハードウェアの同時使用を可能にするために、および研究室の装置がさらに制限なく使用できるために、第１の基板と異なる第２の基板の一義的に割り当てられた位置上の第１の基板（例えば、３００ｍｍウェーハ）の呈示されたチップの分配にある。

第２の基板上の第１のチップの配置は、パッケージされずに行われ、そのため、第２の基板上の第１のチップの全てのコンタクト（例えば、後のテスト測定のための）は、制限されずに利用可能である。換言すれば、第２の基板上の第１のチップの自由なコンタクト性が、可能である。高価なパッケージおよびコスト高なパッケージプロセスは、本発明によれば不要である。

第２の基板として、従来のシリコンウェーハを使用する場合、機械的に固定された第１のチップを有するこの第２の基板は、定着し、従来のシリコンウェーハに適合したテスト装置の使用によって検査され得る。

本発明の好ましいさらなる形態は、従属請求項によって示される。

好ましくは、第１の基板は第２の基板より大きい。

特に、第１の基板は３００ｍｍの直径を有するウェーハ（例えば、シリコンウェーハ）であり、第２の基板はより小さいウェーハ（例えば、２００ｍｍのあるいはより少ない直径を有する）であり得る。第１の基板と第２の基板とのこの大きさ関係は、経済的である。なぜなら、第２の基板上においては、第１の基板上と比べて、より小さいチップが配置されねばならないためであり、また、そのため、第２の基板上においてはより小さい面積で十分であるためである。さらに、第１のチップの検査は、第１の基板より小さい基板の検査に適した測定装置を用いて行われ得る。

第１の基板は半導体ウェーハであり得、第１のチップは半導体ウェーハの第１の電子チップであり得、第２のチップは半導体ウェーハの第２の電子チップであり得る。

第１の基板は、３００ｍｍの直径を有する半導体ウェーハであり得る。

また、第２の基板は半導体ウェーハであり得、例えば、３００ｍｍより小さい直径、好ましくは２００ｍｍの直径を有する半導体ウェーハであり得る。

半導体ウェーハとしての第２の基板の提供の代替として、第２の基板は帯状のキャリアとしても提供され得る。この形態によれば、同様に、第１の基板上の位置に対応して、帯状のキャリア上の第１のチップの位置の一義的な割り当てが可能である。

第１のチップ上に、第１の基板の少なくとも一部分の機能性をテストするための少なくとも１つのテストパターンが形成され得る。

第１のチップは、テストパターン、および追加的に他の集積回路要素を含み得、あるいはテストパターンのみを有し得る、すなわちテストパターンからなり得る。

そのようなテスト領域は、例えば電界効果トランジスタあるいは別の集積部品を含み得る。その別の集積部品は、プロセス技術的に臨界的（ｋｒｉｔｉｓｃｈ）な要素を含み（例えば、電界効果トランジスタのゲート絶縁層）、その臨界的な要素は、製造プロセスの後に、その品質に関して検査される。第１のチップからなるテストパターンは、第１のチップが割り当てられた開発パートナーによって、第２の基板上において電気的に装着され検査され得る。その結果、半導体製品の製造の際に、プロセス操作および半導体製品の機能性が検査され得る。

第１のチップは、第１の基板の少なくとも１部分の開発のために第１の開発機関（Ｅｎｔｗｉｃｋｌｕｎｇｓｉｎｓｔａｎｚ）に割り当てられ得、第２のチップは、第１の基板の少なくとも１部分の開発のために（第１の開発機関とは異なる）第２の開発機関に割り当てられ得る。

そのような開発パートナーは、例えば、第１の基板の製造に共通に必要な異なる技術分野に従事する異なる会社であり得る。そのような開発パートナーは、半導体製品を開発するためおよび製造するために、共同開発の範囲において、異なるノウハウおよび技術的知識を寄与する。本発明によれば、各開発パートナーが、自身に割り当てられたチップおよびテストパターンのみを利用できるため、開発パートナーの、他の開発パートナーには利用できない内密なノウハウが、秘密に維持され得る。自身の（例えば第１の）チップの制限されない利用性は、同時に保障される。

第１のチップは、本発明の方法によれば、第１の基板ののこぎり引きによって個別化される得る。

のこぎり引きの前に、第１の基板は薄く研磨され得る。

まず、好ましくは第１の基板の裏面が、薄く研磨され、そのとき、少ない深さを伴う時間的に短いのこぎり引きで十分であるため、のこぎり引きの前に行われる薄くする研磨によって、のこぎり引きの時間消費が低減され得る。

第２の基板上に、第１のチップを受容する受容領域が形成され得る。

換言すれば、第２の基板上に所定の表面領域が、対応する第１のチップを受容するために適切であるように仕上げられ得る。例えば、受容領域は、第１のチップが正確に、あるいはある種の誤差を有して適合する幾何学的な形状を有する窪みであり得る。受容領域は、例えば、長方形状に提供され得、長方形状の第１のチップより大きい寸法を有し得る。その際、長方形の縁は、第１の基板から個別化された第１のチップが、この長方形の縁に沿って特徴付けられ得、例えば、長方形状の受容領域の上部の左に配置され得る。これは、第２の基板上において、第１のチップの一致する配置を容易にする。

第２の基板内において、受容領域として、窪みからなるラスターが形成され得る。

この形態によって、例えば、第１の基板上の第１のチップのマトリックス状の配置が、第２の基板上での第１のチップのラスター状の配置にイメージされ得る。

窪みは、第２の基板内において、例えば水酸化カリウム（苛性カリ溶液、ＫＯＨ）を用いたエッチングによって形成され得る。

第２の基板は、第１のチップのテストのために外部テスト装置に接続され得る。

第２の基板上の第１のチップの配置が、第１の基板上の第１のチップの配置の一義的に割り当て可能な再生を示すため、第１のチップ上に配置されたテストパターンをテストするために、従来のテスト装置が使用し得る。そのために、外部テスト装置のコンタクトが第１のチップ上のテストパターンのコンタクトに接続され得る。そのようなコンタクトは、例えば、チップの表面に形成され得る。

第１の基板上に属する第１のチップに対する第２の基板上での第１のチップの各々の一義的な割り当ては、第１のチップを該第２の基板上に、第１の基板上での第１のチップの先の配置と一致して模写する（ａｂｂｉｌｄｅｎ）ことによって実現され得る。数学的に表現すると、第２の基板上の第１のチップの配置は、第１の基板上の第１のチップの配置の引き伸ばし（Ｓｔｒｅｃｋｕｎｇ）と見なし得る。

第１の基板上に属する第１のチップに対する第２の基板上での第１のチップの各々の一義的な割り当ては、あるいは、印を有する該第１のチップの各々の提供によって実現され得る。例えば、各ウェーハは、識別（例えば、数の切り込み、あるいはチップの書き込み（Ｂｅｓｃｈｒｅｉｂｅｎ））を備え得る。

第１の基板上に属する第１のチップに対する第２の基板上での第１のチップの各々の一義的な割り当ては、別の代替によれば、テーブルによって実現され得、テーブル内には、第１の基板上の第１のチップの各々の、第２の基板上での属する第１のチップに対する割り当てがファイルされている。そのようなテーブルあるいはデータバンクは、第１の基板上の各チップ位置を第２の基板上の属するチップ位置に割り当て得る。

本発明の実施例は図面に示され、以下において詳細に説明される。

異なる図面内の同一あるいは類似の要素は、同一の参照符号を有する。

図面内の表示は、概略的であり縮尺に従わない。

以下において、本発明の好ましい実施例による、３００ｍｍシリコンウェーハ１００に一致するサブチップ１０２の構造を２００ｍｍシリコンウェーハ１１１上に形成する方法が、図１に関連して記載される。

図１には、多数の電子チップグループ１０１に区分された３００ｍｍシリコンウェーハ１００が示される。電子チップグループ１０１の各々は、それぞれの内部に、論理サブ回路および記憶サブ回路を有する集積電子回路が形成され、九つのチップ１０２〜１１０に区分されている。第１のチップ１０２は、図１において文字Ａによって示され、第２のチップ１０３は文字Ｂによって示され、第３のチップ１０４は文字Ｃによって示され、第４のチップ１０５は文字Ｄによって示され、第５のチップ１０６は文字Ｅによって示され、第６のチップ１０７は文字Ｆによって示され、第７のチップ１０８は文字Ｇによって示され、第８のチップ１０９は文字Ｈによって示され、第９のチップ１１０は文字Ｉによって示される。チップ１０２〜１１０の各々は、所定の半導体技術の機能性を有するチップグループ１０１の形成のためのそのつどの開発パートナーに割り当てられる。第１のチップ１０２は開発パートナーＡに割り当てられ、第２のチップ１０３は開発パートナーＢに割り当てられる、・・・。

従来の使用の際には、３００ｍｍシリコンウェーハ１００の全体が、例えば開発パートナーＡに割り当てられ、開発パートナーＡは、３００ｍｍシリコンウェーハ１００上において、その開発領域Ａに割り当てられたテストパターンを、第１のチップ１０２の検査によって、検査し得た。他の全てのチップＢ〜Ｉは、従来技術のこの方法の際には、利用されない。

ここで本発明によれば、このぎり線１１３に沿って、チップ１０２〜１１０を有するチップグループ１０１のみならず全てのチップ１０２〜１１０も、このぎり引きおよび裏面の材料削減によって３００ｍｍシリコンウェーハ１００から個別化、すなわち分離される。続いて、各チップは、３００ｍｍシリコンウェーハ１００上の配置に対応して、２００ｍｍシリコンウェーハ１１１上に、一致する方法で配置される。これは、図１において、第１のチップ１０２ Ａに基づいて示される。第１のチップ１０２ Ａは、模写（Ａｂｂｉｌｄｕｎｇ）１１２によって、３００ｍｍシリコンウェーハ１００から２００ｍｍシリコンウェーハ１１１上に模写される。換言すれば、２００ｍｍシリコンウェーハ１１１上の第１のチップ１０２ Ａの位置は、３００ｍｍシリコンウェーハ１００上の各第１のチップ１０２の属する位置に対応する。さらに換言すれば、第１のチップ１０２の相対的な配置は、互いに維持される。

２００ｍｍシリコンウェーハ１１１は、チップグループ１０１の開発範囲において、第１のチップ１０２ Ａの資格を有する第１の開発パートナーに割り当てられる。そのため、部分的な機能性のテストのために第１のチップ１０２上に配置されたテストパターン（図示されず）は、全て、第１の開発パートナーに割り当てられる２００ｍｍシリコンウェーハ１１１上に配置される。その結果、開発パートナーＡの開発技術に関して、他の開発パートナーに対する秘密保持が保証される。なぜなら、他の開発パートナーは２００ｍｍシリコンウェーハ１１１上の第１のチップ１０２ Ａを利用できないからである。

２００ｍｍシリコンウェーハ１１１上に第１のチップ１０２ Ａの一致した配置を保証するために、２００ｍｍシリコンウェーハ１１１上にラスター１１４が形成される。ラスター１１４は、平面図では２００ｍｍシリコンウェーハ１１１上に長方形状を呈する。このラスター１１４は、第１のチップ１０２ Ａを２００ｍｍシリコンウェーハ１１１上に固定する（例えば、粘着する）際に、ストッパー（Ａｎｓｃｈｌａｇ）を提供するために利用され、その結果、３００ｍｍシリコンウェーハ１００上での第１のチップ１０２ Ａの配置に一致した第１のチップ１０２ Ａの配置が、かなりの正確さを伴って得られる。

そのため、図１には、第１のチップ１０２ Ａの、３００ｍｍシリコンウェーハ１００からキャリアウェーハ１１１への一致した移転が示される。同様にして、ウェーハ１００の他のチップ１０３〜１１０は、他のキャリアウェーハ上に固定される、すなわち、第２のチップ１０３は第２の２００ｍｍシリコンウェーハ上に、第３のチップ１０４は第３の２００ｍｍシリコンウェーハに、・・・。

換言すれば、図１は、概略的に、３００ｍｍウェーハ１００のチップ１０２の一致した配置を、より小さい直径を有するキャリアウェーハ上１１１に示す。

以下に、図２に関連して、図１の切断線Ａ−Ａ’による２００ｍｍウェーハ１１１の領域の断面が記載される。

図２において、２００ｍｍウェーハ１１１が断面図に示され、そこでは、種々の第１のチップ１０２が２００ｍｍウェーハ１１１上に接着されている。ラスター１１４は、２００ｍｍウェーハ１１１内においてＫＯＨによってエッチングされた窪みから形成される。そのため、第１のチップ１０２ Ａがラスター１１４上に配置され、接着剤２０１によって固定される場合に、残留したラスター要素１１４は、機械的なストッパーを形成する。

換言すれば、図２は、第１のチップ１０２ Ａが接着される窪みを有するキャリアウェーハ１１１の断面図を示す。その際、キャリアウェーハ１１１の幾何学的な角（Ｔｏｐｏｌｏｇｉｅｋａｎｔｅ）が機械的なストッパーとして利用される。

複数のチップを有する３００ｍｍウェーハ、および３００ｍｍウェーハのチップの一部が一致してその上に模写された２００ｍｍウェーハを示す。 図１の切断線Ａ−Ａ’に沿った２００ｍｍウェーハの断面図である。

符号の説明

１００ ３００ｍｍシリコンウェーハ
１０１ チップグループ
１０２ 第１のチップ
１０３ 第２のチップ
１０４ 第３のチップ
１０５ 第４のチップ
１０６ 第５のチップ
１０７ 第６のチップ
１０８ 第７のチップ
１０９ 第８のチップ
１１０ 第９のチップ
１１１ ２００ｍｍシリコンウェーハ
１１２ 模写
１１３ のこぎり線
１１４ ラスター
２００ 断面図
２０１ 接着剤

Claims (1)

1. 本願明細書に記載の方法。

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