JP4213444B2 - ベアチップ実装用トレイを用いたベアチップ実装方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、IC等のベアチップを基板に実装する際に用いられるベアチップ実装用トレイを用いたベアチップ実装方法に関する。
【0002】
【従来の技術】
従来、IC等のベアチップを基板上に搭載し、実装する場合、ベアチップが収納されたトレイからベアチップを1つずつ取り出し、基板に対して位置決めした後、ベアチップを加熱及び加圧することにより、ベアチップを基板上に実装している。
【0003】
このようなベアチップの実装方法を実行するための実装装置においては、ベアチップを吸引するノズルによって、トレイに収納されたベアチップを1つずつ吸引保持して取り出し、基板上の所定の位置に位置決めしている(例えば、特許文献1参照。)。
【0004】
【特許文献1】
特開2000−114320号公報
【0005】
【発明が解決しようとする課題】
しかしながら、上述したようなベアチップの実装方法においては、ベアチップが収納されたトレイからベアチップを1つずつ取り出し、基板上に搭載、実装しているため、特に、ベアチップの数が多い場合、多大な労力と時間が費やされてしまうという問題点がある。
【0006】
本発明は、上述したような従来の技術が有する問題点に鑑みてなされたものであって、複数のベアチップの基板上への搭載及び実装を効率的に行うことができるベアチップ実装用トレイを用いたベアチップ実装方法を提供することを目的とする。
【0007】
【課題を解決するための手段】
上記目的を達成するために本発明は、
一方の面にベアチップの外形よりも大きな形状を有する複数の第1の凹部が形成され、他方の面の前記第1の凹部に対向する領域に前記第1の凹部と外形が等しい複数の第2の凹部が形成されたトレイが、前記第1の凹部が形成された面を上にして複数段積み重ねられて形成され、前記第1及び第2の凹部の底面には、前記第1の凹部と前記第2の凹部とが連通するような貫通穴が形成され、前記第1の凹部の深さと前記第2の凹部の深さとの和がベアチップの高さよりも大きく、前記第2の凹部の深さがベアチップの高さよりも浅いベアチップ実装用トレイを用いたベアチップ実装方法であって、
前記トレイが複数段積み重ねられることにより上段のトレイの前記第2の凹部と下段のトレイの前記第1の凹部とによって形成された空間に収納されたベアチップを、前記上段のトレイの前記第1の凹部側から前記貫通穴を介して吸引し、前記上段のトレイの前記第2の凹部の底面に吸着させる工程と、
前記上段のトレイのみを離脱させる工程と、
前記離脱したトレイを、ベアチップが実装される基板上に移動させる工程と、
前記貫通穴を介しての吸引を停止することによりベアチップを前記基板上に搭載する工程と、
前記トレイを前記基板上から退避させる工程と、
前記基板上に搭載されたベアチップを加熱及び加圧により実装する工程とを有する。
【0008】
また、前記第1の凹部の深さがベアチップの高さよりも浅いことを特徴とする。
【0009】
また、前記複数の第1及び第2の凹部のピッチは、ベアチップが実装される基板上におけるベアチップの実装ピッチと等しいことを特徴とする。
【0011】
(作用)
上記のように構成された本発明においては、一方の面にベアチップの外形よりも大きな形状を有する複数の第1の凹部が形成され、他方の面の第1の凹部に対向する領域に第1の凹部と外形が等しい複数の第2の凹部が形成され、また、第1及び第2の凹部の底面に、第1の凹部と第2の凹部とが連通するような貫通穴が形成され、第1の凹部の深さと第2の凹部の深さとの和がベアチップの高さよりも大きく、かつ、第2の凹部の深さがベアチップの高さよりも浅くなるように構成されたトレイが、第1の凹部が形成された面を上にして複数段積み重ねられて形成されるベアチップ実装用トレイを用いて基板上にベアチップを実装する場合、トレイが複数段積み重ねられることにより上段のトレイの第2の凹部と下段のトレイの第1の凹部とによって形成された空間に収納されたベアチップを、上段の第1の凹部側から貫通穴を介して吸引し、上段のトレイの第2の凹部の底面に吸着させ、次に、上段のトレイのみを離脱させ、次に、離脱したトレイを、ベアチップが実装される基板上に移動させ、次に、貫通穴を介しての吸引を停止することによりベアチップを基板上に搭載し、次に、トレイを基板上から退避させ、その後、基板上に搭載されたベアチップを加熱及び加圧により実装する。
【0012】
このように、複数の第1及び第2の凹部が形成されたトレイに収納されたベアチップをトレイに吸着させた状態で基板上に搭載し、基板に実装するため、1つのトレイに形成された第1及び第2の凹部の数だけのベアチップを同時に基板上に搭載することができ、複数のベアチップの基板上への実装を効率的に行うことができる。
【0013】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照して説明する。
【0014】
図1は、本発明のベアチップ実装用トレイの実施の一形態を示す図であり、(a)は上面図、(b)は(a)に示したA−A’断面図、(c)は(b)に示したトレイが3段積み重ねられた状態を示す図、(d)はICチップが収納された状態を示す図である。
【0015】
本形態は図1に示すように、一方の面にベアチップの外形よりも大きな形状を有する3つの第1の凹部11aが一列に並ぶように形成され、他方の面の凹部11aに対向する領域に凹部11aと外形が等しい第2の凹部11bが形成され、また、凹部11a,11bの底面に凹部11aと凹部11bとが連通するような貫通穴12が形成されたトレイ10が、凹部11aが形成された面を上にして3段積み重ねられて形成されている。また、このトレイ10が積み重ねられた場合、凹11a,11bによってチップ収納部13が形成されるが、チップ収納部13にはICチップ20が収納されるため、凹部11aの深さAと凹部11bの深さBとの和がICチップ20の高さCよりも大きくなるように構成されている。また、後述するが、ICチップ20は貫通穴12を介しての吸引によって上側のトレイ10の凹部10bの底面に吸着された状態で基板上に搭載されるため、凹部11bの深さBは、ICチップ20の高さよりも浅くなるように構成されている。また、トレイ10を反転させて検査を行う場合や、トレイ10のICチップ20の搭載面が汚れた場合等において、トレイ10を上下反転させて使用した場合でも同様に使用可能とするために、凹部11aの深さAについても、ICチップ20の高さよりも浅くなるように構成されている。また、凹部11a,11bのピッチは、ICチップ20が実装される基板上におけるICチップ20の実装ピッチと等しくなるように構成されている。
【0016】
以下に、上記のように構成されたベアチップ実装用トレイを用いたICチップ20の実装方法について説明する。
【0017】
図2は、図1に示したベアチップ実装用トレイを用いたICチップ20の実装方法を説明するための図である。
【0018】
まず、吸引機能を有する吸引手段30の吸引口31によって、図1に示したベアチップ実装用トレイの上面を覆うとともに、積み重ねられたトレイ10のうち最上段のトレイ10を保持する。この状態で、吸引手段30の吸引管32を介して吸引を行うと、最上段のトレイ10の凹部11bと次段のトレイ10の凹部11aとによって形成されたチップ収納部13に収納されたICチップ20が貫通穴12を介して吸引され、最上段のトレイ10の凹部11bの底面に吸着される(図2(a))。なお、トレイ10の側面については、吸引手段30によって保持されやすくするために、例えば、凹凸を設けたり、突起を設けたりすることが好ましい。
【0019】
次に、吸引手段30によって、最上段のトレイ10のみをベアチップ実装用トレイから離脱させ、離脱したトレイ10を、ICチップ20が実装される基板40上に移動させる(図2(b))。
【0020】
ICチップ20が吸着されたトレイ10を基板40上に移動させた後、吸引手段30による吸引を停止し、それにより、ICチップ20がトレイ10の凹部11bの底面に吸着されない状態とし、ICチップ20を基板40上に搭載する(図2(c))。
【0021】
次に、吸引手段30によってトレイ10のみを基板40上から退避させる(図2(d))。
【0022】
その後、基板40上に搭載されたICチップ20を加熱及び加圧することにより、ICチップ20の端子21を基板40上の配線パターン(不図示)に接続した状態で、ICチップ20を基板40上に実装する。
【0023】
上述したように本形態においては、複数の凹部11a,11bが形成されたトレイ10に収納されたICチップ20をトレイ10に吸着させた状態で基板40上に搭載し、基板に実装するため、1つのトレイ10に形成された凹部11a,11bの数だけのICチップ20を同時に基板40上に搭載することができ、それにより、複数のICチップ20の基板40上への搭載を効率的に行うことができる。
【0024】
なお、凹部11a,11bの深さについては、凹部11aと凹部11bとによって形成されるチップ収納部13にICチップ20が収納されるため、凹部11aの深さAと凹部11bの深さBとの和がICチップ20の高さCよりも大きく構成されている必要があるが、吸引手段30によって吸引が行われた場合に、ICチップ20が凹部11bの底面に吸着しやすくするために、凹部11aの深さAと凹部11bの深さBとの和が、ICチップ20の高さCより大きく、かつ、ICチップ20の高さCに限りなく近くなるように構成することが好ましい。
【0025】
また、凹部11bの深さについては、ICチップ20の高さよりも浅く形成されているが、凹部11bの底面に吸着されたICチップ20を基板40上に搭載するため、深すぎることは好ましくなく、ICチップ20が固定できる程度の深さであることが好ましい。
【0026】
また、ICチップ20と基板40との接着は、例えば、異方導電性ペースト等の接着手段を用いて行われ、その場合、ICチップ20が基板40上に搭載される前に、基板40のICチップ20が実装される領域に異方導電性ペーストを塗布しておき、異方導電性ペーストが塗布された基板40上にICチップ20を搭載し、その後、ICチップ20に対して加熱及び加圧することにより異方導電性ペーストを硬化させ、ICチップ20を基板40上に実装する。
【0027】
また、吸引手段30の吸引口31においては、例えば、トレイ10の凹部11a,11bが並ぶ方向にその幅が可変となるような構成とすれば、トレイ10の形状が異なる場合であっても、適応することができる。
【0028】
また、本形態においては、吸引手段30として吸引管32が1本のものを用いたが、トレイ10の大きさや吸引手段30における吸引力に応じて、吸引管32を複数設けることも考えられる。
【0029】
また、凹部11bの底面のうち、貫通穴12の周辺に、粘着剤や、ゴム等の弾性体を設ければ、吸引手段30によって吸引を行った場合に、ICチップ20を確実に凹部11bの底面に吸着させることができる。
【0030】
また、本形態においては、1つのトレイ10に3つの凹部11a,11bが形成され、また、このトレイ10が3段積み重ねられたものを例に挙げて説明したが、1つのトレイ10に形成される凹部11a,11bの数及び積み重ねられるトレイ10の数はこれらに限定されるものではない。
【0031】
また、本形態においては、凹部11a,11bが一列に並ぶようにトレイ10に形成されているが、凹部11a,11bがマトリクス状に形成されていることも考えられる。
【0032】
【発明の効果】
以上説明したように本発明においては、一方の面にベアチップの外形よりも大きな形状を有する複数の第1の凹部が形成され、他方の面の第1の凹部に対向する領域に第1の凹部と外形が等しい複数の第2の凹部が形成されたトレイが、第1の凹部が形成された面を上にして複数段積み重ねられて形成されるベアチップ実装用トレイであって、第1及び第2の凹部の底面には、第1の凹部と第2の凹部とが連通するような貫通穴が形成され、第1の凹部の深さと第2の凹部の深さとの和がベアチップの高さよりも大きく、かつ、第2の凹部の深さがベアチップの高さよりも浅くなるように構成されているため、このベアチップ実装用トレイを用いてベアチップを基板上に実装する場合、トレイが複数段積み重ねられることにより上段のトレイの第2の凹部と下段のトレイの第1の凹部とによって形成された空間に収納されたベアチップを、上段の第1の凹部側から貫通穴を介して吸引し、上段のトレイの第2の凹部の底面に吸着させる工程と、上段のトレイのみを離脱させる工程と、離脱したトレイを、ベアチップが実装される基板上に移動させる工程と、貫通穴を介しての吸引を停止することによりベアチップを基板上に搭載する工程と、トレイを基板上から退避させる工程と、基板上に搭載されたベアチップを加熱及び加圧により実装する工程とを順次行うことにより、1つのトレイに形成された第1及び第2の凹部の数だけのベアチップを同時に基板上に搭載することができ、それにより、複数のベアチップの基板上への搭載を効率的に行うことができる。
【図面の簡単な説明】
【図1】本発明のベアチップ実装用トレイの実施の一形態を示す図であり、(a)は上面図、(b)は(a)に示したA−A’断面図、(c)は(b)に示したトレイが3段積み重ねられた状態を示す図、(d)はICチップが収納された状態を示す図である。
【図2】図1に示したベアチップ実装用トレイを用いたICチップの実装方法を説明するための図である。
【符号の説明】
10 トレイ
11a,11b 凹部
12 貫通穴
13 チップ収納部
20 ICチップ
21 端子
30 吸引手段
31 吸引口
32 吸引管
40 基板
Claims (3)
- 一方の面にベアチップの外形よりも大きな形状を有する複数の第1の凹部が形成され、他方の面の前記第1の凹部に対向する領域に前記第1の凹部と外形が等しい複数の第2の凹部が形成されたトレイが、前記第1の凹部が形成された面を上にして複数段積み重ねられて形成され、前記第1及び第2の凹部の底面には、前記第1の凹部と前記第2の凹部とが連通するような貫通穴が形成され、前記第1の凹部の深さと前記第2の凹部の深さとの和がベアチップの高さよりも大きく、前記第2の凹部の深さがベアチップの高さよりも浅いベアチップ実装用トレイを用いたベアチップ実装方法であって、
前記トレイが複数段積み重ねられることにより上段のトレイの前記第2の凹部と下段のトレイの前記第1の凹部とによって形成された空間に収納されたベアチップを、前記上段のトレイの前記第1の凹部側から前記貫通穴を介して吸引し、前記上段のトレイの前記第2の凹部の底面に吸着させる工程と、
前記上段のトレイのみを離脱させる工程と、
前記離脱したトレイを、ベアチップが実装される基板上に移動させる工程と、
前記貫通穴を介しての吸引を停止することによりベアチップを前記基板上に搭載する工程と、
前記トレイを前記基板上から退避させる工程と、
前記基板上に搭載されたベアチップを加熱及び加圧により実装する工程とを有するベアチップ実装方法。 - 請求項1に記載のベアチップ実装方法において、
前記第1の凹部の深さがベアチップの高さよりも浅いことを特徴とするベアチップ実装方法。 - 請求項1または請求項2に記載のベアチップ実装方法において、
前記複数の第1及び第2の凹部のピッチは、ベアチップが実装される基板上におけるベアチップの実装ピッチと等しいことを特徴とするベアチップ実装方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2002279188A JP4213444B2 (ja) | 2002-09-25 | 2002-09-25 | ベアチップ実装用トレイを用いたベアチップ実装方法 |
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Publication Number | Publication Date |
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JP2004115044A JP2004115044A (ja) | 2004-04-15 |
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A621 | Written request for application examination |
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RD03 | Notification of appointment of power of attorney |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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