KR101209306B1 - 세라믹 기판 및 그의 제조 방법과 이미지 센서 패키지 및 그의 제조 방법 - Google Patents

세라믹 기판 및 그의 제조 방법과 이미지 센서 패키지 및 그의 제조 방법 Download PDF

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Abstract

본 발명은 세라믹 기판 및 그의 제조 방법과 이미지 센서 패키지 및 그의 제조 방법에 관한 것이다.
즉, 본 발명의 세라믹 기판은 상부면에 제 1 홈이 형성되어 있고, 상기 제 1 홈에 제 2 홈이 형성되어 있고, 상기 제 2 홈에 관통홀이 형성되어 있는 세라믹 바디와; 상기 제 1 홈에 형성된 제 1 전극 패드와; 상기 세라믹 바디의 상부면, 하부면과 양자 중 어느 하나에 형성되며, 상기 제 1 전극 패드에 전기적으로 연결된 제 2 전극 패드를 포함한다.

Description

세라믹 기판 및 그의 제조 방법과 이미지 센서 패키지 및 그의 제조 방법 { Ceramic board, method manufacturing thereof, image censor package and method of manufacturing the same }
본 발명은 세라믹 기판 및 그의 제조 방법과 이미지 센서 패키지 및 그의 제조 방법에 관한 것이다.
일반적으로, 세라믹 기판은 반도체 구동 칩과 같은 능동 소자의 패키지에 사용되거나, 캐패시터, 인덕터 및 저항과 같은 수동소자와 능동 소자를 포함하는 패키지로 사용되고 있다.
즉, 세라믹 기판은 모듈 기판, 스위치, 필터, 칩 안테나, 각종 칩 패키지 기판 등 다양한 전자 부품을 구성하기 위하여 널리 사용되고 있다.
최근, 세라믹 기판은 복수개의 세라믹 시트를 적층한 후, 소성하는 공정을 수행하여 제작하고 있다.
이때, 적층된 세라믹 시트에는 층간 전극 라인 또는 비아 전극과 같은 금속 재료가 개재되어 있어 소성시 수축에 의해 구조가 변경될 수 있으며, 적층된 세라믹 시트의 구조에 따라 워피지(Warpage)가 발생되어 불량을 야기할 수 있다.
본 발명은 세라믹 기판의 워피지(Warpage)에 의해 칩의 파손을 방지하는 과제를 해결하는 것이다.
본 발명은,
상부면에 제 1 홈이 형성되어 있고, 상기 제 1 홈에 제 2 홈이 형성되어 있고, 상기 제 2 홈에 관통홀이 형성되어 있는 세라믹 바디와;
상기 제 1 홈에 형성된 제 1 전극 패드와;
상기 세라믹 바디의 상부면, 하부면과 양자 중 어느 하나에 형성되며, 상기 제 1 전극 패드에 전기적으로 연결된 제 2 전극 패드를 포함하는 세라믹 기판이 제공된다.
그리고, 상기 제 1과 제 2 전극 패드는 상기 세라믹 바디 내부에 형성된 전극 라인 및 도전성 비아홀에 의해 전기적으로 연결된다.
또, 상기 세라믹 바디는 소성되어 만들어진다.
또, 상기 관통홀의 폭은 상기 제 2 홈의 폭보다 작고, 상기 제 2 홈의 폭은 상기 제 1 홈의 폭보다 작다.
그리고, 상기 제 1 홈과 상기 제 2 홈 사이에 다른 홈이 더 형성되어 있다.
또한, 상기 제 1 홈과 상기 제 2 홈은 경사면으로 연결되어 있다.
게다가, 상기 제 1 홈의 바닥면과 상기 제 2 홈의 측면이 만나는 영역이 테이퍼(Taper) 가공되어 있다.
본 발명은,
상부면에 제 1 홈이 형성되어 있고 상기 제 1 홈에 제 2 홈이 형성되어 있고 상기 제 2 홈에 관통홀이 형성되어 있는 세라믹 바디와, 상기 제 1 홈에 형성된 제 1 전극 패드와, 상기 세라믹 바디의 상부면, 하부면과 양자 중 어느 하나에 형성되며 상기 제 1 전극 패드에 전기적으로 연결된 제 2 전극 패드를 포함하는 세라믹 기판과;
상기 제 1 전극 패드에 전기적으로 연결된 전극 패드를 포함하는 이미지 센서 칩을 포함하는 세라믹 기판을 이용한 이미지 센서 패키지가 제공된다.
또, 상기 칩과 상기 세라믹 기판 사이에 개재된 실런트(Sealent)를 더 포함한다.
그리고, 상기 실런트는 경화성 에폭시 수지이다.
또, 상기 이미지 센서 칩의 전극 패드와 상기 제 1 전극 패드는 단일 범프(Bump) 또는 적층된 범프로 전기적으로 연결되어 있다.
더불어, 상기 범프는 Au 범프이다.
또한, 상기 이미지 센서 칩은 상기 세라믹 바디의 상부면으로부터 돌출되지 않는다.
또, 상기 제 2 전극 패드에 전기적으로 연결된 FPC(Flexible Printed Circuit)를 더 포함한다.
그리고, 상기 제 1과 제 2 전극 패드는 상기 세라믹 바디 내부에 형성된 전극 라인 및 도전성 비아홀에 의해 전기적으로 연결된다.
게다가, 상기 이미지 센서 칩은 상기 관통홀을 통하여 피사체의 광을 입사받는다.
그리고, 상기 제 1 홈과 상기 제 2 홈 사이에 다른 홈이 더 형성되어 있다.
본 발명은,
제 1 관통홀이 형성된 제 1 세라믹 시트들과, 상기 제 1 관통홀보다 큰 폭의 제 2 관통홀이 형성된 제 2 세라믹 시트들과, 상기 제 2 관통홀보다 큰 폭의 제 3 관통홀이 형성된 제 3 세라믹 시트들을 준비하는 단계와;
상기 제 1 세라믹 시트들, 상기 제 2 세라믹 시트들 및 상기 제 3 세라믹 시트들을 순차적으로 적층하는 단계와;
상기 적층된 제 1 내지 제 3 세라믹 시트들을 소성하는 단계를 포함하는 세라믹 기판의 제조 방법이 제공된다.
그리고, 상기 제 1 내지 제 3 세라믹 시트들이 적층된 상태에서, 상기 제 1 내지 제 3 관통홀들은 연통되어 있다.
또, 상기 제 3 관통홀에 노출된 상기 제 2 세라믹 시트의 면에는 제 1 전극 패드가 형성되어 있고, 상기 제 3 세라믹 시트들의 최상층 세라믹 시트에는 제 2 전극 패드가 형성되어 있으며, 상기 제 1 전극 패드와 상기 제 2 전극 패드를 전기적으로 연결시키기 위한 전극 라인들 및 도전성 비아홀들이 상기 제 1 내지 제 3 세라믹 시트들에 형성되어 있다.
또한, 상기 제 1 내지 제 3 세라믹 시트들은 저온 소성하는 LTCC(Low Temperature Co-firing Ceramic) 또는 고온 소성하는 HTCC(High Temperature Cofired Ceramic)이다.
본 발명은,
상부면에 제 1 홈이 형성되어 있고 상기 제 1 홈에 제 2 홈이 형성되어 있고 상기 제 2 홈에 관통홀이 형성되어 있는 세라믹 바디와, 상기 제 1 홈에 형성된 제 1 전극 패드와, 상기 세라믹 바디의 상부면, 하부면과 양자 중 어느 하나에 형성되며 상기 제 1 전극 패드에 전기적으로 연결된 제 2 전극 패드를 포함하는 세라믹 기판을 준비하는 단계와;
이미지 센서 칩의 전극 패드에 범프(Bump)를 형성하는 단계와;
상기 이미지 센서 칩의 전극 패드에 형성된 범프를 상기 제 1 전극 패드들에 플립칩(Flip) 본딩하여, 상기 이미지 센서 칩을 상기 세라믹 기판에 실장하는 단계를 포함하는 세라믹 기판을 이용한 이미지 센서 패키지의 제조 방법이 제공된다.
그리고, 상기 이미지 센서 칩을 상기 세라믹 기판에 실장하는 단계 후에, 상기 이미지 센서 칩과 상기 세라믹 기판 사이에 실런트(Sealent)를 개재시키는 단계를 더 포함한다.
또, 상기 이미지 센서 칩과 상기 세라믹 기판 사이에 실런트(Sealent)를 개재시키는 단계는 상기 이미지 센서 칩과 상기 세라믹 기판 사이에 경화성 에폭시 수지를 도포하고, 경화시키는 공정이다.
그리고, 상기 세라믹 기판을 준비하는 단계는 제 1 관통홀이 형성된 제 1 세라믹 시트들과, 상기 제 1 관통홀보다 큰 폭의 제 2 관통홀이 형성된 제 2 세라믹 시트들과, 상기 제 2 관통홀보다 큰 폭의 제 3 관통홀이 형성된 제 3 세라믹 시트들을 준비하는 단계와; 상기 제 1 세라믹 시트들, 상기 제 2 세라믹 시트들 및 상기 제 3 세라믹 시트들을 순차적으로 적층하는 단계와; 상기 적층된 제 1 내지 제 3 세라믹 시트들을 소성하는 단계를 포함한다.
또, 상기 제 2 전극 패드에 FPC(Flexible Printed Circuit)를 전기적으로 연결하는 공정을 더 포함한다.
본 발명은 세라믹 바디에 홈을 형성하여 세라믹 바디에 실장되는 칩이 세라믹 바디의 관통홀 주위 영역에 접촉되지 않는 효과가 있다.
결국, 본 발명은 소성시 워피지(Warpage)에 의해 휘어진 세라믹 바디의 일부 영역을 미리 제거하여, 칩이 세라믹 기판에 실장될 때 휘어진 세라믹 바디에 접촉되지 않도록 하여 칩의 크랙(Crack), 스크래치(Scratch) 등과 같은 파손을 방지하고 수율을 높일 수 있는 효과가 있다.
또, 본 발명은 칩이 세라믹 기판에 실장될 때, 불필요하게 접촉되는 영역이 존재하지 않아, 플립칩 본딩력을 증대시킬 수 있는 효과가 있다.
또한, 본 발명은 칩과 세라믹 기판 사이에 실런트(Sealent)를 개재시켜, 칩이 세라믹 기판에 접합되는 강도를 향상시킬 수 있는 효과가 있다.
도 1은 본 발명에 따른 세라믹 기판의 개략적인 단면도
도 2는 본 발명에 따른 세라믹 기판의 개략적인 사시도
도 3a 내지 도 3c는 본 발명에 따른 세라믹 기판의 제조 방법을 설명하기 위한 개략적인 단면도
도 4는 본 발명에 따른 세라믹 기판에 실장에 칩이 실장된 상태를 도시한 개략적인 단면도
도 5는 본 발명의 비교예에 따른 세라믹 기판에서 휨이 발생된 것을 설명하기 위한 개념적인 단면도
도 6은 본 발명에 따른 세라믹 기판에서 휨이 발생된 것을 설명하기 위한 개념적인 단면도
도 7은 본 발명에 따른 세라믹 기판에 실장된 칩을 고정시키는 것을 설명하기 위한 개략적인 평면도
도 8은 도 7의 상태를 설명하기 위한 개략적인 일부 단면도
도 9는 본 발명에 따른 세라믹 기판에 칩이 실장된 상태의 일례를 도시한 개략적인 일부 단면도
도 10은 본 발명에 따른 세라믹 기판에 FPC(Flexible Printed Circuit)가 본딩된 상태를 도시한 개략적인 단면도
도 11은 본 발명의 다른 실시예의 세라믹 기판을 설명하기 위한 개략적인 단면도
도 12a 및 도 12b는 본 발명에 따른 세라믹 기판의 다른 예들을 설명하기 위한 개략적인 일부 단면도
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하면 다음과 같다.
도 1은 본 발명에 따른 세라믹 기판의 개략적인 단면도이다.
세라믹 기판은 상부면에 제 1 홈(110)이 형성되어 있고, 상기 제 1 홈(110)에 제 2 홈(120)이 형성되어 있고, 상기 제 2 홈(120)에 관통홀(130)이 형성되어 있는 세라믹 바디(100)와; 상기 제 1 홈(110)에 형성된 제 1 전극 패드(210)와; 상기 세라믹 바디(100)의 상부면, 하부면과 양자 중 어느 하나에 형성되며, 상기 제 1 전극 패드(210)에 전기적으로 연결된 제 2 전극 패드(220)를 포함하여 구성된다.
여기서, 상기 제 1과 제 2 전극 패드(210,220)는 상기 세라믹 바디(100) 내부에 형성된 전극 라인 및 도전성 비아홀에 의해 전기적으로 연결되는 것이 바람직하다.
그리고, 상기 세라믹 바디(100)는 소성되어 만들어진 것이 바람직하다.
이렇게 구성된 세라믹 기판은 상기 제 1 홈(110)에 칩이 실장되면서, 상기 제 1 전극 패드(210)와 전기적으로 연결된다.
그러므로, 상기 제 1 홈(110)은 상기 칩을 수용하기 위한 것이다.
또, 상기 제 2 홈(120)은 상기 세라믹 바디(100)가 소성될 때, 발생되는 워피지(Warpage)에 의해, 상기 제 1 홈(110)에 실장되는 상기 칩의 크랙(Crack), 스크래치(Scratch) 등과 같은 파손을 방지하기 위한 것이다.
이로써, 본 발명의 세라믹 기판은 구조적으로 워피지에 의한 불량을 현저하게 감소시켜 수율을 높일 수 있는 장점이 있다.
또한, 본 발명은 칩이 세라믹 기판에 실장될 때, 불필요하게 접촉되는 영역이 존재하지 않아, 플립칩 본딩력을 증대시킬 수 있는 장점이 있다.
그리고, 상기 칩은 이미지 센서 칩이 바람직하고, 상기 칩이 이미지 센서 칩인 경우, 상기 관통홀(130)을 통하여 피사체의 광을 입사받게 된다.
게다가, 상기 관통홀(130)의 폭(L3)은 상기 제 2 홈(120)의 폭(L2)보다 작고, 상기 제 2 홈(120)의 폭(L2)은 상기 제 1 홈(110)의 폭(L1)보다 작게 설계되는 것이 바람직하다.
도 2는 본 발명에 따른 세라믹 기판의 개략적인 사시도이다.
본 발명에 따른 세라믹 기판은 도 2와 같이, 직사각판 형상으로 구현될 수 있으며, 직사각판 형상의 세라믹 바디(100)의 중심방향으로 제 1 홈(110), 제 2 홈(120) 및 관통홀(130)이 순차적으로 형성된 구조를 갖는다.
그리고, 상기 제 1 홈(100)의 바닥면에는 제 1 전극 패드들(210)이 배열되어, 실장되는 칩과 전기적으로 연결될 수 있다.
또, 상기 세라믹 바디(100) 상부면에도 제 1 전극 패드들(210)과 전기적으로 연결된 제 2 전극 패드들(220)이 형성되어 있어, 외부의 장치와 전기적으로 연결될 수 있는 것이다.
도 3a 내지 도 3c는 본 발명에 따른 세라믹 기판의 제조 방법을 설명하기 위한 개략적인 단면도이다.
본 발명에 따른 세라믹 기판은 복수개의 세라믹 시트를 적층하고, 이 적층된 세라믹 시트를 소성하여 구현하는 것이다.
즉, 본 발명에 따른 세라믹 기판의 제조 방법을 설명하면, 먼저, 도 3a에 도시된 바와 같이, 제 1 관통홀(130)이 형성된 제 1 세라믹 시트들(151,152,153)과, 상기 제 1 관통홀(130)보다 큰 폭의 제 2 관통홀(131)이 형성된 제 2 세라믹 시트들(154,155)과, 상기 제 2 관통홀(131)보다 큰 폭의 제 3 관통홀(132)이 형성된 제 3 세라믹 시트들(156,157,158)을 준비한다.
그 후, 상기 제 1 세라믹 시트들(151,152,153), 상기 제 2 세라믹 시트들(154,155) 및 상기 제 3 세라믹 시트들(156,157,158)을 순차적으로 적층한다.(도 3b)
여기서, 상기 제 1 내지 제 3 세라믹 시트들(151,152,153,154,155,156, 157,158)이 적층된 상태에서, 상기 제 1 내지 제 3 관통홀들(130,131,132)은 연통되어 있다.
그리고, 상기 제 3 관통홀(132)에 노출된 상기 제 2 세라믹 시트(155)의 면에는 제 1 전극 패드(210)가 형성되어 있고, 상기 제 3 세라믹 시트들(156,157,158)의 최상층 세라믹 시트 '158'에는 제 2 전극 패드(220)가 형성되어 있으며, 상기 제 1 전극 패드(210)와 상기 제 2 전극 패드(220)를 전기적으로 연결시키기 위한 전극 라인들 및 도전성 비아홀들이 상기 제 1 내지 제 3 세라믹 시트들(151,152,153,154,155,156,157,158)에 형성되어 있다.
그 다음, 상기 적층된 제 1 내지 제 3 세라믹 시트들(151,152,153,154, 155,156,157,158)을 소성한다.(도 3c)
여기서, 상기 제 1 내지 제 3 세라믹 시트들(151,152,153, 154,155,156,157,158)은 저온 소성하는 LTCC(Low Temperature Co-firing Ceramic) 또는 고온 소성하는 HTCC(High Temperature Cofired Ceramic)를 적용할 수 있다.
다만, 본 발명의 세라믹 기판은 HTCC로 소성된 것이 바람직하다.
도 4는 본 발명에 따른 세라믹 기판에 실장에 칩이 실장된 상태를 도시한 개략적인 단면도이다.
본 발명의 세라믹 기판에 칩이 실장될 때, 상기 세라믹 기판의 제 1 전극 패드들(210)에는 칩(300)의 전극 패드(310)와 전기적으로 연결된다.
즉, 상기 칩(300)의 전극 패드(310)에 범프(Bump)(350)를 형성하고, 상기 칩(300)의 전극 패드(310)에 형성된 범프(350)를 상기 제 1 전극 패드들(210)에 플립칩(Flip) 본딩하여, 상기 칩(300)을 상기 세라믹 기판에 실장함으로써, 상기 세라믹 기판의 제 1 전극 패드들(210)과 상기 칩(300)의 전극 패드(310)를 전기적으로 연결함과 동시에 칩을 실장할 수 있어, 칩이 실장된 패키지를 제조할 수 있게 된다.
여기서, 상기 범프(350)는 Au 범프가 바람직하다.
도 5는 본 발명의 비교예에 따른 세라믹 기판에서 휨이 발생된 것을 설명하기 위한 개념적인 단면도이고, 도 6은 본 발명에 따른 세라믹 기판에서 휨이 발생된 것을 설명하기 위한 개념적인 단면도이다.
본 발명의 비교예의 세라믹 바디(10)는 본 발명에 따른 세라믹 바디(100)와 대부분 동일하나, 전술된 제 2 홈(도면부호 미기재)이 구비되어 있지 않다.
이러한 비교예의 세라믹 바디(10)와 본 발명에 따른 세라믹 바디(100)는 소성될 때, 워피지(Warpage)가 발생되는데, 비교예의 세라믹 바디(10)는 상기 제 2 홈가 존재하지 않아 워피지에 의해 칩(301)이 파손되나, 본 발명에 따른 세라믹 바디(100)는 상기 제 2 홈이 존재하여 워피지에 의해 상기 칩(301)이 파손되지 않는다.
즉, 도 5에 도시된 바와 같이, 비교예의 세라믹 바디(10)는 관통홀(도면부호 미기재)의 주위 영역이, 상기 세라믹 바디(10)에 실장되는 상기 칩(301)에 접촉되는 반면에, 도 6과 같이, 본 발명에 따른 세라믹 바디(100)는 상기 제 2 홈에 의해 관통홀의 주위 영역이 상기 칩(301)에 접촉되지 않게 된다.
결국, 본 발명에 따른 세라믹 바디(100)는 워피지에 의해 상기 칩(301)에 접촉되는 영역을 미리 제거하여, 상기 칩(301)의 파손을 방지할 수 있게 된다.
도 7은 본 발명에 따른 세라믹 기판에 실장된 칩을 고정시키는 것을 설명하기 위한 개략적인 평면도이고, 도 8은 도 7의 상태를 설명하기 위한 개략적인 일부 단면도이다.
세라믹 기판(100)에 칩(300)이 실장된 후, 상기 칩(300)과 상기 세라믹 기판(100) 사이에는 소정 간격이 존재하게 된다.
그리고, 상기 칩(300)은 상기 세라믹 기판(100)의 제 1 전극 패드들(도면부호 미기재)에 범프로 본딩되어 있으므로, 상기 칩(300)은 상기 세라믹 기판(100)에 고정되는 힘이 범프의 본딩력에 의존하게 된다.
그러므로, 작은 외력에도, 상기 범프는 상기 칩(300)과 상기 세라믹 기판(100)에서 박리(剝離)될 가능성이 높아, 상기 칩(300)은 상기 세라믹 기판(100)으로부터 쉽게 이탈될 수 있다.
따라서, 본 발명은 상기 칩(300)과 상기 세라믹 기판(100) 사이에 실런트(Sealent)(370)를 개재시켜, 상기 칩(300)이 상기 세라믹 기판(100)에 접합되는 강도를 향상시킬 수 있다.
그리고, 상기 실런트(370)는 경화성 에폭시 수지를 적용하여, 도포된 실런트(370)를 경화시킬 수 있다. 이때, 상기 경화성 에폭시 수지는 열 경화성 에폭시 수지가 바람직하다.
도 9는 본 발명에 따른 세라믹 기판에 칩이 실장된 상태의 일례를 도시한 개략적인 일부 단면도이다.
전술된 설명에서, 세라믹 기판(100)에 칩(300)이 실장은 플립칩 본딩을 수행하는 것이 바람직하다고 하였다.
이때, 상기 칩(300)이 상기 세라믹 기판(100)에 실장되기 전에, 상기 칩(300)의 전극 패드(310)에는 범프를 융착시키는데, 상기 융착된 범프는 단일 범프 또는 적층된 범프일 수 있다.
즉, 도 9와 같이, 상기 칩(300)의 전극 패드(310)와 상기 세라믹 기판(100)의 제 1 전극 패드(210) 사이에는 제 1 범프(351)과 제 2 범프(352)이 적층된 범프가 개재될 수 있다.
이러한 적층된 범프는 상기 세라믹 기판(100)의 워피지에 의하여, 상기 칩(300)이 상기 세라믹 기판(100)에 접촉되는 것을 방지할 수 있다.
도 10은 본 발명에 따른 세라믹 기판에 FPC(Flexible Printed Circuit)가 본딩된 상태를 도시한 개략적인 단면도이다.
세라믹 기판의 세라믹 바디(100)에 칩(300)이 실장된 후, 상기 세라믹 바디(100)에 형성된 제 2 전극 패드(220)에 FPC(500)를 전기적으로 연결할 수 있다.
상기 FPC(500)는 상기 세라믹 바디(100)에 실장된 상기 칩(300)으로 전원 공급 및 상기 칩(300)에서 발생된 신호를 외부 장치로 전달하기 위한 것으로, 도 10에는 상기 제 2 전극 패드(220)에 상기 FPC(500)의 전극 패드(510)이 범프(550)로 본딩되어 있는 상태가 도시되어 있다.
이때, 상기 실장된 칩(300)은 상기 세라믹 바디(100)의 상부면으로부터 돌출되지 않는 것이 좋다.
즉, 상기 실장된 칩(300)이 상기 세라믹 바디(100)의 상부면으로부터 돌출되는 경우, 상기 FPC(500)가 상기 세라믹 바디(100)에 전기적으로 연결되면서, 상기 칩(300)에 접촉되어, 상기 칩(300)의 손상을 야기시킬 수 있기 때문이다.
도 11은 본 발명의 다른 실시예의 세라믹 기판을 설명하기 위한 개략적인 단면도이다.
본 발명의 다른 실시예의 세라믹 기판은 소성에 따른 세라믹 바디의 워피지로 인하여, 칩의 손상을 보다 효율적으로 방지하기 위한 홈을 갖는다.
즉, 본 발명의 다른 실시예의 세라믹 기판은 상부면에 제 1 홈(710)이 형성되어 있고, 상기 제 1 홈(710)에 제 2 홈(720)이 형성되어 있고, 상기 제 2 홈(720)에 제 3 홈(730)이 형성되어 있으며, 상기 제 3 홈(730)에 관통홀(740)이 형성되어 있는 세라믹 바디(700)와; 상기 제 1 홈(710)에 형성된 제 1 전극 패드(751)와; 상기 세라믹 바디(700)의 상부면, 하부면과 양자 중 어느 하나에 형성되며, 상기 제 1 전극 패드(751)에 전기적으로 연결된 제 2 전극 패드(752)를 포함하여 구성된다.
그리고, 상기 제 1 홈(710)의 폭(L6), 상기 제 2 홈(720)의 폭(L7), 상기 제 3 홈(730)의 폭(L8) 및 상기 관통홀(740)의 폭(L9)의 순서로 폭이 크다.(L6＞L7＞L8＞L9)
따라서, 도 11에 도시된 실시예의 세라믹 기판은 도 1에 도시된 실시예의 세라믹 기판보다, 워피지로 인하여 휘어진 세라믹 바디(700) 영역이 상기 제 3 홈(730)에 의해 제거되어, 현저하게 칩의 파괴를 방지할 수 있게 된다.
도 12a 및 도 12b는 본 발명에 따른 세라믹 기판의 다른 예들을 설명하기 위한 개략적인 일부 단면도이다.
도 1에 도시된 실시예의 세라믹 기판에서, 제 1 홈(110)과 제 2 홈(120)은 도 12a와 같이 경사면(121)으로 연결되도록 구성하여, 칩과의 접촉 가능성을 감소시킬 수 있다.
그리고, 상기 제 1 홈(110)의 바닥면과 상기 제 2 홈(120)의 측면이 만나는 영역이 테이퍼(Taper) 가공시켜, 칩의 접촉 영역을 제거하거나 칩에 접촉되더라도 날까롭지 않아 칩의 파손을 줄일 수 있다.
즉, 도 12b에는 테이퍼 가공 영역 '122'가 도시되어 있다.
본 발명은 구체적인 예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.

Claims (26)

  1. 상부면에 제 1 홈이 형성되어 있고, 상기 제 1 홈에 제 2 홈이 형성되어 있고, 상기 제 2 홈에 관통홀이 형성되어 있는 세라믹 바디와;
    상기 제 1 홈에 형성되어 있고, 이미지 센서가 범프에 의해 플립칩 본딩될 제 1 전극 패드와; 상기 세라믹 바디의 상부면, 하부면과 양자 중 어느 하나에 형성되며, 상기 제 1 전극 패드에 전기적으로 연결된 제 2 전극 패드를 포함하며,
    상기 제 1 홈과 상기 제 2 홈이 경사면으로 연결되어 있고, 상기 제 1 홈의 바닥면과 상기 제 2 홈의 측면이 만나는 영역이 테이퍼(Taper) 가공되어 있는 세라믹 기판.
  2. 청구항 1에 있어서,
    상기 제 1과 제 2 전극 패드는,
    상기 세라믹 바디 내부에 형성된 전극 라인 및 도전성 비아홀에 의해 전기적으로 연결되는 세라믹 기판.
  3. 청구항 1에 있어서,
    상기 세라믹 바디는,
    소성되어 만들어진 세라믹 기판.

  4. 청구항 1에 있어서,
    상기 관통홀의 폭은,
    상기 제 2 홈의 폭보다 작고,
    상기 제 2 홈의 폭은,
    상기 제 1 홈의 폭보다 작은 세라믹 기판.
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