JP2008034774A - 半導体装置が実装された回路装置及び配線基板 - Google Patents
半導体装置が実装された回路装置及び配線基板 Download PDFInfo
- Publication number
- JP2008034774A JP2008034774A JP2006228441A JP2006228441A JP2008034774A JP 2008034774 A JP2008034774 A JP 2008034774A JP 2006228441 A JP2006228441 A JP 2006228441A JP 2006228441 A JP2006228441 A JP 2006228441A JP 2008034774 A JP2008034774 A JP 2008034774A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- wiring board
- bump
- land
- resist film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Manufacturing Of Printed Wiring (AREA)
- Wire Bonding (AREA)
- Parts Printed On Printed Circuit Boards (AREA)
- Non-Metallic Protective Coatings For Printed Circuits (AREA)
Abstract
【課題】 実装時の空気の巻き込みによるボイドの発生を低減して、接合信頼性の高い回路装置を得る。
【解決手段】 バンプ3を介して半導体装置2が配線基板4上のランド5に接合されている。配線基板4上にはソルダーレジスト膜6が形成されている。ソルダーレジスト膜6はバンプ3とランド5が接合する部分には形成されておらず、非形成部8となっている。この非形成部8は略口字状に形成され、その外縁は半導体装置2の外縁よりも外側にある。
【選択図】図2
【解決手段】 バンプ3を介して半導体装置2が配線基板4上のランド5に接合されている。配線基板4上にはソルダーレジスト膜6が形成されている。ソルダーレジスト膜6はバンプ3とランド5が接合する部分には形成されておらず、非形成部8となっている。この非形成部8は略口字状に形成され、その外縁は半導体装置2の外縁よりも外側にある。
【選択図】図2
Description
本発明は、配線基板上に半田バンプ等のバンプを介して半導体装置がフリップチップ実装された回路装置と、この回路装置に用いる配線基板に関するものである。
電子機器に搭載される無線モジュールや電源モジュール等の回路装置は、集積回路(IC)等の半導体装置及びその他の受動部品をセラミック配線基板や樹脂製のプリント配線基板上に実装して形成される。近年は、電子機器の小型化が進んでおり、回路装置にも小型化の要求がなされている。回路装置において半導体装置が占める実装面積は比較的大きいので、その実装面積を小さくするために、フリップチップ実装による半導体装置の実装が用いられている。
フリップチップ実装は、半導体装置の下面(配線基板と向かい合う面)に設けられた端子に直接または該端子に形成された柱状電極(ポスト)にバンプを形成し、このバンプを配線基板上のランド(電子部品等の端子電極を接合する導体)に接合するようにして半導体装置を実装するものである。
なお、このフリップチップ実装は半導体装置と配線基板の熱収縮率の差によって発生する応力を受けやすく、バンプにクラック等が発生することがあった。そこで半導体装置と配線基板との間に形成された隙間にエポキシ樹脂などの熱硬化性樹脂を充填してアンダーフィルを形成することが行われている。このアンダーフィルによって応力を緩和することができるものである。
しかしながら、近年回路装置の小型化、高機能化が進み、回路装置に実装する半導体装置も小型化、高機能化が進んできている。このため、半導体装置の端子数が増え、端子間ピッチが狭くなってきている。このためバンプの大きさも小さくなり、半導体装置と配線基板との間の隙間も狭くなってきている。このため、毛細管現象を利用して樹脂を充填するアンダーフィル形成が困難になってきた。そこで、例えば特開2004−179552号公報に開示されているように、半導体装置を実装する位置に予めアンダーフィルとなる樹脂を塗布しておき、半導体装置を搭載するときの荷重によって樹脂を押し出して隙間に充填させる方法が考えられている。
従来の回路装置11の例を図9〜図14に示す。図9に示すように、配線基板14には、ランド15から半田が流れ出して接合力が低下するのを防止するために、バンプ13との接合部以外の部分にソルダーレジスト膜16が設けられている。バンプ13との接合部分についてはソルダーレジスト膜16は必要ないので、非形成部18となっている。図9のB−B線における断面を図10に示す。図10に示すように、半導体装置12と配線基板14との間の隙間にアンダーフィル17が形成されている。このアンダーフィル17は半導体装置12を搭載する前に樹脂を塗布しておき、半導体装置12を押し付ける荷重によって隙間に充填されている。アンダーフィル17を形成する樹脂の一部は半導体装置12の外縁よりはみ出している。
このような回路装置11には、図11に示すように、ボイドVOが発生するという問題があった。図11は図9のC−C線における断面の模式図である。ボイドVOは図11に示すように、特にランドとランドの間に発生することが多い。このようなボイドVOが発生すると、アンダーフィル17の応力緩和の効果が低下することがあり、またさらにボイドVOを通じて半田が流出して隣接するランドと導通してしまうということがあるため、接合信頼性が低下するという問題があった。
このようなボイドVOが発生するメカニズムを図12〜図14に示す。図12に示すように、アンダーフィル17を形成する樹脂は半導体装置12を配線基板14に搭載するときの荷重によって押し出されて外側に向かって広がっていく。次に図13に示すように、アンダーフィル17を形成する樹脂がバンプ13に達したとき、バンプ13の間を通りぬける樹脂の移動速度がバンプ13を通らない樹脂の移動速度よりも速くなる。そのため、バンプ13を通り抜ける樹脂が先行して外側に広がる。そのため、図14に示すように、バンプ13を通り抜けた樹脂が空気を巻き込んで、この巻き込んだ空気がソルダーレジスト膜16と配線基板14との段差部分に溜まることによってボイドが形成される。
本発明は、このようなボイドの発生を低減して、接合信頼性の高い回路装置を得ることを目的とするものである。
本発明は、半導体装置がバンプを介して配線基板上のランドにフリップチップ実装により接合され、前記半導体装置と前記配線基板との間の空間及び前記半導体装置の周囲にアンダーフィルが形成されており、前記配線基板の基板面上にはソルダーレジスト膜が形成されている半導体回路装置において、前記配線基板上の、前記半導体装置のバンプが接合される領域にはソルダーレジスト膜が形成されていない非形成部が設けられており、前記非形成部の外縁は、前記半導体装置の外縁より外側に位置していることを特徴とする回路装置及びこれに用いる配線基板を提案する。
このような構成であれば、ソルダーレジスト膜と配線基板との段差部分が半導体装置の外側に位置するようになる。このため、ボイドがバンプとランドとの接合部分に発生せず、接合信頼性を向上させることができる。
また、本発明では、前記ランド上の、前記バンプが接合される部分にAuメッキが施されていることを特徴とする配線基板、または前記ランド上の、前記バンプが接合される部分の周囲に黒化処理が施されていることを特徴とする配線基板を提案する。
このような構成であれば、半田の濡れ広がりが抑えられるので、ソルダーレジスト膜がなくても半田の流れ出しを防止することができ、半導体装置の接合の信頼性を向上させることができる。
本発明によれば、実装時の空気の巻き込みによるボイドの発生を低減して、接合信頼性の高い回路装置を得ることができる。
本発明の実施形態を、図1〜図8に基づいて説明する。図1は本発明の回路装置及び配線基板を示す平面図、図2は図1のA−A線における断面の模式図である。なお、図1及び後出の図6においては、半導体装置2以外の電子部品およびランド5以外の配線は省略してある。
図1に示すように、バンプ3を介して半導体装置2(一点鎖線で図示)が配線基板4上のランド5に接合されている。配線基板4上にはソルダーレジスト膜6が形成されている。ソルダーレジスト膜6はバンプ3(一点鎖線で図示)とランド5が接合する部分には形成されておらず、非形成部8となっている。この非形成部8は略口字状に形成され、その外縁は半導体装置2の外縁よりも外側にある。ここで、ソルダーレジスト膜6を形成する材料としては(メタ)アクリル系感光性樹脂、エポキシ系熱硬化性樹脂等がある。また、バンプ3はSn、Sn−Ag、Sn−Cu、Sn−Sb、Sn−Zn、Sn−Bi等の半田バンプの他、Auバンプ等がある。
図2に示すように、半導体装置2と配線基板4との間に形成された隙間にアンダーフィル7が形成されている。このアンダーフィル7は、熱硬化性樹脂で形成されており、半導体装置2を実装する前にディスペンサー等で予め配線基板4上の実装位置に塗布しておき、半導体装置2を搭載するときの荷重によって押し出されて隙間に充填される。この隙間に完全に充填するために、多めに樹脂を塗布するので、この樹脂の一部は半導体装置2の外縁よりはみ出している。アンダーフィル7に用いられる樹脂としてはエポキシ樹脂、シアネート樹脂、ウレタン樹脂等がある。
次に本発明の作用について、図3〜図5に基づいて説明する。図3に示すように、アンダーフィル7を形成する樹脂は半導体装置2を配線基板4に搭載するときの荷重によって押し出されて外側に向かって広がっていく。次に図4に示すように、アンダーフィル7を形成する樹脂がバンプ3に達したとき、バンプ3の間を通りぬける樹脂の移動速度がバンプ3を通らない樹脂の移動速度よりも速くなって先に広がってくる。
しかしながら、ソルダーレジスト膜6は半導体装置2の外縁より外側にあるため、図5に示すように、バンプ3の間を通り抜けた樹脂はソルダーレジスト膜6の段差に届く前にバンプ3を通らない樹脂が追いついてくる。このため、バンプ3の近傍には樹脂が充填され、バンプ3の間を通り抜けた樹脂が空気を巻き込むことがないので、バンプ3の近傍におけるボイドの発生が少なくなる。また、空気を巻き込んだとしても、バンプ3のある位置から離れているので、接合信頼性を低下させることがない。
ここで、本発明の効果をより高めるために、ソルダーレジスト膜6の膜厚を薄く形成しても良い。これにより段差が小さくなるため、空気の巻き込みが少なくなり、ボイドの発生が少なくなる。なお、ソルダーレジスト膜6の厚みは通常30μm程度なので、15μm以下であれば好ましい。
なお、本発明の配線基板4は、非形成部8の外縁が半導体装置の外縁よりも外側に広がっているが、非形成部8の内側の縁についてもバンプ3より内側すなわち離れる方向に広げても良い。さらには図6に示すように、非形成部8の内側のソルダーレジスト膜をすべて除去してもよい。このようにすれば内側の段差によるボイドの発生を低減することができる。
ところで、本発明の回路装置及び配線基板ソルダーレジスト膜6を形成しない部分が広がると、その分半田の濡れ広がりが起こる。この半田の濡れ広がりによる接合力の低下を防止するため、図7及び図8に示すように、半田の濡れ広がりを防止する構造がある。
図7はランド5の、バンプ3が接合される領域の近傍に黒化処理部9を形成した配線基板の拡大図である。黒化処理とは、薬品等で酸化処理して半田濡れ性を低下させる処理を言う。黒化処理部9は半田濡れ性が低下しているので、半田の濡れ広がりが黒化処理部9で止めることができる。
黒化処理には、加熱による酸化の他、強アルカリ溶液と酸化剤による酸化処理等が挙げられる。なお、図7では、バンプ3が接合される領域の両側に黒化処理を施しているが、他の電子部品と接続する配線側のみに形成しても良い。
また、図8はランド5の、バンプ3が接合される領域にAuメッキ10を形成した配線基板の拡大図である。Auメッキ10は半田濡れ性が良好で、ランド5よりも半田濡れ性が良い。そのため、Auメッキ10以外の部分の濡れ性が相対的に低下するため、半田の濡れ広がりを止めることができる。
以上のように、本発明によれば、バンプ近傍のボイドの発生を防止することができ、半田の濡れ広がりも防止することができるので、接合信頼性の高い回路装置を得ることができる。
1、11 回路装置
2、12 半導体装置
3、13 バンプ
4、14 配線基板
5、15 ランド
6、16 ソルダーレジスト膜
7、17 アンダーフィル
8、18 非形成部
9 黒化処理部分
10 Auメッキ
2、12 半導体装置
3、13 バンプ
4、14 配線基板
5、15 ランド
6、16 ソルダーレジスト膜
7、17 アンダーフィル
8、18 非形成部
9 黒化処理部分
10 Auメッキ
Claims (4)
- 半導体装置がバンプを介して配線基板上のランドにフリップチップ実装により接合され、
前記半導体装置と前記配線基板との間の空間及び前記半導体装置の周囲にアンダーフィルが形成されており、
前記配線基板の基板面上にはソルダーレジスト膜が形成されている半導体回路装置において、
前記配線基板上の、前記半導体装置のバンプが接合される領域にはソルダーレジスト膜が形成されていない非形成部が設けられており、
前記非形成部の外縁は、前記半導体装置の外縁より外側に位置している
ことを特徴とする回路装置。 - 半導体装置がバンプを介してランド上に接合される配線基板において、
前記配線基板の基板面上にはソルダーレジスト膜が形成されており、
前記配線基板の前記半導体装置が実装される領域にはソルダーレジスト膜の非形成部が設けられており、
前記非形成部の外縁は、実装される前記半導体装置の外縁より外側に位置している
ことを特徴とする配線基板。 - 前記ランド上の、前記バンプが接合される部分にAuメッキが施されていることを特徴とする請求項2に記載の配線基板。
- 前記ランド上の、前記バンプが接合される部分の周囲に黒化処理が施されていることを特徴とする請求項2に記載の配線基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006228441A JP2008034774A (ja) | 2006-07-28 | 2006-07-28 | 半導体装置が実装された回路装置及び配線基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006228441A JP2008034774A (ja) | 2006-07-28 | 2006-07-28 | 半導体装置が実装された回路装置及び配線基板 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008034774A true JP2008034774A (ja) | 2008-02-14 |
Family
ID=39123860
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006228441A Pending JP2008034774A (ja) | 2006-07-28 | 2006-07-28 | 半導体装置が実装された回路装置及び配線基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008034774A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011086879A (ja) * | 2009-10-19 | 2011-04-28 | Powertech Technology Inc | 半導体フリップチップ構造体 |
JP2012009865A (ja) * | 2010-06-23 | 2012-01-12 | Lg Innotek Co Ltd | セラミック基板及びその製造方法並びにイメージセンサーパッケージ及びその製造方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05243714A (ja) * | 1992-03-02 | 1993-09-21 | Casio Comput Co Ltd | フィルム配線基板およびその製造方法 |
JP2000036520A (ja) * | 1998-05-15 | 2000-02-02 | Nec Corp | フリップチップ実装方法及び装置 |
JP2001156462A (ja) * | 1999-11-26 | 2001-06-08 | Ibiden Co Ltd | 積層配線板 |
WO2006035541A1 (ja) * | 2004-09-28 | 2006-04-06 | Rohm Co., Ltd. | 半導体装置 |
JP2006128488A (ja) * | 2004-10-29 | 2006-05-18 | Seiko Epson Corp | 半導体装置の製造方法 |
-
2006
- 2006-07-28 JP JP2006228441A patent/JP2008034774A/ja active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05243714A (ja) * | 1992-03-02 | 1993-09-21 | Casio Comput Co Ltd | フィルム配線基板およびその製造方法 |
JP2000036520A (ja) * | 1998-05-15 | 2000-02-02 | Nec Corp | フリップチップ実装方法及び装置 |
JP2001156462A (ja) * | 1999-11-26 | 2001-06-08 | Ibiden Co Ltd | 積層配線板 |
WO2006035541A1 (ja) * | 2004-09-28 | 2006-04-06 | Rohm Co., Ltd. | 半導体装置 |
JP2006128488A (ja) * | 2004-10-29 | 2006-05-18 | Seiko Epson Corp | 半導体装置の製造方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011086879A (ja) * | 2009-10-19 | 2011-04-28 | Powertech Technology Inc | 半導体フリップチップ構造体 |
JP2012009865A (ja) * | 2010-06-23 | 2012-01-12 | Lg Innotek Co Ltd | セラミック基板及びその製造方法並びにイメージセンサーパッケージ及びその製造方法 |
US9337114B2 (en) | 2010-06-23 | 2016-05-10 | Lg Innotek Co., Ltd. | Ceramic board, method manufacturing thereof, image sensor package and method of manufacturing the same |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5113114B2 (ja) | 配線基板の製造方法及び配線基板 | |
JP4535969B2 (ja) | 半導体装置 | |
US7880276B2 (en) | Wiring board and semiconductor device | |
KR100921919B1 (ko) | 반도체 칩에 형성되는 구리기둥-주석범프 및 그의 형성방법 | |
JP5142967B2 (ja) | 半導体装置 | |
KR101036388B1 (ko) | 인쇄회로기판 및 이의 제조 방법 | |
JP6161437B2 (ja) | 配線基板及びその製造方法、半導体パッケージ | |
US8410604B2 (en) | Lead-free structures in a semiconductor device | |
WO2015198836A1 (ja) | 半導体装置およびその製造方法 | |
JP6458801B2 (ja) | 半導体装置およびその製造方法 | |
JP2007287712A (ja) | 半導体装置、半導体装置の実装構造、及びそれらの製造方法 | |
JP2009277915A (ja) | 配線基板 | |
JP2007059767A (ja) | アンダーフィル材を用いて電子部品を搭載した基板及びその製造方法 | |
JP2008171879A (ja) | プリント基板およびパッケージ実装構造 | |
KR20110064471A (ko) | 패키지 기판 및 그의 제조방법 | |
JP6586952B2 (ja) | 半導体装置およびその製造方法 | |
JP5015065B2 (ja) | 配線基板 | |
WO2015198838A1 (ja) | 半導体装置およびその製造方法 | |
JP2006351950A (ja) | 半導体装置及び半導体装置の製造方法 | |
EP3301712A1 (en) | Semiconductor package assembley | |
JP2008034774A (ja) | 半導体装置が実装された回路装置及び配線基板 | |
JP2014045190A (ja) | 印刷回路基板の製造方法 | |
JP3485509B2 (ja) | フリップチップ型半導体装置及びその製造方法 | |
JP2005019937A (ja) | 高密度チップスケールパッケージ | |
US7901997B2 (en) | Method of manufacturing semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Effective date: 20090728 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110708 |
|
A131 | Notification of reasons for refusal |
Effective date: 20110715 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20111107 |