KR20150129799A - 반도체 칩 및 반도체 칩을 가지는 반도체 장치 - Google Patents

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KR20150129799A
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chip
semiconductor
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아키히코 하타자와
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피에스4 뤽스코 에스.에이.알.엘.
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Abstract

복수의 반도체 칩을 적층하여 칩 적층체를 형성할 때에, 반도체 칩이 서로 반도체 칩의 면 방향으로 오정렬되기 어려운 구성을 가지는 반도체 칩과, 그와 같은 반도체 칩을 가지는 반도체 장치를 제공한다. 본 발명의 반도체 칩(10)은, 절연성을 가진 기판(실리콘 기판(21)), 기판의 일측면에 마련된 복수의 범프 전극(표면 범프 전극(22)), 기판의 타측면에 마련된 복수의 오목부(23), 및 오목부(23) 내에 배치된 솔더층(24)을 가지고 있다. 오목부(23)는, 기판(21)의 타측면 측으로부터 일측면 측을 향해 개구 면적이 작아지도록 형성되어 있다.

Description

반도체 칩 및 반도체 칩을 가지는 반도체 장치{SEMICONDUCTOR CHIP AND SEMICONDUCTOR DEVICE PROVIDED WITH SEMICONDUCTOR CHIP}
본 발명은, CoC(Chip on Chip)에 이용되는 반도체 칩, 및 이 반도체 칩을 가지는 CoC형 반도체 장치에 관한 것이다.
최근, 전자 기기의 소형화나 고기능화에 따라, 전극을 가지는 복수의 반도체 칩을 적층한 CoC형 반도체 장치가 제공되고 있다.
이와 같은 반도체 장치의 제조 방법의 일례로서, 전극을 가지는 반도체 칩들을, 서로의 범프 전극끼리 접속하면서 적층하여 칩 적층체를 형성하고, 이 칩 적층체를 배선 기판 상에 고정함으로써 반도체 장치를 형성하는 방법이, 특허문헌 1(특개 2010-251347호 공보)에 개시되어 있다. 각 반도체 칩에, 열 응력에 의한 전극 간의 접속부의 파단이나 반도체 칩 자체의 크랙이 발생하지 않도록, 칩 적층체에는, 적층된 반도체 칩들 사이와 각 반도체 칩의 주위를 덮도록 언더필 재료(밀봉 수지)가 충진되어 있다.
또한, 뒷면의 함몰된 오목부(뒷면측 접속 부재)에 표면 범프 전극(표면측 접속 부재)와의 접합면을 가지는 복수의 반도체 칩을 적층하여 이루어지는 반도체 장치가, 특허문헌 2(특개 2005-277059호 공보)에 개시되어 있다. 함몰된 오목부에 접합면이 마련됨으로 인해, 반도체 칩을 본딩 툴로 지지할 때에 본딩 툴의 표면과 접합면이 접촉하지 않는다. 접합면이 본딩 툴에 가압되어 찌그러지더라도, 인접한 배선 등에 접촉하기 어렵다. 이와 같이, 접합면이 찌그러지더라도 인접한 배선 등에 접촉하기 어렵기 때문에, 쇼트가 발생하기 어렵다.
특허문헌 1: 특개 2010-251347호 공보 특허문헌 2: 특개 2005-277059호 공보
CoC형 반도체 장치에서는, 칩 적층체를 형성할 때, 각 반도체 칩의 전극이 솔더층을 통해 서로 접속되도록, 복수의 반도체 칩이 적층되어 있다. 그러나, 적층되는 반도체 칩의 전극은 각각 대략 평탄한 면으로 구성되어 있으므로, 각 반도체 칩의 전극을 서로 고정할 때의 가압 시에 반도체 칩의 면 방향으로 조금이라도 힘이 가해지면, 전극이 서로 솔더층을 통해 미끄러져, 오정렬이 야기된다. 그 때문에, 양호하게 전극을 서로 고정하지 못할 우려가 있다.
특허문헌 1에 개시된 반도체 장치의 제조 방법에서는, 칩 적층체를 형성할 때에, 전극들 사이의 미끄러짐을 억제할 수 없다. 그 때문에, 가압 및 가열에 의해 솔더층을 경화시키는 공정에서 반도체 칩이 서로 솔더층을 통해 미끄러져, 반도체 칩의 면 방향으로 오정렬이 발생하기 쉽다.
특허문헌 2에 개시된 반도체 장치의 구성에서는, 표면 범프 전극의 외형에 대해, 오목부의 형상이 크게 형성되어 있기 때문에, 표면 범프 전극과 오목부의 측면 사이에 간극이 생긴다. 따라서, 반도체 칩을 서로 접합할 때에, 표면 범프 전극이 오목부 내에서 고정되는 위치에 불균일이 발생하고, 결과적으로, 반도체 칩이 서로 반도체 칩의 면 방향으로 오정렬되어 접속되는 문제가 있다.
본 발명의 목적은, 복수의 반도체 칩을 적층하여 칩 적층체를 형성할 때에, 반도체 칩이 서로 반도체 칩의 면 방향으로 오정렬되기 어려운 구성을 가지는 반도체 칩과, 그와 같은 반도체 칩을 가지는 반도체 장치를 제공하는 데에 있다.
상기의 목적을 달성하기 위해, 본 발명의 반도체 칩은, 절연성을 가진 기판, 기판의 일측면에 마련된 복수의 범프 전극, 기판의 타측면에 마련된 복수의 오목부, 및 오목부에 배치된 솔더층을 가진다. 오목부는, 기판의 타측면 측으로부터 일측면 측을 향해 개구 면적이 작아지도록 형성되어 있는 것을 특징으로 한다.
본 발명에 의하면, 반도체 칩의 타측면에 오목부가 마련됨으로 인해, 복수의 반도체 칩을 적층할 때에, 오목부 내에서 솔더층으로 덮이도록 하여 표면 범프 전극이 수용되므로, 반도체 칩의 면 방향으로 오정렬이 발생하기 어렵다. 또한, 이 오목부가 기판의 타측면 측으로부터 일측면 측을 향해 개구 면적이 작아지도록 형성됨으로써, 표면 범프 전극이 오목부의 중심부에 배치되기 쉬워지므로, 더욱 반도체 칩의 면 방향으로 오정렬이 발생하기 어렵다.
도 1은 본 발명의 제1 실시형태의 반도체 칩을 가지는 반도체 장치를 보여주는 단면도이다.
도 2a는 본 발명의 제1 반도체 칩을 보여주는 평면도이다.
도 2b는 도 2a의 A-A' 단면도이다.
도 3a는 제1 실시형태의 제2 반도체 칩을 보여주는 평면도이다.
도 3b는 도 3a의 B-B' 단면도이다.
도 4a는 제1 실시형태의 제3 반도체 칩을 보여주는 평면도이다.
도 4b는 도 4a의 C-C' 단면도이다.
도 5는 제1 실시형태의 제2 반도체 칩의 표면 범프 전극 근방을 보여주는 확대 단면도이다.
도 6a는 제1 실시형태의 반도체 칩을 적층하여 칩 적층체를 형성하는 공정을 보여주는 단면도이다.
도 6b는 제1 실시형태의 반도체 칩을 적층하여 칩 적층체를 형성하는 공정을 보여주는 단면도이다.
도 6c는 제1 실시형태의 반도체 칩을 적층하여 칩 적층체를 형성하는 공정을 보여주는 단면도이다.
도 7a는 제1 실시형태의 반도체 칩이 적층될 때, 오정렬을 억제하여 적층되는 과정을 보여주는 단면도이다.
도 7b는 제1 실시형태의 반도체 칩이 적층될 때, 오정렬을 억제하여 적층되는 과정을 보여주는 단면도이다.
도 8a는 제1 실시형태의 반도체 칩이 적층된 칩 적층체에 언더필 재료를 충진하는 공정을 보여주는 단면도이다.
도 8b는 제1 실시형태의 반도체 칩이 적층된 칩 적층체에 언더필 재료를 충진하는 공정을 보여주는 단면도이다.
도 9a는 제1 실시형태의 반도체 칩이 구성하는 반도체 장치를 형성하는 공정을 보여주는 단면도이다.
도 9b는 제1 실시형태의 반도체 칩이 구성하는 반도체 장치를 형성하는 공정을 보여주는 단면도이다.
도 9c는 제1 실시형태의 반도체 칩이 구성하는 반도체 장치를 형성하는 공정을 보여주는 단면도이다.
도 9d는 제1 실시형태의 반도체 칩이 구성하는 반도체 장치를 형성하는 공정을 보여주는 단면도이다.
도 9e는 제1 실시형태의 반도체 칩이 구성하는 반도체 장치를 형성하는 공정을 보여주는 단면도이다.
도 10은 본 발명의 제1 실시형태의 반도체 칩의 변형예의 표면 범프 전극 근방을 보여주는 단면도이다.
도 11은 본 발명의 제2 실시형태의 반도체 칩의 표면 범프 전극 근방을 보여주는 단면도이다.
이하, 본 발명의 실시형태에 대해 도면을 참조하여 설명한다.
(제1 실시형태)
도 1은 본 발명의 제1 실시형태의 반도체 칩을 이용하여 구성된 반도체 장치를 보여주는 단면도이다.
본 실시형태의 반도체 장치(1)에서는, 1개의 제1 반도체 칩(10a)과 3개의 제2 반도체 칩(10b)과 1개의 제3 반도체 칩(10c)으로 이루어지는 칩 적층체(11)가, 제3 반도체 칩(10c)의 일측면과 배선 기판(12)의 일측면이 대향하도록 탑재되어 있다. 칩 적층체(11)의 각 반도체 칩(10) 사이의 간극에는 언더필 재료(13)가 충진되어 있다. 제3 반도체 칩(10c)과 배선 기판(12) 사이에는 접착 부재(19)가 충진되어 있다. 칩 적층체(11)의 주위를 밀봉 수지(14)가 덮고 있다.
이하, 반도체 장치(1)의 구성을 상세히 설명한다.
배선 기판(12)은, 양면에 배선(미도시)이 형성된 직사각형의 절연 기재(12a)(예를 들어 유리 에폭시 기판)를 가지며, 후술되는 접속 패드(15)나 랜드(16)를 제외하고 각 배선이 절연막(12b)(예를 들어 솔더 레지스트막)으로 덮여 있다. 배선 기판(12)의 일측면에는 와이어 범프(18)를 통해 제3 반도체 칩(10c)에 접속되는 복수의 접속 패드(15)가 형성되어 있다. 배선 기판(12)의 타측면에는, 외부 단자가 되는 솔더 볼(17)과 접속되는 복수의 랜드(16)가 소정의 간격으로 형성되어 있다. 접속 패드(15)와 랜드(16)는, 절연 기재(12a)에 형성된 배선에 의해 전기적으로 접속되어 있다.
배선 기판(12)의 일측면에 형성된 접속 패드(15)와, 칩 적층체(11)의 제3 반도체 칩(10c)의 일측면의 표면 범프 전극(22)(범프 전극)이, 와이어 범프(18)를 통해 전기적으로 접속되도록, 배선 기판(12)의 일측면에 칩 적층체(11)가 탑재되어 있다. 칩 적층체(11)는, 배선 기판(12)에 적층되는 순서로, 1개의 제3 반도체 칩(10c)과 3개의 제2 반도체 칩(10b)과 1개의 제1 반도체 칩(10a)이 적층된 구성을 가지고 있다. 제3 반도체 칩(10c)의 타측면의 오목부(23) 내의 솔더층(24)에, 제2 반도체 칩(10b)의 일측면의 표면 범프 전극(22)이 접속되도록, 제3 반도체 칩(10c)의 위에 제2 반도체 칩(10b)이 적층되어 있다. 첫 번째의 제2 반도체 칩(10b)의 타측면의 오목부(23) 내의 솔더층(24)에, 두 번째의 제2 반도체 칩(10b)의 일측면의 표면 범프 전극(22)이 접속되도록, 제2 반도체 칩(10b)이 서로 적층되어 있다. 그리고, 세 번째의 제2 반도체 칩(10b)이, 두 번째의 제2 반도체 칩(10b)과 동일하게 적층되어 있다. 세 번째의 제2 반도체 칩(10b)의 타측면의 오목부(23) 내의 솔더층(24)에, 제1 반도체 칩(10a)의 일측면의 표면 범프 전극(22)이 접속되도록, 세 번째의 제2 반도체 칩(10b)과 제1 반도체 칩(10a)이 적층되어 있다. 본 실시형태에서는, 칩 적층체(11)를 구성하는 반도체 칩(10)으로서, 복수의 메모리 칩과 인터페이스 칩이 이용되고 있다.
칩 적층체(11)의, 적층되어 있는 반도체 칩(10) 사이와 그 주위에는, 언더필 재료(13)가 충진되어 있다. 배선 기판(12)과, 칩 적층체(11)의 제3 반도체 칩(10c) 사이에는, 예를 들어 NCP(Non Conductive Paste) 등의 접착 부재(19)가 충진되어 있다. 배선 기판(12)의 일측면에 탑재된 칩 적층체(11)의 주위를 덮도록, 밀봉 수지(14)가 형성되어 있다. 밀봉 수지(14)는, 평면에서 볼 때, 배선 기판(12)과 동일한 범위에 형성되어 있다.
도 2a 및 도 2b는, 칩 적층체(11)를 구성하는 제1 반도체 칩(10a)을 보여주는 도면이다. 제1 반도체 칩(10a)은 직사각형의 실리콘 기판(21)(기판)으로 구성되어 있고, 실리콘 기판(21)의 일측면에는, 회로 형성층(27) 및 절연성 보호막(미도시)이 전면에 마련되어 있다. 또한, 복수의 표면 범프 전극(22)이, 실리콘 기판(21)의 일측면의 중앙 영역에, 실리콘 기판(21)의 일 변에 평행한 열을 이루도록 형성되어 있다.
도 3a 및 도 3b는, 칩 적층체(11)를 구성하는 제2 반도체 칩(10b)을 보여주는 도면이다. 제2 반도체 칩(10b)은, 제1 반도체 칩(10a)과 동일한 크기의 직사각형 실리콘 기판(21)으로 구성되어 있고, 실리콘 기판(21)의 일측면에는, 회로 형성층(27) 및 절연성 보호막(42)(도 5 참조)이 전면에 마련되어 있다. 또한, 복수의 표면 범프 전극(22)이, 실리콘 기판(21)의 일측면의 중앙 영역에, 실리콘 기판(21)의 일 변에 평행한 열을 이루도록 형성되어 있다. 실리콘 기판(21)의 타측면에는, 실리콘 기판(21)의 타측면 측으로부터 일측면 측을 향해 절구 형상의 복수의 오목부(23)가, 실리콘 기판(21)의 일 변 및 실리콘 기판(21)의 일측면의 표면 범프 전극(22)의 열에 평행한 열을 이루도록, 실리콘 기판(21)의 중앙 영역에 형성되어 있다. 이 오목부(23)는, 실리콘 기판(21)의 일측면에 형성되어 있는 표면 범프 전극(22)의 바로 아래에 마련되어 있으며, 내부에는 예를 들어 Sn/Ag 솔더로 이루어지는 도전성 솔더층(24)이 마련되어 있다. 또한, 오목부(23)로부터 실리콘 기판(21)의 일측면을 향해, 일정한 개구 면적으로 관통되어 있는 연통부 내에는, 예를 들어 Cu로 이루어지는 도전성 도체층(25)이 수용되어 있다.
도 5는 제2 반도체 칩(10b)의 표면 범프 전극(22)의 주위의 구성을 보여주는 확대 단면도이다. 표면 범프 전극(22)은, 예를 들어 Cu로 이루어지는 원기둥 형상으로 형성되어 있고, 실리콘 기판(21)의 일측면으로부터 돌출되도록 마련되어 있다. 표면 범프 전극(22) 상에는, Cu 확산 방지용의 Ni 도금층(29)과 산화 방지용의 Au 도금층(30)이 형성되어 있다. 표면 범프 전극(22)과 오목부(23) 내의 솔더층(24)은, 전극 패드(28) 및 연통부(20)에 수용되어 있는 도체층(25)을 통해 전기적으로 접속되어 있다.
도 4a 및 도 4b는, 칩 적층체(11)를 구성하는 제3 반도체 칩(10c)을 보여주는 도면이다. 제3 반도체 칩(10c)은, 제1 반도체 칩(10a)보다 평면적으로 작은 직사각형 실리콘 기판(21)으로 구성되어 있다. 실리콘 기판(21)의 일측면에는, 회로 형성층(27) 및 절연성 보호막(미도시)이 전면에 마련되어 있다. 또한, 복수의 표면 범프 전극(22)이, 제2 반도체 칩(10b)의 일측면에 표면 범프 전극(22)이 마련되어 있는 위치에 비해 실리콘 기판(21)의 일측면의 단부측으로 치우친 위치에, 실리콘 기판(21)의 일 변에 평행한 열을 이루도록 형성되어 있다. 실리콘 기판(21)의 타측면에는, 실리콘 기판(21)의 타측면 측으로부터 일측면 측을 향해 절구 형상의 복수의 오목부(23)가, 실리콘 기판(21)의 일 변 및 실리콘 기판(21)의 일측면의 표면 범프 전극(22)의 열에 평행한 열을 이루도록, 실리콘 기판(21)의 중앙 영역에 형성되어 있다. 이 오목부(23)는, 실리콘 기판(21)의 일측면에 표면 범프 전극(22)이 형성되어 있는 위치의 바로 아래로부터, 실리콘 기판(21)의 단부측으로 치우진 위치에 마련되어 있다. 또한, 오목부(23) 내에는, 예를 들어 Sn/Ag 솔더로 이루어지는 도전성 솔더층(24)이 마련되어 있다. 또한, 오목부(23)로부터 실리콘 기판(21)의 일측면을 향해, 일정한 개구 면적으로 관통되어 있는 연통부(20)에는, 예를 들어 Cu로 이루어지는 도전성 도체층(25)이 수용되어 있다. 표면 범프 전극(22)과 오목부(23) 내의 솔더층(24)은, 연통부(20)에 수용되어 있는 도체층(25) 및 회로 형성층(27)을 통해 전기적으로 접속되어 있다.
다음으로, 이상에 설명한 구성을 가지는 반도체 장치(1)를 제조하는 공정에 대해, 도 6a 내지 도 9e를 참조하여 설명한다.
우선, 칩 적층체(11)를 형성하기 위해, 도 6a에 도시된 바와 같이, 복수의 흡인공(33a)을 가지는 본딩 스테이지(33)에 제1 반도체 칩(10a)의 타측면이 접촉하도록, 제1 반도체 칩(10a)이 배치된다. 배치된 제1 반도체 칩(10a)은, 흡인공(33a)에 발생되어 있는 음압에 의해 본딩 스테이지(33)에 지지된다.
한편, 제2 반도체 칩(10b)이, 본딩 툴(34)에, 본딩 툴(34)의 흡인공(34a)에 발생되어 있는 음압에 의해 지지되고, 본딩 툴(34)이 제2 반도체 칩(10b)을 본딩 스테이지(33)의 바로 위로 이동시킨다. 그리고, 제1 반도체 칩(10a)의 표면 범프 전극(22)과, 제2 반도체 칩(10b)의 오목부(23) 내의 솔더층(24)이 접속되도록, 제1 반도체 칩(10a)의 위에 제2 반도체 칩(10b)이 적층된다. 동일한 순서로, 첫 번째 제2 반도체 칩(10b)의 위에, 두 번째 및 세 번째 제2 반도체 칩(10b)이 적층된다 또한, 이 시점에서는 솔더층(24)은 경화되지 않은 상태로 유동성을 가지고 있다.
이 때, 도 7a에 도시된 바와 같이, 하방에 위치하는 반도체 칩의 표면 범프 전극(22)이, 상방에 위치하는 반도체 칩의 오목부(23)의 중심에 배치되지 않은 상태에서, 반도체 칩(10)이 서로 적층되면, 처음에는 반도체 칩(10)의 면 방향으로 오정렬된 상태에 있다. 그러나, 본 실시형태의 반도체 칩(10)의 오목부(23)가 절구 형상이므로, 반도체 칩(10)을 서로 더 근접시켜 가는 과정에서, 도 7b에 도시된 바와 같이, 표면 범프 전극(22)이 오목부(23)의 경사를 따라 슬라이딩하여, 오목부(23)의 중심에 들어가기 쉽게 되어 있다. 따라서, 반도체 칩(10)들의 적층 시에, 반도체 칩(10)의 면 방향으로 오정렬이 발생하기 어렵게 된다.
이어서, 도 6b에 도시된 바와 같이, 제3 반도체 칩(10c)이 적층된다. 제3 반도체 칩(10c)이, 흡인공(34b)에 발생되어 있는 음압에 의해 본딩 툴(34)에 지지되고, 본딩 툴(34)이 제3 반도체 칩(10c)을 본딩 스테이지(33)의 바로 위로 이동시킨다. 그리고, 세 번째 제2 반도체 칩(10b)의 표면 범프 전극(22)과 제3 반도체 칩(10c)의 오목부(23) 내의 솔더층(24)이 접속되도록, 세 번째 제2 반도체 칩(10b)의 위에 제3 반도체 칩(10c)이 적층된다. 각 반도체 칩(10)이 적층되면, 각 반도체 칩(10)의 각각의 솔더층(24)이 경화된다.
위와 같이 하여, 복수의 반도체 칩(10)이 적층되어, 칩 적층체(11)가 형성된다.
형성된 칩 적층체(11)는, 도 8a에 도시된 바와 같이, 일측면이 도포용 시트(37)로 덮인 도포 스테이지(36)에 배치된다. 그리고, 디스펜서(35)에 의해 칩 적층체(11)의 간극(26)(도 7a 및 도 7b 참조)에 언더필 재료(13)가 충진된다. 도포용 시트(37)에는, 불소계 시트나 실리콘계 접착제가 도포된 시트 등, 언더필 재료에 대한 젖음성이 작은 재료를 이용해도 된다. 그 후, 칩 적층체(11) 전체가 소정의 온도, 예를 들어 150℃ 정도에서 열처리되어 언더필 재료가 경화되고, 도 8b에 도시된 것과 같은 언더필 재료(13)가 충진된 칩 적층체(11)가 형성된다. 본 실시형태에서는, 도포용 시트(37)에 언더필 재료(13)에 대한 젖음성이 작은 재료로 이루어지는 시트를 이용하므로, 언더필 재료의 경화 시에 언더필 재료(13)가 도포용 시트(37)에 접착되기 어렵다.
다음으로, 도 9a에 도시된 바와 같이, 배선 기판(12)이 준비된다. 배선 기판(12)에는, 양면에 배선(미도시)이 형성된 절연 기재(12a)(예를 들어 유리 에폭시 기판)가 이용된다. 절연 기재(12a)의 일측면에는, 복수의 접속 패드(15)와, 접속 패드(15)의 표면에 마련되어 있으며 제3 반도체 칩(10c)과 접속되기 위한 와이어 범프(18)가 형성되어 있다. 절연 기재(12a)의 타측면에는, 외부 단자가 되는 솔더볼(17)과 접속되는 복수의 랜드(16)가 소정의 간격으로, 예를 들어 격자 형상으로 형성되어 있다. 복수의 접속 패드(15)와 복수의 랜드(16)는, 절연 기재(12a)를 관통하는 도전재로 전기적으로 접속되어 있다. 절연 기재(12a)의 양면의 각 배선은, 접속 패드(15)와 랜드(16)를 제외하고, 솔더 레지스트막 등의 절연막(12b)으로 덮여 있다. 또한, 배선 기판(12)은, 다이싱 라인(39)에 의해 반도체 장치(1)가 되는 영역이 구획되어 있다.
배선 기판(12)의 일측면에, 접속 패드(15) 및 와이어 범프(18)를 덮도록 하여, 경화 전의 접착 부재(19), 예를 들어 NCP가 도포된다. 도포된 접착 부재(19)가 경화되기 전에, 도 9b에 도시된 바와 같이, 배선 기판(12)의 일측면과 칩 적층체(11)의 제3 반도체 칩(10c)의 일측면이 대향하도록, 칩 적층체(11)가 배선 기판(12)에 적층된다. 이 때, 배선 기판(12)의 와이어 범프(18)와, 칩 적층체(11)의 제3 반도체 칩(10c)의 표면 범프 전극(22)이 접속된다. 이와 같이 칩 적층체(11)가 배선 기판(12)의 일측면에 탑재됨으로써, 칩 적층체(11)의 제1 반도체 칩(10a)가 배선 기판(12)으로부터 가장 떨어진 위치에 배치된다.
배선 기판(12)에 칩 적층체(11)가 탑재된 후에, 배선 기판(12)은, 칩 적층체(11)를 밀봉 수지(14)로 덮기 위해, 트랜스퍼 몰드 장치(미도시)의 상형과 하형으로 이루어지는 금형에 세팅된다. 금형의 상형에는 복수의 반도체 칩(10)을 일괄적으로 덮는 캐비티(미도시)가 형성되어 있고, 이 캐비티 내에 칩 적층체(11)가 수용된다. 그 후, 가열 용융된 밀봉 수지(14)를 캐비티 내에 주입하고 캐비티 내에서 칩 적층체(11)가 밀봉 수지(14)로 덮인다. 밀봉 수지(14)에는, 예를 들어 에폭시 수지 등의 열경화성 수지가 이용된다.
이어서, 캐비티 내를 밀봉 수지(14)로 충진한 상태에서, 소정의 온도(예를 들어 180℃ 정도)에서 밀봉 수지(14)가 경화된다. 이와 같이 하여, 도 9c에 도시된 바와 같이, 배선 기판(12)의 일측면에 탑재된 칩 적층체(11)를 덮는 밀봉 수지(14)가 형성된다. 또한, 소정의 온도에서 밀봉 수지(14)를 베이킹함으로써, 밀봉 수지(14)는 경화된다. 본 실시형태에서는, 언더필 재료(13) 및 접착 부재(19)에 의해 각 반도체 칩(10) 사이의 간극(26)이 충진된 후에 밀봉 수지(14)가 형성되기 때문에, 각 반도체 칩(10) 사이의 간극(26)에 존재하는 공기에 기인한 보이드의 발생이 억제된다.
배선 기판(12)의 일측면에 밀봉 수지(14)가 형성된 후에, 도 9d에 도시된 바와 같이, 배선 기판(12)의 타측면에 형성된 랜드(16)에, 반도체 장치(1)의 외부 단자가 되는 도전성 금속볼, 예를 들어 솔더볼(17)이 접속된다. 복수의 솔더볼(17)은, 배선 기판(12)의 각 랜드(16)의 위치와 일치하도록 형성된 복수의 흡인공을 구비한 마운트 툴(미도시)에 의해 흡착 지지되고, 각 랜드(16) 상에 일괄적으로 탑재되어도 좋다. 이어서, 배선 기판(12) 전체를 리플로우함으로써, 각 랜드(16)와 각 솔더볼(17)이 접속된다. 솔더볼(17)이 랜드(16)에 접속되면, 도 9e에 도시된 바와 같이, 소정의 다이싱 라인(39)을 따라 배선 기판(12)이 절단 분리되어, 복수의 CoC형 반도체 장치(1)가 형성된다.
본 실시형태에서 이용되는 칩 적층체(11)가, 메모리 칩과 인터페이스 칩으로 구성된 경우에 대해 설명하였으나, 로직 칩 등의 다른 반도체 칩 또는 실리콘 인터포저를 적용한 구성이어도 좋다.
이상, 설명한 바와 같이, 칩 적층체(11)를 구성하는 반도체 칩(10)이 절구 형상의 오목부(23)를 가짐으로써, 반도체 칩(10)들의 적층 시에, 오목부(23)에 수용되는 표면 범프 전극(22)이, 오목부(23)의 경사를 따라 오목부(23)의 중심으로 슬라이딩한다. 그 때문에, 표면 범프 전극(22)이 오목부(23)의 중심에서 접속되기 쉬워지고, 반도체 칩(10)의 면 방향의 반도체 칩(10)들의 오정렬이 발생하기 어렵게 된다.
또한, 오목부 내에 솔더층(24)이 마련됨으로써, 표면 범프 전극(22)의 표면 전체를 솔더층(24)이 덮도록 하여, 표면 범프 전극(22)과 오목부(23)가 접속되기 때문에, 반도체 칩(10) 사이의 접속 강도가 향상된다.
또한, 배선 기판(12)의 일측면으로부터 돌출된 표면 범프 전극(22)을 서로 접속하는 특허문헌 1의 구성에 비해, 본 실시형태의 구성은, 오목부(23) 내에 표면 범프 전극(22)이 수용되는 구성이므로, 반도체 칩(10) 사이의 간극(26)을 작게 할 수 있다. 이로써, 반도체 장치(1)가 박형화된다.
도 10은, 제1 실시형태의 변형예의 제2 반도체 칩(10b)과 제1 반도체 칩(10a)이 접속될 때의, 표면 범프 전극(22)의 주위의 구성을 보여주는 확대 단면도이다.
제2 반도체 칩(10b)의 타측면에 마련된 오목부(23)가, 제1 반도체 칩(10a)의 표면 범프 전극(22)을 완전히 수용할 수 있는 크기로 구성되어 있다. 구체적으로는, 오목부(23)의 깊이가, 표면 범프 전극(22)의 반도체 칩(10)으로부터의 돌출 높이보다 크게 되도록 구성되어 있다. 이와 같은 오목부(23)의 구성은, 제2 반도체 칩(10b)의 타측면에 형성된 오목부(23)에 한정되는 것이 아니라, 제3 반도체 칩(10c)의 타측면에 형성된 오목부(23)에도 적용된다.
이상과 같이, 오목부(23)가, 수용하는 표면 범프 전극(22)을 완전히 수용할 수 있는 크기로 구성됨으로써, 반도체 칩(10)이 서로 밀착하도록 적층되므로, 반도체 칩(10) 사이의 간극(26)이 없어지게 된다. 이로써, 반도체 장치(1) 전체가 더욱 박형화됨과 동시에, 반도체 칩 사이에 언더필 재료(13)를 충진할 필요가 없어지고, 반도체 장치(1)의 제조 비용이 억제된다.
(제2 실시형태)
도 11은, 본 발명의 제2 실시형태의 제2 반도체 칩(10b)의 표면 범프 전극(22)의 주위의 구성을 보여주는 확대 단면도이다.
본 실시형태의 제2 반도체 칩(10b)은, 실리콘 기판(21)의 일측면으로부터 타측면을 향해 실리콘 기판(21)을 관통하는 관통공(43)을 가지고 있다. 이 관통공(43)은, 실리콘 기판(21)의 타측면으로부터 실리콘 기판(21)의 내부로 연장되어 있는 제1 개구부(40)와, 실리콘 기판(21)의 일측면과 제1 개구부(40) 사이에 마련되어 있는 제2 개구부(41)를 가지고 있다.
실리콘 기판(21)의 타측면에 마련된 제1 개구부(40)는, 실리콘 기판(21)의 타측면 측으로부터 일측면 측을 향해 제1 축소율로 개구 면적이 작아지는 절구 형상으로 형성되어 있다. 또한, 제1 개구부(40)는, 실리콘 기판(21)의 타측면에, 실리콘 기판(21)의 일 변 및 실리콘 기판(21)의 일측면의 표면 범프 전극(22)의 열에 평행한 열을 이루도록, 실리콘 기판(21)의 중앙 영역에 형성되어 있다. 이 제1 개구부(40)에는, 예를 들어 Sn/Ag 솔더로 이루어지는 도전성 솔더층(24)이 마련되어 있다.
실리콘 기판(21)의 일측면과 제1 개구부(40) 사이에 마련된 제2 개구부(41)는, 실리콘 기판(21)의 타측면 측으로부터 일측면 측을 향해 제2 축소율로 개구 면적이 작아지는 절구 형상으로 형성되어 있다. 이 제2 개구부(41)에는, 예를 들어 Cu로 이루어지는 도전성 도체층(25)이 수용되어 있다. 이 때, 제2 개구부(41)의 제2 축소율은, 제1 개구부(40)의 제1 축소율보다 작다.
또한, 그 밖의 반도체 장치(1)의 구성 및 제조 방법은, 제1 실시형태와 동일하므로 생략한다.
본 실시형태에서도, 제1 실시형태와 동일한 효과가 얻어진다.
이상, 본 발명의 반도체 장치의 구체적인 구성에 대해 각 실시형태에 기초하여 설명하였지만, 본 발명은, 전술한 실시형태에 한정되는 것이 아니라, 본 발명의 요지를 벗어나지 않는 범위에서, 전술한 실시형태에 대한 여러 가지 변경이 가능함은 물론이다. 예를 들어, 상기의 각 실시형태에서는, 중앙 영역에 표면 범프 전극이 열을 이루어 배치된 반도체 칩에 대해 설명하였으나, 표면 범프 전극이 임의로 배치된 반도체 칩에 본 발명을 적용해도 좋다.

Claims (7)

  1. 절연성을 가진 기판;
    상기 기판의 일측면에 마련된 복수의 범프 전극;
    상기 기판의 타측면에 마련된 복수의 오목부; 및
    상기 오목부에 배치된 솔더층을 가지되,
    상기 오목부는, 상기 기판의 상기 타측면 측으로부터 상기 일측면 측을 향해 개구 면적이 작아지도록 형성되어 있는 것을 특징으로 하는 반도체 칩.
  2. 제1항에 있어서,
    상기 기판에는, 상기 오목부로부터 상기 기판의 상기 일측면까지 관통되어 있는 연통부가 형성되고, 상기 연통부 내에는 도체층이 배치되며, 상기 도체층을 통해, 상기 범프 전극과 상기 솔더층이 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 칩.
  3. 제1항 또는 제2항에 있어서,
    상기 오목부는 절구 형상으로 형성되어 있는 것을 특징으로 하는 반도체 칩.
  4. 절연성을 가진 기판;
    상기 기판의 일측면에 마련된 복수의 범프 전극; 및
    상기 기판의 상기 일측면 측으로부터 타측면 측을 향해 상기 기판을 관통하는 관통공을 가지되,
    상기 관통공은, 상기 기판의 상기 타측면으로부터 상기 기판의 내부에 연장된 제1 개구부와, 상기 기판의 상기 일측면과 상기 제1 개구부 사이에 마련되어 있는 제2 개구부로 구성되고, 상기 제1 개구부는, 상기 기판의 상기 타측면 측으로부터 상기 일측면 측을 향해 제1 축소율로 개구 면적이 작아지도록 형성되며, 상기 제2 개구부는, 상기 기판의 상기 타측면 측으로부터 상기 일측면 측을 향해 상기 제1 축소율보다 작은 제2 축소율로 개구 면적이 작아지도록 형성되어 있는 것을 특징으로 하는 반도체 칩.
  5. 제4항에 있어서,
    상기 제1 개구부와 상기 제2 개구부가 각각 절구 형상으로 형성되어 있는 것을 특징으로 하는 반도체 칩.
  6. 절연 기재로 이루어진 배선 기판;
    상기 배선 기판의 일측면에 탑재된 칩 적층체; 및
    상기 칩 적층체를 덮도록 상기 배선 기판의 상기 일측면에 형성된 밀봉 수지를 가지되,
    상기 칩 적층체는, 기판과 상기 기판의 일측면에 마련된 복수의 범프 전극. 및 상기 기판의 타측면에 마련되어 상기 기판의 상기 타측면 측으로부터 상기 일측면 측을 향해 개구 면적이 좁아지는 복수의 오목부를 가지는 복수의 반도체 칩이 적층되어 구성되어 있으며, 상기 반도체 칩들은 서로, 상기 오목부 내에 상기 범프 전극이 수용되어 적층되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 오목부는 절구 형상으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11626370B2 (en) 2020-09-23 2023-04-11 Samsung Electronics Co., Ltd. Interconnection structure of a semiconductor chip and semiconductor package including the interconnection structure

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190014993A (ko) * 2017-08-04 2019-02-13 에스케이하이닉스 주식회사 지시 패턴을 포함하는 반도체 패키지
JP6892360B2 (ja) * 2017-09-19 2021-06-23 キオクシア株式会社 半導体装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6107109A (en) * 1997-12-18 2000-08-22 Micron Technology, Inc. Method for fabricating a semiconductor interconnect with laser machined electrical paths through substrate
JP2000150701A (ja) * 1998-11-05 2000-05-30 Shinko Electric Ind Co Ltd 半導体装置並びにこれに用いる接続用基板及びその製造方法
JP2003318178A (ja) * 2002-04-24 2003-11-07 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP3972813B2 (ja) 2002-12-24 2007-09-05 セイコーエプソン株式会社 半導体装置の製造方法
WO2004064159A1 (ja) 2003-01-15 2004-07-29 Fujitsu Limited 半導体装置及び三次元実装半導体装置、並びに半導体装置の製造方法
US7598167B2 (en) * 2004-08-24 2009-10-06 Micron Technology, Inc. Method of forming vias in semiconductor substrates without damaging active regions thereof and resulting structures
JP4694305B2 (ja) * 2005-08-16 2011-06-08 ルネサスエレクトロニクス株式会社 半導体ウエハの製造方法
US20080284045A1 (en) 2007-05-18 2008-11-20 Texas Instruments Incorporated Method for Fabricating Array-Molded Package-On-Package
KR20090047776A (ko) 2007-11-08 2009-05-13 삼성전자주식회사 반도체 소자 및 그 형성 방법
JP5212118B2 (ja) 2009-01-05 2013-06-19 日立金属株式会社 半導体装置およびその製造方法
KR20110000960A (ko) * 2009-06-29 2011-01-06 삼성전자주식회사 반도체 칩, 스택 모듈, 메모리 카드 및 그 제조 방법
KR101302564B1 (ko) 2009-10-28 2013-09-02 한국전자통신연구원 비아 형성 방법 및 이를 이용하는 적층 칩 패키지의 제조 방법
JP2011243724A (ja) 2010-05-18 2011-12-01 Elpida Memory Inc 半導体装置およびその製造方法
JP2012119368A (ja) 2010-11-29 2012-06-21 Elpida Memory Inc 半導体装置の製造方法
JP5972537B2 (ja) * 2011-07-27 2016-08-17 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
JP2013115382A (ja) * 2011-11-30 2013-06-10 Elpida Memory Inc 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11626370B2 (en) 2020-09-23 2023-04-11 Samsung Electronics Co., Ltd. Interconnection structure of a semiconductor chip and semiconductor package including the interconnection structure

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