KR101302564B1 - 비아 형성 방법 및 이를 이용하는 적층 칩 패키지의 제조 방법 - Google Patents

비아 형성 방법 및 이를 이용하는 적층 칩 패키지의 제조 방법 Download PDF

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Abstract

비아 형성 방법이 제공된다. 상기 비아 형성 방법은 기판 내에 비아홀을 형성하는 것을 포함한다. 상기 비아홀을 갖는 기판을 제1 용액에 담궈 상기 비아홀을 상기 제1 용액으로 채운다. 상기 기판이 담긴 상기 제1 용액에 금속 입자를 함유하는 제2 용액을 제공하여 상기 비아홀에 금속 입자를 침강시킨다. 상기 금속 입자로 채워진 상기 비아홀을 갖는 기판에 대하여 열처리하는 제1 경화(curing) 공정을 수행하여 상기 비아홀 내에 비아를 형성한다. 아울러, 이를 이용하는 적층 칩 패키지의 제조 방법이 제공된다.
비아, 적층 칩 패키지

Description

비아 형성 방법 및 이를 이용하는 적층 칩 패키지의 제조 방법 {Method of forming a via and method of fabricating chip stack package thereof}
본 발명은 비아 형성 방법 및 이를 이용하는 적층 칩 패키지의 제조 방법에 관한 것으로, 보다 상세하게는 금속 입자를 함유하는 용액을 이용하는 비아 형성 방법 및 이를 이용하는 적층 칩 패키지의 제조 방법에 관한 것이다.
본 발명은 지식경제부, 산업기술연구회의 협동연구사업 일환으로 수행한 연구로부터 도출된 것이다 [과제명: 차세대 반도체 MCP 핵심기술 개발 사업].
반도체 칩은 능동 소자 또는 수동 소자 등을 포함하며, 이러한 소자들은 다양한 형태의 배선으로 연결된다. 아울러, 최근에 전자 제품의 소형화 및 고기능화 추세에 맞춰 패키지 구조에서 집적화가 요구됨에 따라, 반도체 칩이 다른 반도체 칩 상에 실장된 형태의 적층 칩 패키지가 출시되고 있으며, 이 경우에도 반도체 칩들을 서로 전기적으로 연결하기 위해 배선이 사용될 수 있다.
상기 배선은 동일 레벨에 있는 소자들을 연결시키거나 서로 다른 레벨에 있 는 소자들을 수직적으로 연결시킨다. 이들 배선 중 수직 형태의 배선은 다양한 방법으로 형성될 수 있다. 반도체 칩 내의 수직 배선은 소자들 사이의 층간 절연막 내에 홀을 형성한 후에, 홀을 채우도록 도전막을 증착하고, 홀 외부의 도전막을 식각하여 형성될 수 있다. 그러나, 도전막이 구리인 경우에는 식각이 진행되지 않아 다마신(damascene) 공정을 사용한다.
또한, 상술한 적층 칩 패키지에서 서로 다른 레벨의 패키지들을 전기적으로 연결하는 배선은 와이어 본딩 또는 반도체 칩을 관통하는 비아를 이용하며, 최근에 패키지의 고집적화 요구에 따라, 비아에 의한 배선이 각광을 받고 있다. 이러한 비아 형성 방법으로는 전기도금법, 레이저 리플로우, 디핑(dipping)법 등이 있다. 비아 형성시 레이저 리플로우나 디핑법은 5 Mpa 이상의 고압 공정이 요구되는 문제점을 갖고 있으므로, 주로 전기도금법을 이용하며, 이에 대한 구체적인 과정은 다음과 같다.
도 1 내지 도 2는 종래의 비아 형성 방법을 설명하기 위한 공정 단면도들이다.
도 1을 참조하면, 전자 소자들이 형성된 활성면을 갖는 반도체 기판(10) 상에 절연층(12)을 형성한 후에, 반도체 기판(10)의 소정 부분을 패터닝하여 비아홀(11)을 형성한다. 계속해서, 비아홀(11)의 내측면에 절연막(14)을 형성한다.
비아홀(11)의 내측면을 따라 씨드층(16)을 형성하며, 씨드층(16)은 구리로 형성될 수 있다. 구리 전해도금을 이용하여 씨드층(16) 상에 구리를 증착함으로써 비아홀(11)을 채우는 비아(18)를 형성한다. 이 경우에, 구리는 비아홀(11) 뿐만 아 니라 반도체 기판(10)의 표면 상까지 증착되어 과잉막(over burden; 20)이 형성된다.
도 2를 참조하면, 비아(18)를 제외한 반도체 기판(10)을 노출시키기 위해 화학적기계적연마 공정(chemical mechanical polishing; CMP; 22)을 이용하여 과잉막(20)을 제거한다. 만약, 비아(18)가 구리가 아닌 다른 물질로 형성된 경우에는 식각을 이용하여 과잉막을 제거할 수 다.
종래 전기도금법에 의해 비아(18)를 형성하는 경우에, 비아홀(11) 내측에 씨드층(16)을 형성해야 한다. 이는 비아(18)의 제조 과정을 복잡하게 만드는 원인으로 작용한다. 또한, 전기도금법은 장시간을 요구할 뿐만 아니라, 비아홀(11)의 종횡비(aspect ratio)가 증가되는 경우에 비아(18) 내에 보이드(void) 또는 심(seam)이 형성되어 배선 저항이 증가된다.
아울러, 전기도금법에 의하는 경우에 과잉막(20)을 제거하기 위한 별도의 공정, 상술한 화학적기계적연마 공정 또는 식각 공정을 수반한다. 화학적기계적 연마 공정(22)인 경우에, 하부막의 손상을 방지하기 위해 반도체 기판(10) 상에 연마 저지막이 추가로 형성되거나 연마 저지막이 없는 경우에는 상기 공정이 일정한 시간 동안만 진행되도될 조절되어야 한다. 즉, 상기 공정으로 인하여 비아(18)는 더 복잡한 과정을 통해 형성된다.
본 발명이 이루고자 하는 기술적 과제는 제조 공정을 단순화함과 아울러서, 배선 저항의 증가를 방지하여 우수한 신뢰성을 갖는데 기여하는 비아 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 제조 공정을 단순화함과 아울러서, 배선 저항의 증가를 방지하여 우수한 신뢰성을 갖는데 기여하는 적층 칩 패키지의 제조 방법을 제공하는데 있다.
본 발명의 목적은 이상에서 언급된 목적으로 제한되지 않으며, 언급되지 않은 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 이루기 위한 본 발명의 일 양태에 따르면, 상기 비아 형성 방법은 기판 내에 비아홀을 형성하는 것을 포함한다. 상기 비아홀을 갖는 기판을 제1 용액에 담궈 상기 비아홀을 상기 제1 용액으로 채운다. 상기 기판이 담긴 상기 제1 용액에 금속 입자를 함유하는 제2 용액을제공하여 상기 비아홀에 금속 입자를 침강시킨다. 상기 금속 입자로 채워진 상기 비아홀을 갖는 기판에 대하여 열처리하는 제1 경화(curing) 공정을 수행하여 상기 비아홀 내에 비아를 형성한다.
본 발명의 몇몇 실시예에서, 상기 금속 입자는 구리, 은, 금 및 주석으로 이루어진 일 군으로 선택된 어느 하나를 포함한다.
다른 실시예들에서, 상기 제2 용액의 용매는 상기 제1 용액보다 크거나 동일한 밀도를 가질 수 있다.
또 다른 실시예들에서, 상기 제1 용액은 에탄올, 메탄올 및 이소피로필 알코올 함유할 수 있다.
또 다른 실시예들에서, 상기 제1 경화 공정은 상기 잔류된 용액의 비등점 이상의 온도에서 진행될 수 있다.
또 다른 실시예들에서, 상기 제1 경화 공정을 수행하기 전에, 스퀴저를 이용하여 상기 기판의 표면 상에 잔존한 금속입자를 제거할 수 있다.
또 다른 실시예들에서, 상기 비아홀에 금속 입자를 침강시키는 단계 동안에, 스퀴저를 이용하여 상기 기판의 표면 상에 침강된 금속입자를 제거할 수 있다.
또 다른 실시예들에서, 도전성 페이스트를 이용한 프린트 공정 또는 임프린트 공정을 이용하여 상기 비아 상에 배선 패턴을 형성하고, 상기 배선 패턴을 갖는 기판에 대하여 열처리하는 제2 경화 공정을 수행할 수 있다. 상기 비아는 상기 비아홀보다 낮은 레벨로 형성되되, 상기 제2 경화 공정에 의해 상기 배선 패턴은 상기 비아 상에 리세스부를 갖도록 형성될 수 있다.
또 다른 실시예들에서, 상기 비아홀을 형성하는 단계 전에, 상기 비아홀의 내측면을 따라 절연막 및 확산 방지막을 순차적으로 형성할 수 있다.
상기 기술적 과제를 이루기 위한 본 발명의 다른 양태에 따르면, 적층 칩 패키지의 제조 방법은 기판 내에 비아홀을 형성하는 것을 포함한다. 상기 비아홀을 갖는 기판을 제1 용액에 담군 상태에서 진공을 이용하여 비아홀 내의 기포를 제거한다. 상기 기판이 담긴 상기 제1 용액에 금속 입자를 함유하는 제2 용액을제공하 여 상기 비아홀에 금속 입자를 침강시킨다. 상기 금속 입자로 채워진 상기 비아홀을 갖는 기판에 대하여 열처리하는 제1 경화(curing) 공정을 수행하여 상기 비아홀 내에 비아를 형성한다. 범프를 통하여 상기 비아의 하부와 배선 기판 사이를 전기적으로 연결한다.
본 발명의 몇몇 실시예에서, 도전성페이스트를 이용한 프린트 공정 또는 임프린트 공정을 이용하여 상기 비아 상에 재배선층을 형성하고, 상기 재배선층을 갖는 기판에 대하여 열처리하는 제2 경화 공정을 수행할 수 있다. 상기 비아는 상기 비아홀보다 낮은 레벨로 형성되되, 상기 제2 경화 공정에 의해 상기 재배선층은 상기 비아 상에 리세스부를 갖도록 형성될 수 있다. 상기 기판 상에 전자 소자를 구비하는 반도체 칩을 적층하여 형성하되, 상기 반도체 칩의 배면에 형성된 범프는 상기 리세스부에 수용될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명에 따르면, 기판의 비아홀에 금속 입자를 함유하는 용액을 비아홀에 제공한 후에 기판에 대하여 저온으로 열처리함으로써, 단순한 공정에 의해 단시간 내에 비아를 형성할 수 있다. 또한, 금속 입자를 함유하는 용액을 비아홀에 제공하기 전에, 비아홀을 진공을 이용하여 기포를 제거하고 소정 용액으로 채움으로써, 비아홀 내에 보이드 또는 심의 발생없이 신뢰성 높은 비아가 형성될 수 있다. 아울 러, 상기 열처리가 저온으로 진행되어 하부막에 손상을 주지 않음으로써 기판 내 소자들의 신뢰성을 확보할 수 있다.
한편, 비아 상에 도전성 페이스트를 형성한 후에, 저온 열처리함으로써 비아 상에 리세스부를 갖는 재배선층을 형성할 수 있다. 이러한 리세스부는 기판 상에 적층되는 반도체 칩의 범프와 접합성을 향상시키는데 기여한다.
이하, 첨부한 도면들 및 후술되어 있는 내용을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 구성요소들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 또한, 구성요소가 다른 구성요소의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 구성요소의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 또한, "하부(below)"로 지칭되는 것 역시 다른 구성요소의 바로 아래 뿐만 아니라 중간에 다른 층 등을 개재한 경우를 모두 포함한다. 명세서 전반에 걸쳐서 기술되는 상부, 하부, 좌측 및 우측으로 지칭하는 것은 도면을 바라보는 관점에 따라서 이와 반대로 해석될 수 있다.
이하, 도 3 내지 도 9를 참조하여, 본 발명의 일 실시예에 따른 비아 형성 방법에 대하여 상세히 설명하기로 한다. 도 3 내지 도 9는 본 발명의 일 실시예에 따른 비아 형성 방법을 설명하기 위한 공정 단면도이다.
도 3을 참조하면, 활성면 및 배면을 갖는 기판(102)을 제공한다. 기판(102)은 반도체 기판 또는 유리 기판일 수 있으며, 반도체 기판의 경우에 실리콘 기판, SOI(Silicon On Insulator) 기판 또는 화합물 반도체 기판일 수 있다. 아울러, 활성면은 도면에서 기판(102)의 상부면으로서 예시되고 있으며, 능동 소자 또는 수동 소자가 형성된 면이다.
다음으로, 기판(102) 상에 활성면을 덮는 보호막으로서 절연층(104)을 형성할 수 있다. 절연층(104)은 실리콘 산화막, 실리콘 질화막 또는 폴리이미드막으로 형성될 수 있다.
이어서, 절연층(104)을 갖는 기판(102)의 소정 부분에 개구부를 갖는 마스크 패턴, 예컨대 LTO 마스크 패턴을 형성한 후에, 마스크 패턴을 식각 마스크로 하여 개구부에 의해 노출된 절연층(104) 및 기판(102)을 차례로 식각할 수 있다. 이 경우에, 식각은 DRIE(Deep Reactive Ion Etching)에 의해 진행될 수 있으며, DRIE는 황화불소 가스 및 산소 가스를 사용하여 진행될 수 있다. 그 결과, 소정 깊이를 갖는 비아홀(103)이 형성된다.
계속해서, 비아홀(103)의 내측면을 따라 절연막(106)을 형성할 수 있다. 이는 비아홀(103) 내에 형성될 비아와 기판(102) 사이에 전기적으로 절연하기 위함이 다. 절연막(106)은 우수한 단차 도포성(step coverage)을 갖는 O3-TEOS를 이용하는 화학적기상증착법(CVD)에 의해 형성될 수 있다.
절연막(106)이 형성된 비아홀(103)을 따라 확산 방지막(108)을 형성할 수 있다. 확산 방지막(108)은 추후 형성될 비아와 동일한 금속막 또는 다른 금속막으로 형성될 수 있다. 확산 방지막(108)은 구리, 금, 은, 주석, 텅스텐, 타이타늄(Ti) 또는 타이타늄 질화막 등으로 형성될 수 있다. 이러한 확산 방지막은 콘택의 접촉성을 향상시키고, 금속 물질이 비아홀(103)을 채우는 경우에 금속이 기판(102) 내로 확산되는 것을 방지하기 위해 형성된다.
도 4를 참조하면, 비아홀(103)을 갖는 기판(102)을 제1 용액(30)이 채워진 액조에 담근다. 이 경우에, 비아홀(103) 내부에 발생하는 기포가 제거되도록 기판(102) 전체를 진공에서 소정 시간동안 담근다. 즉, 예비 젖음(pre-wetting) 공정을 수행하여 비아홀(103)은 기포없이 제1 용액(30)으로 채워진다. 이러한 예비 젖음 공정에 사용되는 제1 용액은 기판(102)의 활성면과 식각 반응이 발생하지 않는 안정성을 가짐과 아울러서, 활성면의 배선들이 확산 반응을 일으키는 온도보다 낮은 비등점을 갖는 용액일 수 있으며, 예를 들어, 에탄올, 메탄올, 이소피로필 알코올 등의 알코올류일 수 있다.
도 5를 참조하면, 기판(102)이 담긴 액조에 금속 입자들(110)을 함유하는 제2 용액(32)을 제공한다. 금속 입자(110)는 수십 nm 내지 수백 nm의 사이즈를 가질 수 있으며, 구리, 은, 금 및 주석으로 이루어진 일 군으로 선택된 어느 하나일 수 있다. 아울러, 제2 용액(32)은 제1 용액(30)보다 크거나 동일한 밀도를 가짐과 아울러서, 제1 용액(30)과 마찬가지로, 안정성 및 낮은 비등점을 갖는 용액일 수 있다. 예컨대, 제2 용액(32)은 제1 용액(30)과 동일한 에탄올일 수 있다.
금속 입자들(110)를 함유하는 제2 용액(32)이 제공되고 소정 시간 경과함으로써, 금속 입자들(110)은 비아홀(103) 내에 자유 침강하여 퇴적된다. 비아홀(103) 내부는 예비 젖음 공정으로 인하여 기포없이 금속 입자들(110)로만 채워질 수 있다.
도 6을 참조하면, 비아홀(103)이 금속 입자들(110)로 채워진 기판(102)을 액조에서 꺼내어 건조하는 과정에서 스퀴저(squeezer; 34)를 이용하여 기판(102)의 표면을 긁는 과정을 거칠 수 있다. 그 결과, 비아홀(103) 내부를 제외한 기판(102) 표면 상에 잔존한 금속 입자들(110)을 제거할 수 있다. 한편, 이러한 스퀴저(34)를 이용하여 금속 입자들(110)을 제거하는 과정은 기판(102)이 제2 용액(32)에 담겨 있는 동안에 진행될 수 있다.
도 7을 참조하면, 비아홀(103)이 금속 입자들(110)로 채워진 기판(102)에 대하여 소정 온도로 열처리하는 제1 경화(curing) 공정(36)을 수행한다. 제1 경화 공정(36)은 제1 및 제2 용액들의 비등점들보다 높은 온도로 진행되나, 활성면의 배선들이 확산 반응을 일으키는 온도보다 낮게 진행될 수 있으며, 약 80 내지 120℃ 일 수 있다. 제1 및 제2 용액들이 에탄올인 경우에, 열처리는 약 80 ℃ 로 진행될 수 있다.
그 결과, 비아홀(103) 내에 잔류된 용액들이 제거됨으로써 금속 입자들(110)이 서로 밀착하게 되어 전체 부피가 감소하게 된다. 이에 따라, 비아홀(103) 내에 보이드 없이 금속 입자들(110)이 밀착된 비아(112)가 형성된다. 이 경우에, 금속 입자들(110) 전체 부피가 감소됨에 따라 비아(112)는 비아홀(103)보다 낮은 레벨을 갖도록 형성될 수 있다. 한편, 제1 경화 공정(36) 상술한 바와 같이 저온 공정으로 진행되어 기판 내의 소자들의 신뢰성을 확보할 수 있다.
도 8을 참조하면, 비아(112) 상에 활성면의 도전성 패드와 전기적으로 연결되는 배선 패턴(114)을 형성할 수 있다. 배선 패턴(114)은 통상적인 패터닝 공정을 통해 형성될 수 있거나, 도전성 페이스트를 이용한 프린트 공정 또는 임프린트(imprint) 공정에 의해 형성될 수 있다. 이 경우에, 도전성 페이스트는 구리 또는 은으로 형성될 수 있다. 이에 더하여, 프린트 공정 또는 임프린트(imprint) 공정에 의하는 경우에 도전성 페이스트를 증착하기 전에 비아(112) 상에 양호한 접착성을 위해 주석막이 추가로 형성될 수 있다.
도 9를 참조하면, 배선 패턴(114)을 갖는 기판(102)에 대하여 열처리하는 제2 경화 공정(38)을 진행할 수 있다. 제2 경화 공정(38)은 제1 및 제2 용액의 비등점들보다 높은 온도로 진행되나, 활성면의 배선들이 확산 반응을 일으키는 온도보다 낮게 진행될 수 있으며, 약 120 내지 350 ℃ 로 진행될 수 있다.
예를 들어, 비아(112)가 구리로 형성되는 경우에 제2 경화 공정(38)은 약 120 내지 350℃ 로 진행되어 도전 특성을 향상시킬 수 있다. 또한, 비아(112)가 은으로 형성되는 경우에 제2 경화 공정(38)은 약 120 내지 350℃ 로 진행됨으로써 비아홀(103) 내에서 산화은이 은으로 환원되어 전기적 특성을 향상시킨다.
아울러, 제2 경화 공정(38)에 의해 금속 입자들(110)의 전체 부피가 감소되어 배선 패턴(114)은 비아홀(103) 내부의 프로파일을 따라 형성될 수 있다. 그 결과, 배선 패턴(114)은 비아(112) 상에 자발적으로 형성되는 리세스부(116)를 가질 수 있다.
본 실시예에서는 적층 칩 패키지의 제조를 위한 비아를 예로 들었으나, 상술한방법은 이에 제한되지 않고, 활성면 내의 수직 배선인 콘택 플러그를 형성하는 과정에도 적용가능하다. 아울러, 상기 비아홀을 갖는 기판을 제1 용액에 담궈 상기 비아홀을 상기 제1 용액으로 채우는 단계는 전해도금, 무전해 도금 및 듀얼 다마신 공정에서도 적용가능하여, 보이드 또는 심이 없는 비아를 형성하는데 기여할 수 있다.
이하, 도 10을 참조하여, 본 발명의 일 실시예에 따른 적층 칩 패키지의 제조 방법에 대하여 설명하기로 한다. 도 10은 본 발명의 일 실시예에 따른 적층 칩 패키지의 제조 방법에 의해 제작된 멀티 칩 패키지이다.
제1 반도체 칩(100)은 활성면 및 배면을 갖는 제1 기판(102), 제1 기판(102)을 관통하는 제1 비아홀(103), 제1 비아홀(103)을 채우는 제1 비아(112), 활성면에 배치되는 제1 칩 패드(118) 및 제1 비아(112)와 제1 칩 패드(118)를 전기적으로 연결함과 아울러서 제1 비아(112) 상에 제1 리세스부(116)를 갖는 배선 패턴인 제1 재배선층(114)을 갖도록 형성될 수 있다. 여기서, 제1 반도체 칩(100)의 활성면은 메모리 소자, 이미지 소자 또는 논리 소자 등으로 형성될 수 있다.
이러한 제1 비아홀(103), 제1 비아(112) 및 제1 재배선층(114)은 본 발명의 일 실시예에 따른 비아 형성 방법에 의해 형성될 수 있으므로, 이에 대한 과정은 생략하기로 한다.
본 실시예인 비아 형성 방법에 의해 제작된 제1 비아(112)가 배면에서 노출되도록 제1 기판(102)의 배면을 기계적으로 그라인딩할 수 있다. 이외에도 배면의 일부를 제거하기 위해 화학적기계적연마 공정 또는 식각 공정이 이용될 수 있다. 이어서, 배면에서 노출된 제1 비아(112)에 제1 범프(122)를 형성할 수 있다.
한편, 제2 반도체 칩(200)이 제공될 수 있다. 제2 반도체 칩(200)은 제1 반도체 칩(100)과 마찬가지로, 활성면 및 배면을 갖는 제2 기판(202), 제2 기판(202)을 관통하는 제2 비아홀(203), 제2 비아홀(203)을 채우는 제2 비아(212), 활성면에 배치되는 제2 칩 패드(218), 제2 비아(212)와 제2 칩 패드(218)를 전기적으로 연결함과 아울러서 제2 비아(212) 상에 제2 리세스부(216) 갖는 제2 재배선층(214) 및 제2 비아(212)의 하부와 연결되는 제2 범프(220)를 갖도록 형성될 수 있다. 제2 반도체 칩(200)도 제1 반도체 칩의 제조 과정과 실질적으로 동일한 방법으로 형성될 수 있다.
이 경우에, 패키지의 집적화를 높이기 위해 제2 반도체 칩(200)을 제1 반도체 칩(100)에 적층시켜 이들 사이를 전기적으로 연결시킨다. 이러한 연결은 제2 반도체 칩(200)의 제2 범프(220)가 제1 반도체 칩(100)의 제1 리세스부(116)에 수용됨으로써 이루어진다. 제1 리세스부(116)가 U자형으로 오목하게 형성되어 있으므 로, 제2 범프(220)와 제1 재배선층(114) 사이의 접합성이 우수하게 되어 접촉 저항이 감소할 수 있다.
계속해서, 적층된 반도체 칩들(100, 200)을 배선 기판(300)에 적층하여 이들 사이를 전기적으로 연결할 수 있다. 여기서, 배선 기판(300)은 기판 몸체(302), 기판 몸체(302)의 상부에 개구부를 갖는 상부 절연막(306) 및 상부의 개구부에 배치되는 기판 패드(304)를 구비하도록 형성될 수 있다. 이에 더하여, 배선 기판(300)은 기판 몸체(302)의 하부에 개구부를 갖는 하부 절연막(310), 하부의 개구부에 배치되는 볼 패드(308) 및 볼 패드(308)와 전기적으로 연결되는 도전성 볼(312)을 갖도록 형성될 수 있다. 도면에서는 배선기판(10)으로 인쇄회로기판을 예시하였지만, 테이프 배선기판, 세라믹 배선기판 또는 실리콘 배선기판이 사용될 수있다.
반도체 칩들(100, 200)과 배선 기판(300) 사이의 연결은 제1 범프(122)와 기판 패드(304)를 서로 연결함으로써 이루어진다.
계속해서, 적층된 칩들을 외부로부터 보호하기 위해 적층된 칩들을 봉합하는 봉지부가 형성될 수 있다. 이러한 봉지부(미도시)는 에폭시 수지로 형성될 수 있으며, 트랜스퍼 몰딩(transfer molding) 방법, 인젝션 몰딩(injecting molding) 방법, 스크린 프린팅(screen printing) 방법 그리고 디스펜싱(dispensing) 방법 중에서 선택하여 형성될 수 있다
이에 따라, 제1 및 제2 반도체 칩들(100, 200) 및 배선 기판(300)이 수직으로 적층된 적층 칩 패키지가 완성된다.
이상에서 대표적인 실시예를 통하여 본 발명에 대하여 상세하게 설명하였으나, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 상술한 실시예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다. 그러므로 본 발명의 권리 범위는 설명된 실시예에 국한되어 정해져서는 안 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태에 의하여 정해져야 한다.
도 1 내지 도 2는 종래의 비아 형성 방법을 설명하기 위한 공정 단면도들이다.
도 3 내지 도 9는 본 발명의 일 실시예에 따른 비아 형성 방법을 설명하기 위한 공정 단면도이다.
도 10은 본 발명의 일 실시예에 따른 적층 칩 패키지의 제조 방법에 의해 제작된 멀티 칩 패키지이다.

Claims (20)

  1. 기판 내에 비아홀을 형성하는 단계
    상기 비아홀을 갖는 기판을 제1 용액에 담근 상태에서 진공을 뽑아내어 상기 비아홀 내에 존재하는 기포를 제거하며 상기 비아홀을 상기 제1 용액으로 채우는 단계
    상기 기판이 담긴 상기 제1 용액에 금속 입자를 함유하는 제2 용액을 제공하여 상기 비아홀에 금속 입자를 침강시키는 단계 및
    상기 금속 입자로 채워진 상기 비아홀을 갖는 기판에 대하여 열처리하는 제1 경화(curing) 공정을 수행하여 상기 비아홀 내에 비아를 형성하는 단계를 포함하는 비아 형성 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 금속 입자는 구리, 은, 금 및 주석으로 이루어진 일 군으로 선택된 어 느 하나를 포함하는 것인 비아 형성 방법.
  4. 제 1 항에 있어서,
    상기 제2 용액의 용매는 상기 제1 용액보다 크거나 동일한 밀도를 갖되, 상기 제1 용액은 에탄올, 메탄올 또는 이소피로필 알코올을 함유하는 것인 비아 형성 방법.
  5. 제 1 항에 있어서,
    상기 제1 경화 공정은 상기 제1 용액 및 상기 제2 용액의 비등점 온도보다 높고, 상기 기판의 활성면 배선들이 확산 반응을 일으키는 온도보다 낮은 온도에서 진행되는 비아 형성 방법.
  6. 제 1 항에 있어서,
    상기 제1 경화 공정을 수행하기 전에, 스퀴저를 이용하여 상기 기판의 표면 상에 잔존한 금속입자를 제거하는 단계를 더 포함하는 것인 비아 형성 방법.
  7. 제 1 항에 있어서,
    상기 비아홀에 금속 입자를 침강시키는 단계 동안에, 스퀴저를 이용하여 상기 기판의 표면 상에 침강된 금속입자를 제거하는 단계를 더 포함하는 것인 비아 형성 방법.
  8. 제 1 항에 있어서,
    도전성 페이스트를 이용한 프린트 공정 또는 임프린트 공정을 이용하여 상기 비아 상에 배선 패턴을 형성하는 단계
    상기 배선 패턴을 갖는 기판에 대하여 열처리하는 제2 경화 공정을 수행하는 단계를 더 포함하는 것인 비아 형성 방법.
  9. 제 8 항에 있어서,
    상기 제1 공정에 의해 상기 비아는 상기 비아홀보다 작은 부피로 형성되며, 상기 제2 경화 공정에 의해 상기 배선 패턴은 상기 비아 상에 리세스부를 갖도록 형성되는 것인 비아 형성 방법.
  10. 제 1 항에 있어서,
    상기 비아홀을 상기 제1 용액으로 채우는 단계 전에, 상기 비아홀의 내측면을 따라 절연막 및 확산 방지막을 순차적으로 형성하는 단계를 더 포함하는 것인 비아 형성 방법.
  11. 기판 내에 비아홀을 형성하는 단계
    상기 비아홀을 갖는 기판을 제1 용액에 담근 상태에서 진공을 뽑아내어 상기 비아홀 내에 존재하는 기포를 제거하며 상기 비아홀을 상기 제1 용액으로 채우는 단계
    상기 기판이 담긴 상기 제1 용액에 금속 입자를 함유하는 제2 용액을 제공하여 상기 비아홀에 금속 입자를 침강시키는 단계
    상기 금속 입자로 채워진 상기 비아홀을 갖는 기판에 대하여 열처리하는 제1 경화(curing) 공정을 수행하여 상기 비아홀 내에 비아를 형성하는 단계 및
    범프를 통하여 상기 비아의 하부와 배선 기판 사이를 전기적으로 연결하는 단계를 포함하는 적층 칩 패키지의 제조 방법.
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