KR102633148B1 - 관통 비아를 포함하는 반도체 장치 및 이의 제조 방법 - Google Patents

관통 비아를 포함하는 반도체 장치 및 이의 제조 방법 Download PDF

Info

Publication number
KR102633148B1
KR102633148B1 KR1020190062329A KR20190062329A KR102633148B1 KR 102633148 B1 KR102633148 B1 KR 102633148B1 KR 1020190062329 A KR1020190062329 A KR 1020190062329A KR 20190062329 A KR20190062329 A KR 20190062329A KR 102633148 B1 KR102633148 B1 KR 102633148B1
Authority
KR
South Korea
Prior art keywords
metal pattern
etch
via hole
semiconductor device
product
Prior art date
Application number
KR1020190062329A
Other languages
English (en)
Other versions
KR20200137060A (ko
Inventor
홍의관
김태성
문광진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190062329A priority Critical patent/KR102633148B1/ko
Priority to US16/734,456 priority patent/US11295981B2/en
Priority to CN202010078912.6A priority patent/CN112018028A/zh
Publication of KR20200137060A publication Critical patent/KR20200137060A/ko
Priority to US17/691,178 priority patent/US11791211B2/en
Application granted granted Critical
Publication of KR102633148B1 publication Critical patent/KR102633148B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

관통 비아를 포함하는 반도체 장치 및 이의 제조 방법을 제공한다. 이 방법은 기판 상에 금속 패턴을 포함하는 제 1 구조체와, 상기 제 1 구조체를 덮는 제 2 구조체를 형성하는 단계; 상기 제 2 구조체를 식각하여 상기 금속 패턴을 노출시키는 비아홀을 형성하는 단계; 상기 비아홀의 내측벽의 제1 식각 부산물을 산화시키는 단계; 및 상기 산화된 제1 식각 부산물을 제거하는 단계를 포함한다.

Description

관통 비아를 포함하는 반도체 장치 및 이의 제조 방법{Semiconductor device comprising a through via and Method of fabricating the same}
본 발명은 관통 비아를 포함하는 반도체 장치 및 이의 제조 방법에 관한 것이다.
최근 휴대폰, 노트북 등의 전자산업에서 제품의 경량화, 소형화, 고속화, 다기능화, 고성능화 및 높은 신뢰성에 대한 요구가 증가하고 있다. 이러한 요구들을 만족시키기 위한 하나의 해결 방안으로 반도체 패키지 기술에 대한 연구가 지속적으로 이루어지고 있다. 기존의 와이어 본딩을 사용하는 집적 회로 간의 2차원적 연결은 와이어에서 생기는 신호 손실, 높은 소비 전력 및 설계 방식의 제약 등의 단점을 가지고 있다. 이러한 단점을 극복하기 위해서 적층된 반도체 칩들을 수직 배선으로 연결시키는 3차원 집적 회로 패키지 기술이 제안되고 있다. 이때, 반도체 칩들을 수직으로 연결하는 수직 배선을 관통 비아 또는 관통전극(Through Silicone Via: TSV)이라 한다. 관통전극(TSV)을 사용하는 3차원 집적 회로 패키지 기술은 동일 공간상에서 더 많은 집적 회로를 구현할 수 있고, 더 짧은 회로 간의 연결을 구현할 수 있다. 최근에 이러한 관통전극을 사용하는 3차원 집적 회로 패키지 기술을 이용하는 반도체 패키지의 신뢰성 및 전기적 특성을 개선시키기 위한 다양한 연구들이 이루어지고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 장치의 제조 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치는 금속 패턴을 포함하는 제 1 구조체; 상기 제 1 구조체를 덮는 제 2 구조체; 및 상기 제 2 구조체를 관통하여 상기 금속 패턴과 전기적으로 연결되는 관통 비아를 포함하되, 상기 금속 패턴의 상부면은 리세스 영역을 포함하고, 상기 금속 패턴은 상기 리세스 영역의 바닥에서 제 1 표면 거칠기를 가지고, 상기 금속 패턴은 상기 리세스 영역 밖의 상부면에서 제 2 표면 거칠기를 가지고, 상기 제 1 표면 거칠기는 상기 제 2 표면 거칠기보다 크다.
상기 다른 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법은 기판 상에 금속 패턴을 포함하는 제 1 구조체와, 상기 제 1 구조체를 덮는 제 2 구조체를 형성하는 단계; 상기 제 2 구조체를 식각하여 상기 금속 패턴을 노출시키는 비아홀을 형성하는 단계; 상기 비아홀의 내측벽의 제1 식각 부산물을 산화시키는 단계; 및 상기 산화된 제1 식각 부산물을 제거하는 단계를 포함하되, 상기 산화된 제1 식각 부산물을 제거하는 단계 후에 상기 금속 패턴의 상부면에는 리세스 영역이 형성되고, 상기 금속 패턴은 상기 리세스 영역의 바닥에서 제 1 표면 거칠기를 가지고, 상기 금속 패턴은 상기 리세스 영역 밖의 상부면에서 제 2 표면 거칠기를 가지고, 상기 제 1 표면 거칠기는 상기 제 2 표면 거칠기보다 크다.
본 발명의 일 양태에 따른 반도체 장치의 제조 방법은, 기판 상에 금속 패턴을 포함하는 제 1 구조체와, 상기 제 1 구조체를 덮는 제 2 구조체를 형성하는 단계; 상기 제 2 구조체를 식각하여 상기 금속 패턴을 노출시키는 비아홀을 형성하는 단계; 상기 비아홀 측벽의 제1 식각 부산물을 산화시키는 단계; 및 상기 산화된 제1 식각 부산물을 제거하는 단계를 포함하되, 상기 제 1 식각 부산물을 산화시키는 단계는 상기 금속 패턴 상에 금속 산화막을 형성하는 것을 포함하되, 상기 방법은 상기 산화된 제1 식각 부산물을 제거하는 단계 전 또는 후에 상기 금속 산화막을 환원시키는 단계를 더 포함하고, 상기 제 2 구조체를 식각하여 상기 금속 패턴을 노출시키는 비아홀을 형성하는 단계와 상기 비아홀 측벽의 제1 식각 부산물을 산화시키는 단계는 동일한 공정 챔버 안에서 인시튜(in-situ)로 진행된다.
본 발명의 관통 비아를 포함하는 반도체 장치의 제조 방법은 식각 부산물을 효과적으로 제거하여 신뢰성을 향상시킬 수 있다. 또한 본 발명은 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
도 1a 내지 도 1c는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 공정 순서도들이다.
도 2a 내지 도 2c는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 3은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 공정 순서도이다.
도 4a 내지 도 4g는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 순차적으로 나타내는 단면도들이다.
도 5a 및 도 5b는 본 발명의 실시예들에 따라 도 4g의 'P1' 부분을 확대한 도면들이다.
도 6은 본 발명의 실시예들에 따른 반도체 장치의 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1a 내지 도 1c는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 공정 순서도들이다. 도 2a 내지 도 2c는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 1a 및 도 2a를 참조하면, 구리 패턴(310)을 포함하는 하부 구조체(300) 상에 상부 구조체(320)을 형성한다. 상기 구리 패턴(310)은 금속 패턴 또는 도전 패턴으로 명명될 수도 있다. 상기 하부 구조체(300)는 반도체 기판이나 그 위에 형성되는 배선들을 덮는 층간절연막을 포함할 수 있다. 상기 구리 패턴(310)은 상기 배선들의 일부와 전기적으로 연결될 수 있다. 상기 상부 구조체(320)은 패시베이션막, 절연막, 반도체 기판 중 적어도 하나를 포함할 수 있다. 상기 구리 패턴(310)은 상기 하부 구조체(300)의 최상층에 위치할 수 있다.
계속해서, 상기 하부 구조체(300), 상기 구리 패턴(310) 및 상기 상부 구조체(320)를 포함하는 웨이퍼(또는 기판)을 식각 챔버 안에 로딩할 수 있다. 그리고 식각 공정을 진행하여 상기 상부 구조체(320)을 식각하여 상기 구리 패턴(310)을 노출시키는 비아홀(320h)을 형성할 수 있다(제 1 단계, S10). 이때 상기 비아홀(320h)의 상부에서는 식각 가스의 플라즈마 밀도가 높기에 상기 비아홀(320h) 중간부 보다 상대적으로 넓게 형성될 수 있다. 또한 상기 비아홀(320h)의 하부에서는 식각 가스 입자의 이온들이 상기 구리 패턴(310)의 표면에서 튕겨져 상기 비아홀(320h)의 하부 측벽에 충돌할 수 있다. 이로써 상기 비아홀(320h)의 하부는 상기 비아홀(320h)의 중간부 보다 상대적으로 넓게 형성될 수 있다. 상기 비아홀(320h)의 내측벽 상에는 식각 부산물들(330)이 존재할 수 있다. 상기 식각 부산물들(330)은 고분자 물질을 포함할 수 있다.
도 1a 및 도 2b를 참조하면, 상기 비아홀(320h)의 내측벽의 상기 식각 부산물들(330)을 산화시킨다(제 2 단계, S20). 상기 제 2 단계(S20)는 상기 제 1 단계(S10)를 진행한 후 상기 식각 챔버 안에서 인시튜(In-situ)로 진행될 수 있다. 상기 제 2 단계(S20)는 산소를 공급하여 진행될 수 있다. 상기 제 2 단계(S20)는 애싱(ashing) 공정으로 명명될 수도 있다. 상기 제 2 단계(S20)에 의해 상기 식각 부산물들(330)은 산화된 식각 부산물들(330a)으로 바뀔 수 있다. 이때 상기 비아홀(320h)의 바닥에서 노출된 상기 구리 패턴(310)의 상부면도 일부 산화되어 구리 산화막(310a)이 형성될 수 있다. 상기 구리 산화막(310a)의 일부는 상기 구리 패턴(310)의 상부를 일부 침식하여 형성될 수 있다. 상기 제 2 단계(S20)가 만약 인시튜로 진행되지 않고, 상기 구리 패턴(310)이 노출된 상태에서 상기 웨이퍼를 다른 챔버로 이동하게 되는 경우 공정 라인들이 구리로 오염이 될 가능성이 있다. 그러나 본 방법에서는 상기 제 2 단계(S20)가 인시튜로 진행되므로 이러한 문제를 해결할 수 있다.
도 1a 및 도 2c를 참조하면, 상기 산화된 식각 부산물(330a)을 제거한다(제 3단계, S30). 상기 제 3 단계(S30)를 진행할 때, 상기 구리 산화막(310a)도 동시에 제거될 수 있다. 상기 구리 산화막(310a)이 제거되면서 상기 구리 패턴(310)의 상부면에 리세스 영역(R1)이 형성될 수 있다. 상기 제 3 단계(S30)는 구리를 식각하지 않는 세정제를 이용하여 진행될 수 있다. 구체적으로, 상기 제 3 단계(S30)는 암모니아수(NH4OH)과 황산(H2SO4)을 포함하지 않는 세정제를 이용하여 진행될 수 있다. 더욱 구체적으로 상기 제 3 단계(S30)에서 사용되는 세정제는 불산(HF)과 물을 포함하는 DHF(Diluted HF)을 포함할 수 있다.
후속으로 상기 비아홀(320h)의 바닥에 노출된 상기 구리 패턴(310)의 표면을 세정하는 세정 공정을 진행할 수 있다. 이 세정 공정은 암모니아수나 황산을 포함할 수 있다. 그리고/또는 도시하지는 않았지만, 상기 비아홀(320h) 안에 비아 플러그를 형성할 수 있다.
또는 도 1b를 참조하면, 본 발명의 실시예들에 따른 반도체 장치의 제조 방법은 상기 제 3 단계(S30) 후에, 상기 비아 플러그를 형성하기 전에 구리 산화막을 환원시키는 단계(제 4 단계, S40)을 더 포함할 수 있다. 상기 제 4 단계(S40)는 상기 제 3단계(S30)에서 상기 구리 산화막(310a)이 모두 제거되지 않고 잔존하는 경우에 대비하여 진행될 수 있다. 상기 제 4 단계(S40)는 예를 들면 수소를 공급하여 수소 플라즈마를 형성하고, 상기 구리 산화막(310a)을 상기 수소 플라즈마로 처리함으로써 진행될 수 있다. 상기 제 4 단계(S40)은 '활성 플라즈마 처리 단계' 또는 '수소 플라즈마 처리 단계'로도 명명될 수 있다. 상기 제 4 단계(S40)에 의해 잔존할 수 있는 상기 구리 산화막(310a)은 모두 구리로 환원될 수 있다. 이로써 상기 구리 패턴(310) 상에 구리 산화막(310a)이 없어질 수 있다.
또는 도 1c 및 도 2b를 참조하면, 상기 제 4 단계(S40)은 상기 제 2 단계(S20)와 상기 제 3 단계(S30) 사이에 진행될 수 있다. 즉, 상기 비아홀(320h)의 내측벽의 식각 부산물을 산화시키는 단계(S20)에서 생성된 구리 산화막(310a)을 구리로 환원하고(S40), 그 후에 상기 산화된 식각 부산물(330a)을 제거할 수 있다(S30). 이때 도 2c의 구리 패턴(310) 상의 리세스 영역(R1)은 형성되지 않을 수 있다.
비아홀(320h)의 내측벽에 잔존하는 식각 부산물들(330)은 일반적인 구리 세정제로는 제거가 어려우며, 잔존하는 경우 비아 플러그와 주변 구조와의 접착력을 약화시키고 전기적 신뢰성의 불량을 야기할 수 있다. 그러나 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에서는 상기 식각 부산물들(330)을 깨끗하게 제거할 수 있으므로 반도체 장치의 전기적 신뢰성을 향상시킬 수 있다.
다음은 본 발명을 관통 비아를 형성하는 과정에 적용하는 실시예들에 대해 살펴보기로 한다.
도 3은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 공정 순서도이다. 도 4a 내지 도 4g는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 순차적으로 나타내는 단면도들이다.
도 3 및 도 4a를 참조하면, 제 1 구조체(100)를 준비한다. 상기 제 1 구조체(100)는 제 1 반도체 기판(1), 상기 제 1 반도체 기판(1) 상에 배치되는 제 1 트랜지스터들(5), 상기 제 1 트랜지스터들(5)을 덮는 다층 구조의 제 1 층간 절연막(10), 상기 제 1 층간 절연막(10) 내에 배치되는 제 1 배선들(12) 및 상기 제 1 배선들(12)과 전기적으로 연결되는 제 1 금속 패턴(14)을 포함할 수 있다. 상기 제 1 금속 패턴(14)는 상기 제 1 구조체(100)의 상부에 노출될 수 있다. 상기 제 1 금속 패턴(14)은 금이나 구리 같은 귀금속을 포함할 수 있다. 상기 제 1 금속 패턴(14)은 귀금속 패턴으로 명명될 수도 있다. 또는 상기 제 1 금속 패턴(14)은 알루미늄, 텅스텐, 주석 및 납 중 적어도 하나를 포함할 수 있다. 상기 제 1 금속 패턴(14)는 상기 제 1 층간절연막(10)의 최상층에 위치할 수 있다. 또는 상기 제 1 금속 패턴(14)은 상기 제 1 층간 절연막(10) 내에 위치하며 상기 제 1 층간절연막(10)의 일부로 덮일 수도 있다.
계속해서, 상기 제 1 구조체(100) 상에 제 2 구조체(200)를 본딩할 수 있다. 상기 제 2 구조체(200)는 제 2 반도체 기판(22)과 제 2 층간 절연막(20)을 포함할 수 있다. 상기 제 2 구조체(200)를 상기 제 1 구조체(100) 상에 본딩하기 위해 상기 제 1 층간 절연막(10)와 상기 제 2 층간 절연막(20) 중 적어도 하나의 표면에 대해, 예를 들면, 플라즈마 처리를 진행할 수 있다. 이후 상기 제 1 층간 절연막(10) 상에 상기 제 2 층간 절연막(20)를 접하게 하고 열압착시켜 본딩될 수 있다. 도시하지는 않았지만, 상기 제 2 반도체 기판(22) 상에도 트랜지스터들이나 배선들이 배치될 수 있다.
계속해서, 식각 챔버 안에서 상기 제 2 구조체(200)를 식각하여 상기 제 1 금속 패턴(14)을 노출시키는 비아홀(26)을 형성한다(제 1 단계, S11). 상기 비아홀(26)은 상부 비아홀(26u), 하부 비아홀(26b) 및 이들 사이의 중간 비아홀(26m)을 포함할 수 있다. 상기 상부 비아홀(26u)은 식각 가스 플라즈마의 밀도가 높기에 상기 중간 비아홀(26m) 보다 넓게 형성될 수 있다. 상기 하부 비아홀(26b)은 상기 비아홀(26) 바닥에서 노출된 상기 제 1 금속 패턴(14)의 표면으로부터 튕겨져 나온 식각 가스 입자의 이온들이 상기 비아홀(26)의 내측벽에 부딪혀 추가적으로 더 식각됨으로써 상기 중간 비아홀(26m) 보다 넓게 형성될 수 있다. 상기 식각 공정에 의해 제1 식각 부산물들(330)이 형성될 수 있다. 상기 제1 식각 부산물들(330)은 측면이 움푹 들어간 상기 상부 비아홀(26u)과 상기 하부 비아홀(26b)의 내측벽에 더 잘 낄 수 있다.
도 3 및 도 4b를 참조하면, 상기 비아홀(26)의 내측벽의 제1 식각 부산물(330)을 산화시킬 수 있다(제 2 단계, S12). 상기 제 2 단계(S12)는 상기 제 1 단계(S11)를 진행한 후 상기 식각 챔버 안에서 인시튜(In-situ)로 진행될 수 있다. 상기 제 2 단계(S12)는 산소를 공급하여 진행될 수 있다. 상기 제 2 단계(S12)는 애싱(ashing) 공정으로 명명될 수도 있다. 상기 제 2 단계(S12)에 의해 상기 제1 식각 부산물들(330)은 산화된 제1 식각 부산물들(330a)으로 바뀔 수 있다. 이때 상기 비아홀(26)의 바닥에서 노출된 상기 제 1 금속 패턴(14)의 상부면도 일부 산화되어 제1 금속 산화막(14a)이 형성될 수 있다. 상기 제 1 금속 패턴(14)이 구리를 포함하는 경우, 상기 제1 금속 산화막(14a)은 구리 산화막일 수 있다. 상기 제 2 단계(S12)에서 상기 제 2 반도체 기판(22)의 표면도 산화되어 제1 기판 산화막(22a)이 형성될 수 있다.
도 3 및 도 4c를 참조하면, 상기 산화된 제1 식각 부산물(330a)을 제거한다(제 3단계, S13). 상기 제 3 단계(S13)를 진행할 때, 상기 제1 금속 산화막(14a)와 상기 제1 기판 산화막(22a)도 동시에 제거될 수 있다. 상기 제1 금속 산화막(14a)이 제거되면서 상기 제 1 금속 패턴(14)의 상부면에 제1 리세스 영역(R1)이 형성될 수 있다. 상기 제 3 단계(S13)는 구리를 식각하지 않는 세정제를 이용하여 진행될 수 있다. 구체적으로, 상기 제 3 단계(S13)는 암모니아수(NH4OH)과 황산(H2SO4)을 포함하지 않는 세정제를 이용하여 진행될 수 있다. 더욱 구체적으로 상기 제 3 단계(S13)에서 사용되는 세정제는 불산(HF)과 물을 포함하는 DHF(Diluted HF)을 포함할 수 있다.
도 3 및 도 4d를 참조하면, 상기 비아홀(26)의 내측벽을 덮는 비아 절연막(28)을 형성한다(제 4 단계, S14). 이를 위해 도 4c의 상태에서 비아절연막(28)을 콘포말하게 적층하고, 식각 챔버에서 상기 비아 절연막(28)에 대해 이방성 식각 공정을 진행하여 상기 비아홀(26)의 측벽에만 상기 비아 절연막(28)을 남길 수 있다. 이에 의해 상기 비아홀(26)의 바닥에서 상기 제 1 금속 패턴(14)의 상부면이 노출될 수 있다. 상기 비아 절연막(28)의 하부는 일부 측면으로 돌출되어 상기 제1 금속 패턴(14)의 상부면을 덮을 수 있다. 상기 이방성 식각 공정에 의해 제2 식각 부산물들(331)이 상기 비아홀(26)의 내측벽 상의 상기 비아 절연막(28) 상에 형성될 수 있다. 상기 비아 절연막(28)은 예를 들면 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
도 3 및 도 4e를 참조하면, 상기 비아홀(26)의 내측벽의 상기 제2 식각 부산물(331)을 산화시킨다(제 5단계, S15). 상기 제 5 단계(S15)는 상기 제 4 단계(S14)를 진행한 후 상기 식각 챔버 안에서 인시튜(In-situ)로 진행될 수 있다. 상기 제 5 단계(S15)는 산소를 공급하여 진행될 수 있다. 상기 제 5 단계(S15)는 애싱(ashing) 공정으로 명명될 수도 있다. 상기 제 5 단계(S15)에 의해 상기 제2 식각 부산물들(331)은 산화된 제2 식각 부산물들(331a)으로 바뀔 수 있다. 이때 상기 비아홀(26)의 바닥에서 노출된 상기 제 1 금속 패턴(14)의 상부면도 일부 산화되어 제2 금속 산화막(14b)이 형성될 수 있다. 상기 제 1 금속 패턴(14)이 구리를 포함하는 경우, 상기 제2 금속 산화막(14b)은 구리 산화막일 수 있다. 상기 제 5 단계(S15)에서 상기 제 2 반도체 기판(22)의 표면도 산화되어 제2 기판 산화막(22b)이 형성될 수 있다.
도 3 및 도 4f를 참조하면, 상기 산화된 제2 식각 부산물(331a)을 제거한다(제 6 단계, S16). 상기 제 6 단계(S16)를 진행할 때, 상기 제2 금속 산화막(14b)와 상기 제2 기판 산화막(22b)도 동시에 제거될 수 있다. 상기 제2 금속 산화막(14b)이 제거되면서 상기 제 1 금속 패턴(14)의 상부면에 제2 리세스 영역(R2)이 형성될 수 있다. 상기 제2 리세스 영역(R2)은 상기 제 1리세스 영역(R1)보다 깊을 수 있다. 상기 제 6 단계(S16)는 구리를 식각하지 않는 세정제를 이용하여 진행될 수 있다. 구체적으로, 상기 상기 제 6 단계(S16)는 암모니아수(NH4OH)과 황산(H2SO4)을 포함하지 않는 세정제를 이용하여 진행될 수 있다. 더욱 구체적으로 상기 상기 제 6 단계(S16)에서 사용되는 세정제는 불산(HF)과 물을 포함하는 DHF(Diluted HF)을 포함할 수 있다.
도 3 및 도 4g를 참조하면, 상기 제 1 금속 패턴(14)의 표면을 세정한다(제 7단계, S17). 이 세정 공정은 암모니아수나 황산을 포함할 수 있다. 그리고 확산 방지막(30)을 콘포말하게 형성하여 상기 비아홀(26)의 내측벽과 바닥을 덮고 도전막을 형성하여 상기 비아홀(26)을 채운다. CMP(Chemical Mechanical Polishing) 공정이나 전면 에치백 공정을 진행하여 상기 제 2 반도체 기판(22) 상의 상기 확산 방지막(30)과 상기 도전막을 제거하고, 상기 비아홀(26) 안에 상기 확산 방지막(30)을 남기고, 관통 비아(TSV)를 형성한다(제 8단계, S18). 상기 관통 비아(TSV)은 텅스텐, 알루미늄 및 구리 중 적어도 하나를 포함할 수 있다. 상기 확산 방지막(30)은 티타늄 질화막, 탄탈륨 질화막, 텅스텐 질화막과 같은 금속 질화막을 포함할 수 있다. 그리고 상기 제 2 반도체 기판(22) 상에 상기 관통 비아(TSV)와 접하는 제 2 금속 패턴(34) 및 이를 덮는 패시베이션막(36)을 형성할 수 있다. 상기 제 2 금속 패턴(34)은 알루미늄 또는 텅스텐을 포함할 수 있다. 상기 패시베이션막(36)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 이로써 본 발명의 실시예들에 따른 반도체 장치(500a)를 형성할 수 있다.
도시하지는 않았지만, 도 1b나 도 1c의 구리 산화막을 환원하는 단계(S40)(또는 활성 플라즈마 처리 단계)를 도 3의 상기 제 3 단계(S13)와 상기 제 4 단계(S14) 사이에 진행하거나, 또는 도 3의 상기 제 2 단계(S12)와 상기 제 3 단계(S13) 사이에 진행하여 상기 제 1 금속 산화막(14a)을 환원할 수 있다. 또는/그리고 도 1b나 도 1c의 구리 산화막을 환원하는 단계(S40)(또는 활성 플라즈마 처리 단계)를 도 3의 상기 제 6 단계(S16)와 상기 제 7 단계(S17) 사이에 진행하거나, 또는 도 3의 상기 제 5 단계(S15)와 상기 제 6 단계(S16) 사이에 진행하여 상기 제 2 금속 산화막(14b)을 환원할 수 있다.
이러한 공정들을 통해 형성된 반도체 장치의 구조에 대해 보다 자세히 설명하기로 한다. 도 5a 및 도 5b는 본 발명의 실시예들에 따라 도 4g의 'P1' 부분을 확대한 도면들이다.
도 4g 및 도 5a를 참조하면, 본 발명에 따른 반도체 장치(500a)는 제 1 금속 패턴(14)을 포함하는 제 1 구조체(100) 및 이를 덮는 제 2 구조체(200)를 포함할 수 있다. 도 4g에서 상기 제 1 금속 패턴(14)은 하나의 단일 패턴으로 도시되었으나, 여러 개의 서로 이격된 서브 금속 패턴들로 구성될 수도 있다. 상기 제 1 금속 패턴(14)은 구리를 포함할 수 있다. 관통 비아(TSV)은 상기 제 2 구조체(200)를 관통하여 상기 제 1 금속 패턴(14)과 전기적으로 연결될 수 있다. 상기 제 1 금속 패턴(14) 상부면에 제 1 리세스 영역(R1)과 제 2 리세스 영역(R2)이 배치될 수 있다. 상기 제 2 리세스 영역(R2)은 상기 제 1 리세스 영역(R1)의 바닥 중심부에 위치할 수 있다. 상기 관통 비아(TSV)는 중간부(32m), 상기 중간부(32m) 아래에 위치하는 제 1 하부(32b1), 및 상기 제 1 하부(32b1) 아래에 위치하는 제 2 하부(32b2)를 포함할 수 있다. 상기 제 2 하부(32b2)는 상기 제 1 하부(32b1)와 상기 제 1 금속 패턴(14) 사이에 위치할 수 있다. 상기 제 1 하부(32b1)의 하부의 측면은 상기 제 2 하부(32b2) 옆으로 돌출될 수 있다. 상기 제 1 하부(32b1)의 하부면은 상기 상기 제 2 하부(32b2) 옆에서 노출될 수 있다. 상기 제 1 하부(32b1)은 상기 중간부(32m)에 인접한 제 1 폭(W1)과 상기 제 2 하부(32b2)에 인접한 제 2 폭(W2)을 가질 수 있다. 상기 제 1 폭(W1)은 상기 제 2 폭(W2)보다 작을 수 있다. 비아 절연막(28)의 하부는 상기 제 1 금속 패턴(14)과 확산 방지막(30) 사이에 개재될 수 있다.
도 5b를 참조하면, 상기 제 1 금속 패턴(14)은 상기 제 1 및 제 2 리세스 영역들(R1, R2)의 바닥에서 제 1 표면 거칠기를 가지고, 상기 제 1 금속 패턴(14)의 상부면(14u)에서 제 2 표면 거칠기를 가지되, 상기 제 1 표면 거칠기는 상기 제 2 표면 거칠기보다 클 수 있다. 상기 제 1 표면 거칠기는 도 3의 애싱공정(S12, S15)와 제거 공정(S13, S16)에 의해 커질 수 있다. 그 외의 구성은 도 5a를 참조하여 설명한 바와 동일할 수 있다.
상기 반도체 장치(500a)는 반도체 패키지일 수 있다. 즉, 상기 제 1 구조체(100)는 하부 반도체 칩의 일부일 수 있다. 상기 제 2 구조체(200)는 상부 반도체 칩의 일부일 수 있다. 상기 반도체 장치(500a)는 하부 반도체 칩과 상부 반도체 칩이 관통 비아(TSV)에 의해 연결된 구조의 반도체 패키지일 수 있다. 상기 반도체 장치(500a)에서는 식각 부산물들(330, 331)이 완전히 제거되고 남지 않아, 관통 비아(TSV)와 주변 구조와의 접착력이 향상되어 반도체 장치의 신뢰성이 향상될 수 있다.
도 6은 본 발명의 실시예들에 따른 반도체 장치의 단면도이다.
도 6을 참조하면, 본 예에 따른 반도체 장치(500b)는 제 2 구조체(200a) 상에 제 1 구조체(100a)가 배치될 수 있다. 상기 제 2 구조체(200a)는 반도체 기판(1), 소자분리막(3), 트랜지스터(5) 및 이들을 덮는 제 1 층간 절연막(10a)을 포함할 수 있다. 상기 제 2 구조체(200a)는 상기 반도체 기판(1)의 하부면을 덮는 제 1 캐핑막(24a)을 더 포함할 수 있다.
상기 제 1 구조체(100a)는 도전 패턴들(14, 12a~12d), 이들을 덮는 제 2 내지 제 4 층간 절연막들(10b~10d) 및 상부 패시베이션막(13)을 포함할 수 있다. 상기 도전 패턴들(14, 12a~12d)은 제 1 금속 패턴(14), 제 2 도전 패턴(12a), 제 3 도전 패턴(12b), 제 4 도전 패턴(12c) 및 제 5 도전 패턴(12d)을 포함할 수 있다. 상기 제 1 금속 패턴(14)과 상기 제 2 도전 패턴(12a)은 같은 높이에 위치하며 서로 이격될 수 있다. 상기 제 2 도전 패턴(12a)은 상기 트랜지스터(5)와 전기적으로 연결될 수 있다.
상기 제 5 도전 패턴(12d) 상에는 도전 패드(16)가 배치될 수 있다. 상기 도전 패드(16) 상에는 상부 도전 필라(17)가 배치될 수 있다. 상기 상부 도전 필라(17) 상에는 상부 도전 범프(18)가 배치될 수 있다.
관통 비아(TSV)는 상기 제 2 구조체(200a)를 관통하여 상기 제 1 금속 패턴(14)과 접한다. 상기 관통 비아(TSV)는 예를 들면, 도 4g, 도 5a 및 5b를 참조하여 설명한 것과 동일/유사한 형태를 가질 수 있다. 상기 관통 비아(TSV)는 비아홀(26) 안에 배치된다. 상기 비아홀(26)의 내측벽은 비아 절연막(28)으로 덮인다. 상기 비아 절연막(28)과 상기 관통 비아(TSV) 사이에는 확산 방지막(30)이 개재될 수 있다.
상기 제 1 캐핑막(24a) 아래에는 재배선 패턴(35)이 배치될 수 있다. 상기 재배선 패턴(35)은 상기 관통 비아(TSV)와 접할 수 있다. 상기 제 1 캐핑막(24a)은 제 2 캐핑막(37)으로 덮일 수 있다. 상기 재배선 패턴(35)의 일부는 하부 도전 필라(38)와 접할 수 있다. 상기 하부 도전 필라(38)는 상기 제 2 캐핑막(37)을 관통하여 밖으로 돌출될 수 있다. 상기 하부 도전 필라(38) 아래에는 하부 도전 범프(39)가 배치될 수 있다.
도 6의 반도체 장치(300e)를 형성하는 과정은 다음과 같다. 먼저, 반도체 기판(1)에 소자분리막(3)을 형성한다. 상기 반도체 기판(1)에 트랜지스터들(5)을 형성한다. 상기 제 1 반도체 기판(1)을 덮는 제 1 층간 절연막(10a)을 형성한다. 상기 제 1 층간 절연막(10a) 상에 제 1 금속 패턴(14)과 제 2 도전 패턴(12a)을 형성한다. 상기 제 1 금속 패턴(14)과 상기 제 2 도전 패턴(12a) 상에 제 2 층간 절연막(10b), 제 3 도전 패턴(12b), 제 3 층간 절연막(10c), 제 4 도전 패턴(12c), 제 4 층간 절연막(10d) 및 제 5 도전 패턴(12d)을 차례로 형성한다. 상기 제 5 도전 패턴(12d) 상에 상부 패시베이션막(13)을 형성하고 패터닝하여 상기 제 5 도전 패턴(12d)을 노출시킨다. 상기 상부 패시베이션막(13) 상에 상기 제 5 도전 패턴(12d)과 접하는 도전 패드(16)를 형성한다. 상기 도전 패드(16) 상에 상부 도전 필라(17)와 상부 도전 범프(18)를 형성한다.
계속해서 상기 반도체 기판(1)의 하부면에 제 1 캐핑막(24a)을 형성한다. 상기 제 1 캐핑막(24a)과 상기 제 2 구조체(200a)을 순차적으로 이방성 식각하여 상기 제 1 금속 패턴(14)을 노출시키는 비아홀(26)을 형성한다. 그리고 도 3을 참조할여 설명한 방법을 진행하여 관통 비아(TSV)를 형성한다. 상기 제 1 캐핑막(24a) 아래에 상기 관통 비아(TSV)과 접하는 재배선 패턴(35)을 형성할 수 있다. 상기 제 1 캐핑막(24a) 아래에 제 2 캐핑막(37)을 형성하여 상기 재배선 패턴(35)을 형성한다. 그리고 하부 도전 필라(38)과 하부 도전 범프(39)를 형성할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 금속 패턴을 포함하는 제 1 구조체;
    상기 제 1 구조체를 덮는 제 2 구조체; 및
    상기 제 2 구조체를 관통하여 상기 금속 패턴과 전기적으로 연결되는 관통 비아를 포함하되,
    상기 금속 패턴의 상부면은 상기 관통 비아 아래에 배치되는 리세스 영역을 포함하고,
    상기 금속 패턴은 상기 리세스 영역의 바닥에서 제 1 표면 거칠기를 가지고,
    상기 금속 패턴은 상기 리세스 영역 밖의 상부면에서 제 2 표면 거칠기를 가지고,
    상기 제 1 표면 거칠기는 상기 제 2 표면 거칠기보다 크며,
    상기 리세스 영역은 제 1 리세스 영역과 상기 제 1 리세스 영역의 중심 바닥에 위치하는 제 2 리세스 영역을 포함하고,
    상기 제 2 리세스 영역의 깊이는 상기 제 1 리세스 영역의 깊이보다 깊은 반도체 장치.
  2. 제 1 항에 있어서,
    상기 관통 비아는 제 1 하부와 제 2 하부를 포함하되,
    상기 제 2 하부는 상기 제 1 하부와 상기 금속 패턴 사이에 위치하며,
    상기 제 1 하부의 하부면은 상기 제 2 하부 옆으로 노출되는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 2 구조체와 상기 관통 비아 사이에 개재된 비아절연막을 포함하되,
    상기 비아 절연막은 연장되어 상기 제 2 리세스 영역과 중첩되지 않는 상기 제 1 리세스 영역을 덮는 반도체 장치.
  4. 제 2 항에 있어서,
    상기 제 1 하부는 상기 관통 비아의 상부에 인접한 제 1 폭과, 상기 제 2 하부에 인접한 제 2 폭을 가지되, 상기 제 1 폭은 상기 제 2 폭보다 작은 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 2 구조체와 상기 관통 비아 사이의 확산 방지막을 더 포함하되,
    상기 확산 방지막은 연장되어 상기 제 2 리세스 영역을 덮는 반도체 장치.
  6. 기판 상에 금속 패턴을 포함하는 제 1 구조체와, 상기 제 1 구조체를 덮는 제 2 구조체를 형성하는 단계;
    상기 제 2 구조체를 식각하여 상기 금속 패턴을 노출시키는 비아홀을 형성하는 단계;
    상기 비아홀의 내측벽의 제 1 식각 부산물을 산화시키는 단계;
    상기 산화된 제 1 식각 부산물을 제거하는 단계;
    상기 비아홀의 상기 내측벽을 덮는 비아 절연막을 형성하는 단계;
    상기 비아 절연막 상의 제 2 식각 부산물을 산화시키는 단계; 및
    상기 산화된 제 2 식각 부산물을 제거하는 단계를 포함하되,
    상기 산화된 제 1 식각 부산물을 제거하는 단계 후에 상기 금속 패턴의 상부면에는 제 1 리세스 영역이 형성되고,
    상기 산화된 제 2 식각 부산물을 제거하는 단계 후에 상기 금속 패턴의 상부면에는 제 2 리세스 영역이 형성되며,
    상기 제 2 리세스 영역은 상기 제 1 리세스 영역의 중심 바닥에 위치하고,
    상기 금속 패턴은 상기 제 1 및 제 2 리세스 영역들의 바닥에서 제 1 표면 거칠기를 가지고,
    상기 금속 패턴은 상기 제 1 및 제 2 리세스 영역들 밖의 상부면에서 제 2 표면 거칠기를 가지고,
    상기 제 1 표면 거칠기는 상기 제 2 표면 거칠기보다 큰 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 1 식각 부산물을 산화시키는 단계는 상기 금속 패턴 상에 금속 산화막을 형성하는 것을 포함하되,
    상기 산화된 제1 식각 부산물을 제거하는 단계 전 또는 후에 상기 금속 산화막을 환원시키는 단계를 더 포함하는 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 금속 산화막을 환원시키는 단계는 수소 플라즈마 처리 공정을 포함하는 반도체 장치의 제조 방법.
  9. 제 6 항에 있어서,
    상기 산화된 제1 식각 부산물을 제거하는 단계 후에, 금속 패턴의 표면을 세정하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  10. 기판 상에 금속 패턴을 포함하는 제 1 구조체와, 상기 제 1 구조체를 덮는 제 2 구조체를 형성하는 단계;
    상기 제 2 구조체를 식각하여 상기 금속 패턴을 노출시키는 비아홀을 형성하는 단계;
    상기 비아홀 측벽의 제1 식각 부산물을 산화시키는 단계; 및
    상기 산화된 제1 식각 부산물을 제거하는 단계를 포함하되,
    상기 제 1 식각 부산물을 산화시키는 단계는 상기 금속 패턴 상에 금속 산화막을 형성하는 것을 포함하고,
    상기 금속 산화막을 형성하는 것 이후에 상기 금속 산화막을 환원시키는 단계를 더 포함하고,
    상기 금속 패턴은 구리를 포함하며,
    상기 제 2 구조체를 식각하여 상기 금속 패턴을 노출시키는 비아홀을 형성하는 단계와 상기 비아홀 측벽의 제1 식각 부산물을 산화시키는 단계는 동일한 공정 챔버 안에서 인시튜(in-situ)로 진행되는 반도체 장치의 제조 방법.
KR1020190062329A 2019-05-28 2019-05-28 관통 비아를 포함하는 반도체 장치 및 이의 제조 방법 KR102633148B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020190062329A KR102633148B1 (ko) 2019-05-28 2019-05-28 관통 비아를 포함하는 반도체 장치 및 이의 제조 방법
US16/734,456 US11295981B2 (en) 2019-05-28 2020-01-06 Semiconductor devices including through vias and methods of fabricating the same
CN202010078912.6A CN112018028A (zh) 2019-05-28 2020-02-03 制造半导体装置的方法
US17/691,178 US11791211B2 (en) 2019-05-28 2022-03-10 Semiconductor devices including through vias and methods of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190062329A KR102633148B1 (ko) 2019-05-28 2019-05-28 관통 비아를 포함하는 반도체 장치 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20200137060A KR20200137060A (ko) 2020-12-09
KR102633148B1 true KR102633148B1 (ko) 2024-02-06

Family

ID=73506977

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190062329A KR102633148B1 (ko) 2019-05-28 2019-05-28 관통 비아를 포함하는 반도체 장치 및 이의 제조 방법

Country Status (3)

Country Link
US (2) US11295981B2 (ko)
KR (1) KR102633148B1 (ko)
CN (1) CN112018028A (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11328749B2 (en) 2019-12-18 2022-05-10 Micron Technology, Inc. Conductive interconnects and methods of forming conductive interconnects
US11545391B2 (en) 2020-02-11 2023-01-03 Micron Technology, Inc. Conductive interconnects and methods of forming conductive interconnects
US11355464B2 (en) * 2020-11-10 2022-06-07 Nanya Technology Corporation Semiconductor device structure with bottle-shaped through silicon via and method for forming the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3562628B2 (ja) * 1999-06-24 2004-09-08 日本電気株式会社 拡散バリア膜、多層配線構造、およびそれらの製造方法
JP4661753B2 (ja) 2006-09-29 2011-03-30 東京エレクトロン株式会社 基板処理方法、洗浄方法及び記憶媒体
DE102007052048A1 (de) * 2007-10-31 2009-05-14 Advanced Micro Devices, Inc., Sunnyvale Doppelintegrationsschema für Metallschicht mit geringem Widerstand
WO2009142281A1 (ja) 2008-05-22 2009-11-26 旭硝子株式会社 フッ素化合物による洗浄方法
KR101302564B1 (ko) * 2009-10-28 2013-09-02 한국전자통신연구원 비아 형성 방법 및 이를 이용하는 적층 칩 패키지의 제조 방법
US8039386B1 (en) 2010-03-26 2011-10-18 Freescale Semiconductor, Inc. Method for forming a through silicon via (TSV)
KR20110139550A (ko) 2010-06-23 2011-12-29 삼성전자주식회사 반도체 소자의 형성방법
JP5698558B2 (ja) * 2011-02-21 2015-04-08 東京エレクトロン株式会社 基板処理方法及び記憶媒体
KR102411064B1 (ko) 2015-03-10 2022-06-21 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그의 제조방법
EP3168603B1 (en) 2015-11-11 2019-06-19 ams AG Method for manufacturing a semiconductor component
WO2017127197A1 (en) 2016-01-21 2017-07-27 Applied Materials, Inc. Process and chemistry of plating of through silicon vias
KR20180068595A (ko) * 2016-12-14 2018-06-22 삼성전자주식회사 반도체 장치
US11495491B2 (en) * 2020-01-16 2022-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with stacked conductive structures

Also Published As

Publication number Publication date
CN112018028A (zh) 2020-12-01
US20200381301A1 (en) 2020-12-03
KR20200137060A (ko) 2020-12-09
US20220199469A1 (en) 2022-06-23
US11295981B2 (en) 2022-04-05
US11791211B2 (en) 2023-10-17

Similar Documents

Publication Publication Date Title
KR102633148B1 (ko) 관통 비아를 포함하는 반도체 장치 및 이의 제조 방법
US8338958B2 (en) Semiconductor device and manufacturing method thereof
TWI731694B (zh) 半導體元件結構及其形成方法
US11152276B2 (en) Trim wall protection method for multi-wafer stacking
US20220068745A1 (en) Trim wall protection method for multi-wafer stacking
US9153492B2 (en) Semiconductor device and method for fabricating the same
TWI810512B (zh) 積體晶片及形成其的方法
US9343364B2 (en) Semiconductor device and method for manufacturing the same
CN109994444B (zh) 晶片键合结构及其制作方法
CN111244057B (zh) 一种键合结构及其制造方法
TWI773234B (zh) 積體晶片及其形成方法
US9059110B2 (en) Reduction of fluorine contamination of bond pads of semiconductor devices
US20230077803A1 (en) Semiconductor devices
US20230377885A1 (en) Semiconductor device and manufacturing method thereof
EP2648214B1 (en) Methods of producing a semiconductor device with a through-substrate via
CN113380693A (zh) 半导体结构的形成方法
CN117913052A (zh) 晶圆及其制造方法、封装结构及封装方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant