KR100610175B1 - 반도체 장치의 제조 방법 및 칩 식별 정보의 기록 방법 - Google Patents

반도체 장치의 제조 방법 및 칩 식별 정보의 기록 방법 Download PDF

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Abstract

반도체 장치의 제조 방법 및 그것을 사용하여 제조된 반도체 장치에 관한 것이며, 특히 반도체 칩의 식별 정보에 의해서 제조 공정을 관리하는 반도체 장치의 제조 방법 및 그것을 사용하여 제조된 반도체 장치에 관한 것이며, 동일 품종 대량생산에 적합한 반도체 제조 시스템을 다품종 소량 생산에 적용한 경우, 생산 효율이 저하되는 등의 문제를 해결하기 위해서 반도체 칩, 웨이퍼 및 로트의 이력 정보를 전자 파일 상에서 관리하고, 식별 코드로서 칩 상에 묘화하여 반도체 제조 공정 및 웨이퍼 시험 공정으로 피드백시킨다. 이에 의해서 다품종 소량 생산에서의 생산 효율의 향상을 기대할 수 있다.
레티클, IC시험, 이력 데이터, 날인 데이터

Description

반도체 장치의 제조 방법 및 칩 식별 정보의 기록 방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE AND METHOD FOR WRITING CHIP IDENTIFICATION INFORMATION}
본 발명은 반도체 장치의 제조 방법 및 그것을 사용하여 제조된 반도체 장치에 관한 것으로, 특히 반도체 칩의 식별 정보에 기초해서 제조 공정을 관리하는 반도체 장치의 제조 방법 및 그것을 사용하여 제조된 반도체 장치에 관한 것이다.
반도체 제조 시스템에서는, 반도체 웨이퍼(이하 웨이퍼로 칭한다) 상에 동일 사양의 다수의 칩을 소정의 처리 조건 하에서 일괄하여 형성하는 방식이 사용되고 있고, 다수의 웨이퍼를 동일 조건하에서 처리할 수 있는 동일 품종 대량 생산에 적용되어서 생산 효율의 향상에 큰 효과를 올리고 있다. 한편, 상기 방식의 반도체 제조 시스템을 다품종 소량 생산에 적용하는 경우, 소수의 웨이퍼를 처리할 때마다 처리 조건을 변경할 필요가 있기 때문에, 동일 품종 대량 생산에 적용한 경우에 비해서 생산 효율이 저하되는 등의 문제가 있다. 특히, 근년의 웨이퍼의 대구경화에 의해서 1매의 웨이퍼 당 형성되는 칩수가 많아지면, 동일 조건으로 처리할 수 있는 웨이퍼수는 더욱 더 적어지고, 그 결과 처리 조건의 더 빈번한 변경이 필요하게 되어 생산 효율이 한층 더 저하된다. 따라서, 다품종 소량 생산에 사용하는 반도체 제조 시스템에서는, 이와 같은 처리 조건의 변경에 재빨리 또한 유연하게 대응할 수 있도록 하는 것이 요구되고, 또 다품종이므로 칩 단위의 품질 관리를 정확히 할수 있도록 할 필요가 있다. 도 8은 종래의 반도체 장치의 제조에 사용되는 반도체 제조 시스템의 구성을 나타낸 설명도이다. 동 도면에는 반도체 제조 시스템에 있어서의 주요한 공정(301)을 1열째, 각 공정에서 사용되는 주요한 장치(302)를 2열째, 각 공정에서 얻을 수 있는 주된 데이터(303)를 3열째 및 각 공정간에서 주고 받게 되는 데이터의 전송경로(304)를 4열째로 각각 모식적으로 나타내고, 반도체 IC의 제조는 동 도면 상부에 기입한 번호 (310)에서 (316)의 차례로 진행된다. 이하, 도 8을 참조하여 종래의 반도체 장치의 제조 방법에 대해서 설명하겠다.
먼저, 레이아웃 패턴 설계(310)에서는, 최종적인 제품 형태로 되는 반도체 IC가 구비할 기능이나 성능에 관한 사양을 정하고, CAD장치 등을 사용하여 논리설계 및 회로설계를 행한다. 그리고, 그 결과에 의해서 회로 소자나 배선의 형상·배치를 나타낸 칩 패턴을 만든다. 칩 패턴에는 웨이퍼에 대한 처리를 행하는데 있어서 필요하게 되는 위치맞춤 마크나, 스크라이브 라인 등의 프로세스 패턴도 포함된다.
도 3은 이상과 같이 하여 설계된 레이아웃 패턴의 일례를 나타낸 것이며, (1)은 칩 패턴, (2)는 칩 패턴의 반복으로 되는 마스크 패턴, (3)은 반도체 제조 시스템에 투입되는 웨이퍼를 표시하는 웨이퍼 패턴이다.
후술하는 웨이퍼 처리 공정에서는 마스크 패턴(2)을 웨이퍼 상에 전사할 때, 될 수 있는 한 적은 쇼트 수로 될 수 있는 한 많은 칩을 웨이퍼 위에 형성할 필요 가 있다. 도 3에서 볼 수 있는 바와 같이, 마스크 패턴(2)과 웨이퍼 패턴(3)이 겹쳐진 영역에 그 면적이 모두 들어가는 칩(도면 중 사선을 나타낸 영역)이 유효 칩으로 되고, 그 이외의 칩은 무효 칩으로 된다. 그래서, 레이아웃 패턴 설계에 있어서, 웨이퍼 위에 될 수 있는 한 많은 유효 칩이 형성될 수 있도록 마스크 패턴(2)에 대한 웨이퍼 패턴(3)의 상대적 배치의 최적화를 행한다.
설계가 완료된 레이아웃 패턴은 자기카드 등의 기억매체에 들어가서 도 8 중의 데이터 전송경로(a')를 거쳐서 다음 마스크 제조 공정(311)으로 보내진다. 반도체 제조 시스템의 실제의 운용에서는, 통상 상기 기억매체는 작업 담당자의 손에 의해서 다음 공정에서 사용되는 장치에 세트된다. 도 8 중에 나타낸 기타의 데이터 전송경로(b'∼f')에 대해서도 동일한 방법이 사용된다.
마스크 제조 공정(311)에서는, 레이아웃 데이터에 포함되어 있는 칩 데이터를 전자 빔 묘화 장치에 입력가능한 노광 데이터로 변환한다. 또, 변환된 노광 데이터에 의해서 웨이퍼에 대한 처리에 필요한 복수의 레이어에 대응한 복수의 유리 마스크를 만든다.
이어서, 웨이퍼 처리 공정(312)에서는, 전(前) 마스크 제조 공정에서 제조된 유리 마스크를 사용하여 웨이퍼에 대한 처리가 행해진다. 즉, CVD 장치나 스퍼터(sputter) 장치를 사용하여 웨이퍼 위에 도전막이나 절연막을 형성한 후, 스피너에 의해서 이 위에 포토레지스트 도포를 행하고, 스테퍼와 유리 마스크를 사용하여 포토레지스트 막을 노광 처리한다. 노광 처리시에는, 작업 담당자가 도 3에 나타낸 레이아웃 패턴을 종이에 출력한 것, 또는 레이아웃 패턴을 디스플레이 상에 표시한 것을 참조하여 웨이퍼와 유리 마스크와의 상대 배치를 결정한다. 이어서, 노광 처리된 웨이퍼에 대하여 드라이 에칭 장치 등을 사용하여,에칭 패턴을 형성한다. 이상의 웨이퍼 처리는 유리 마스크의 수만큼 반복하여 행하여진다.
이상은 유리 마스크를 사용한 웨이퍼 일괄 노광 처리를 패턴 형성에 적용한 경우이지만, 보다 고정밀의 패턴 형성이 요구되는 경우에는, 웨이퍼 상을 하나의 칩 단위 또는 수 칩 단위의 소영역으로 분할하고, 소영역마다 레티클을 사용하여 반복 노광 처리하는 방식, 또는 전자 빔 직접 묘화 방식이 사용된다.
다음에, 웨이퍼 시험 공정(313)에서는, 프로버(prober)의 초기 위치, 이동 방향, 이동 거리 등의 설정을 행하여, 웨이퍼 처리 공정(312)을 끝내고 보내져 온 웨이퍼 상의 칩의 특성을 측정한다. 측정 결과는 웨이퍼 맵으로서 기록된다. 웨이퍼 맵은 웨이퍼 상의 칩의 특성을 대응하는 칩 어드레스와 관련지워서 기록한 것이며, 칩 어드레스는 미리 웨이퍼 상에 표지로서 형성된 기점 패턴을 기준으로 하여 정해진다.
또, 웨이퍼 시험 공정(313)에서는, 작성된 웨이퍼 맵에 의해서 웨이퍼 상의 불량 칩에 불량 마크를 붙여서 다음의 칩 분리 공정으로 보낸다.
칩 분리 공정(314)에서는, 보내온 웨이퍼 상의 기점 패턴을 검출기로 검출하여, 동시에 보내온 웨이퍼 맵을 판독한다. 그리고, 검출된 기점 패턴에 의해서 웨이퍼 맵과 웨이퍼의 위치맞춤을 행하고, 다이싱 장치의 커터의 초기 위치, 이동 방향, 이동 거리 등을 설정한다. 그리고, 웨이퍼를 칩으로 분리하는 처리를 행하는 동시에, 웨이퍼 상에서 불량 마크가 붙여진 칩을 제거하여 우량 칩만을 선별해서 다음의 조립 공정으로 보낸다.
조립 공정(315)에 있어서도 똑 같이 하여 웨이퍼 맵에 의해서 와이어 본딩장치의 초기 위치, 이동 방향, 이동 거리 등을 설정하고, 칩 분리 공정에서 보내져 온 우량 칩을 패키지에 장착한다. 그리고, 패키지의 외관 검사를 행하여, 불량품으로 판별된 것을 제거하여 다음의 패키지 시험 공정으로 보낸다.
IC시험 공정(316)에서는, 보내온 웨이퍼 맵에 의해서 테스터의 초기 설정을 행한 후 패키지된 반도체 IC의 특성 시험을 행하여 좋고 나쁨을 판정한다. 또, 필요에 따라서 우량품으로 된 반도체 IC의 그룹 나누기를 행하여 출하 공정(319)에 보내진다.
이상과 같이, 반도체 제조 시스템은 반도체 IC의 완성에 이르기까지의 처리를 복수의 공정으로 분담하여 행하고, 각 공정은 앞의 공정에서 보내온 웨이퍼에 대하여 자기 공정(自工程)에 할당된 처리를 행한 후 다음 공정으로 보낸다. 그 때, 각 공정은 자기 공정에서 처리가 완료된 웨이퍼에 대하여 외관 검사 등에 의해서 칩 단위로 결함 검사를 행하고, 그 결과를 웨이퍼 맵에 기록하여 다음 공정으로 송부하고, 다음 공정에서는 그 웨이퍼 맵을 참조하여 처리를 한다.
웨이퍼 맵에는, 전술한 바와 같이 웨이퍼 상의 각 칩에 대한 시험 결과가, 웨이퍼 상의 칩의 좌표를 나타낸 칩 좌표와 관련시켜서 기록되어 있지만, 기타 품종이나 제조 기일 등의 제조 사양을 식별하기 위한 로트(lot) 번호, 동일 로트에 포함되는 웨이퍼끼리를 식별하기 위한 웨이퍼 번호, 동일 웨이퍼 상의 칩을 식별하기 위한 칩 번호 등이 합쳐져서 기록된다.
로트 번호, 웨이퍼 번호, 칩 번호, 칩 좌표 등은 웨이퍼 상에 형성되는 칩의 식별 정보로서 사용되고, 이 식별 정보를 코드화한 식별 코드가 레이아웃 패턴과 똑 같은 방법으로 웨이퍼 상에 형성된다. 그리고, 웨이퍼 맵에 기록되어 있는 식별 정보와, 웨이퍼 상에 실제로 형성되어 있는 식별 코드를 조합하여 개개의 칩을 특정하는 동시에, 그 칩 특성의 좋고 나쁨 등을 확인할 수 있도록 한다. 칩 분리 공정이나 조립 공정에서는 다수의 칩이 웨이퍼로부터 분리되어 개개로 처리되므로, 웨이퍼에 형성되어 있는 식별 코드에 의해서 칩이 잘못 바뀔 가능성을 배제하여 제품 완성 후의 개개의 제품의 품질관리를 한다.
그리고, 통상 레이아웃 패턴 설계 공정(310)의 단계에서는 제조 시스템명이나 제조 기일, 또는 웨이퍼의 크기나 투입 매수 등에 대하여 미정의 경우가 많고, 그 때문에 이 단계에서는 칩의 식별 정보를 확정하기가 어렵다. 따라서, 식별 코드를 웨이퍼에 형성하기 위한 마스크나 레티클, 또는 전자 빔 묘화 장치용의 묘화용 데이터는 레이아웃 패턴 설계 공정과 별도의 공정으로 제조하고, 웨이퍼에 대한 처리개시 시에 레이아웃 패턴과 함께 제조 시스템에 보내지도록 되어 있다.
웨이퍼 상의 개개의 칩을 식별하는데 있어서, 전술한 바와 같이 식별 코드를 웨이퍼에 형성하는 방법 이외에, 각 칩에 전용 메모리 회로를 형성하여 식별 정보를 이 전용 메모리 회로에 기입하여, 필요에 따라서 판독하는 방식이 제안되어 있다.
반도체 제조 시스템에서는, 이상 언급한 처리에 더하여 제품의 수율 저하의 원인 규명 등을 목적으로 한 데이터의 중첩 해석이 행하여지고, 도 8에 나타낸 바 와 같이 각 공정에서 중첩 해석부(317)에 데이터가 전송된다. 일반적으로는, 각 공정에서 사용되는 장치에 따라서 발생하는 데이터의 형식이 달라져 있기 때문에, 각 공정에서 발생한 데이터는 데이터 변환(318)으로 각각 동일한 데이터 형식으로 변환되어서 중첩 해석부(317)에 전송된다.
일반적으로, 칩 사이즈나 칩 내에 있어서의 입출력 단자의 크기, 위치는 반도체 IC의 품종마다 상이하고, 또 스테퍼나 프로버 등의 제조 장치의 사용 방법도 품종에 따라서 상이한 경우가 있다. 따라서, 반도체 제조 시스템의 운용에 있어서는, 각종 제조 장치의 설정 조건을 품종마다 변경할 필요가 있고, 특히 다품종 소량생산을 행하는 경우에는, 이와 같은 설정 조건의 변경을 소수의 웨이퍼를 투입할 때마다 행하여지지 않으면 안된다.
그런데, 종래의 반도체 제조 시스템에서는, 각 공정은 앞의 공정에서 웨이퍼와 웨이퍼 맵이 보내져 왔을 때, 설정 조건 변경의 유무를 인식하여, 필요한 변경을 행하고 있었다. 예를 들면, 웨이퍼 처리 공정에서는 웨이퍼로부터 로트 번호를 판독하여 각종 제조 장치의 처리 조건을 설정하고, 또 웨이퍼 시험 공정에서는 웨이퍼에서 칩 좌표나 로트 번호를 판독하여 칩 사이즈나 칩 내에서의 입출력 단자용 패드의 수, 그 배치 위치의 상이를 인식하여 프로버의 초기 위치의 설정, 이동 거리, 이동 방향 등을 설정한다. 그리고, 이와 같은 준비 작업을 완료한 후, 웨이퍼에 대한 실제의 처리를 개시하므로, 웨이퍼가 전(前)공정에서 보내져 온 후 자기 공정에서 할당된 실제의 처리를 개시할 때까지 시간을 요하게 된다.
따라서, 종래의 반도체 제조 시스템을 다품종 소량 생산에 적용한 경우, 각 공정은 웨이퍼에 대한 실제의 처리를 개시하기 전의 준비 작업에 요하는 시간의 비중이 클 뿐만 아니라, 잘못이 일어나기 쉬워서 생산 효율의 저하를 가져오게 되는 등의 문제가 있다.
또, 웨이퍼 상에 식별 코드를 형성하는데 있어서, 다음과 같은 문제가 있다. 통상 레이아웃 패턴은 웨이퍼 상에서 동일 형상의 패턴의 반복으로 되어 있는데 반하여, 식별 코드는 웨이퍼 상의 모든 칩이 상이한 패턴을 갖고 있다. 그 때문에, 레티클을 사용하여 웨이퍼 상의 소영역을 반복 노광하는 방식을 식별 코드의 형성에 적용하기 위해서는, 반복 노광의 스텝마다 식별 코드를 형성한 전용 레티클을 다수 준비할 필요가 생기어 공정이 번잡하고 또한 고 코스트로 되는 등의 문제가 있다.
한편, 유리 마스크를 사용한 웨이퍼 일괄 노광 방식에서는, 식별 코드를 형성한 전용 유리 마스크를 1매 준비하는 것만으로 웨이퍼 상에 모든 식별 코드를 형성할 수 있으므로, 노력을 들이기 않고 저 코스트로 되는 이점이 있다. 그러나, 칩 패턴의 고 정밀화의 요구에 수반되어 웨이퍼의 일괄 노광 방식 자체가 사용되는 일이 줄어들기 때문에, 이 방식에서는 레티클이나 전자 빔 직접 묘화 방식을 사용한 레이아웃 패턴 형성 방법과의 정합이 취해지지 않아 실제적이 아니라는 등의 문제가 있다.
또, 전용 메모리 회로를 형성하는 방식에서는, 메모리 회로 형성 때문에 칩 점유 면적이 증가되고, 또 기입 및 판독을 위한 공수가 증가하여 고 코스트로 되는 등의 문제가 있다.
전자 빔 직접 묘화 방식에는 레이아웃 패턴 형성 방식과의 정합성이 취해지기 쉬운 점에서 레티클을 사용하는 방식과 동일한 이점이 있다. 그러나, 이 방식을 사용하여 레이아웃 패턴을 형성하는 경우, 전자 빔의 편향 각도를 소정치 이하로 억제하여 패턴 정밀도를 유지하기 때문에, 레티클을 사용하는 방식과 이와 같이 웨이퍼 상의 소영역 마다에 독립된 묘화 동작을 반복하도록 하고 있다. 즉, 전자 빔 묘화 장치에 입력되는 묘화용 데이터는 소영역 단위로 정리하여 편집되고, 이 소영역 단위의 묘화용 데이터를 사용함으로써 하나의 소영역에 대해서 전자 빔 조사 개시 위치를 설정한 후, 그 소영역 내에서 연속해서 전자 빔을 조사하여 패턴을 묘화한다. 그리고, 다음의 소영역에 대하여 다시 전자빔 조사개시 위치를 설정하여 소영역의 패턴을 묘화한다. 이와 같은 묘화 동작을 웨이퍼 상의 소영역 전부에 대하여 반복적으로 행한다. 이 방식을 레이아웃 패턴 형성과의 정합성을 취하기 때문에, 식별 코드의 형성에 사용한 경우, 식별 코드 자체에는 패턴 정밀도가 요구되지 않음에도 불구하고, 레이아웃 패턴과 동일 정도의 고 정밀한 패턴이 형성되어, 그 결과 전자 빔 묘화 시간이 필요 이상으로 길어지는 등의 문제가 있다.
또, 식별 코드는 웨이퍼에 대한 최초의 처리 단계에서 웨이퍼에 형성되므로, 후 공정, 예를 들면 칩 시험 공정에서 얻어진 칩의 시험 결과 등의 정보를 식별 코드로서 웨이퍼에 형성할 수는 없어, 이들 정보는 웨이퍼 맵과 조합하지 않으면 얻을 수 없으며, 그 때문에 특히, 웨이퍼로부터 칩이 분리된 후에 특정한 칩의 시험결과 등을 확인하는데 시간이 걸리고, 또한 잘못도 생기기 쉽다는 등의 문제가 있었다.
그래서, 본 발명은, 다품종 소량 생산의 반도체 제조를 고 효율로 행하는 동시에, 칩 단위의 품질관리·생산관리를 용이하게 또한 저 코스트로 행하는 것을 목적으로 한다.
상기 과제의 해결은, 복수의 공정으로 이루어진 반도체 장치의 제조 방법에 있어서, 웨이퍼 상에 형성된 칩의 식별 정보를 인접하지 않은 적어도 2 이상의 공정에서 공유화하여 반도체 장치를 제조하는 것을 특징으로 하는 반도체 장치의 제조 방법,
또는, 상기 칩의 식별 정보를 공유하는 공정은, 자기 공정에서의 웨이퍼 처리에 앞서서, 상기 칩의 식별 정보에 기초하여 자기 공정에서의 처리에 필요한 준비작업을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법,
또는, 상기 칩의 식별 정보를 공유하는 하나의 공정은, 자기 공정에서의 처리 정보를 상기 칩의 식별 정보에 부가한 정보를, 다른 공정과 공유하는 것을 특징으로 하는 반도체 장치의 제조 방법,
또는, 상기 칩의 식별 정보는, 로트 번호, 웨이퍼 번호, 웨이퍼 상에서의 위치를 나타낸 칩 좌표, 또는 칩 속성을 포함한 것을 특징으로 하는 반도체 장치의 제조 방법,
또는, 복수의 공정으로 이루어진 반도체 장치의 제조 방법에 있어서, 웨이퍼 상에 형성된 칩의 식별 정보로서, 로트 번호, 웨이퍼 번호, 또는 칩 속성 중 적어도 어느 하나를 포함한 칩의 식별 정보를, 적어도 2 이상의 공정에서 공유화하여 반도체 장치를 제조하는 것을 특징으로 하는 반도체 장치의 제조 방법,
또는, 상기 칩의 식별 정보를 공유하는 공정은, 자기 공정에서의 웨이퍼 처리에 앞서서, 상기 칩의 식별 정보에 기초하여 자기 공정에서의 처리에 필요한 준비 작업을 행하는 것을 특징으로 하는 상기 반도체 장치의 제조 방법,
또는, 상기 칩의 식별 정보를 공유하는 하나의 공정은, 자기 공정에서의 처리 정보를 상기 칩의 식별 정보에 부가한 정보를, 다른 공정과 공유하는 것을 특징으로 하는 상기 반도체 장치의 제조 방법,
또는, 앞의 공정으로부터 보내온 웨이퍼에 대하여 자기 공정에서의 처리를 행한 후, 다음 공정에 보내도록 한 복수의 공정으로 이루어진 반도체 장치의 제조 방법에 있어서, 웨이퍼 상에 형성된 칩의 식별 정보를 인접하지 않은 적어도 2 이상의 공정에서 공유화하고, 전 공정은 자기 공정에 있어서의 처리 정보를 후 공정에 보내는 것을 특징으로 하는 반도체 장치의 제조 방법,
또는, 전 공정으로부터 보내온 웨이퍼에 대하여 자기 공정에서의 처리를 한 후, 다음 공정에 보내도록 한 복수의 공정으로 이루어진 반도체 장치의 제조 방법에 있어서, 웨이퍼 상에 형성된 칩의 식별 정보로서, 로트 번호, 웨이퍼 번호, 또는 칩 속성 중 적어도 어느 하나를 포함한 칩의 식별 정보를, 적어도 2 이상의 공정에서 공유화하고, 전 공정은 자기 공정에서의 처리 정보를 후 공정으로 보내는 것을 특징으로 하는 반도체 장치의 제조 방법,
또는, 복수의 공정으로 이루어진 반도체 장치의 제조 방법에 있어서, 웨이퍼 상에 형성된 칩의 식별 정보와 하나의 공정에서 처리된 정보를 중첩한 정보를, 다 른 공정에 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법,
또는, 복수 공정으로 이루어진 반도체 장치의 제조 방법에 있어서, 웨이퍼 상에 형성된 칩의 식별 정보에 기초하여 제 1 공정에서 처리된 정보와 제 2 공정에서 처리된 정보를 중첩한 정보를, 제 3 공정에서 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법,
또는, 칩의 식별 정보를 웨이퍼에 형성하고, 상기 칩의 식별 정보에 기초하여 칩의 관리를 행하는 반도체 장치의 제조 방법에 있어서, 동일한 제조 사양을 갖는 칩, 또는 동일한 웨이퍼 상에 형성되는 칩의 식별 정보를 연속해서 판독할 수 있도록 편집하고, 상기 칩의 식별 정보를 연속해서 판독하여 장치를 제조하는 것을 특징으로 하는 반도체 장치의 제조 방법,
또는, 상기 식별 정보를 웨이퍼 상에 형성한 후에, 상기 복수의 공정 처리에 기인하여 추가 정보가 생긴 경우에는, 상기 추가 정보를 상기 웨이퍼 상에 형성하는 것을 특징으로 하는 상기 반도체 장치의 제조 방법,
또는, 상기 칩의 식별 정보는, 코드화되어 있는 것을 특징으로 하는 상기 반도체 장치의 제조 방법,
또는, 상기 칩의 식별 정보는, 로트 번호, 웨이퍼 번호, 웨이퍼 상에서의 위치를 나타낸 칩 좌표, 또는 칩 속성을 포함한 것을 특징으로 하는 상기 반도체 장치의 제조 방법,
또는, 상기 복수 공정은 레이아웃 패턴 설계, 마스크 제조, 웨이퍼 처리, 웨이퍼 시험, 칩 분리, 조립, 또는 IC시험 중 적어도 어느 하나를 포함한 것을 특징 으로 하는 상기 반도체 장치의 제조 방법,
또는, 상기 칩의 식별 정보를 칩, 칩간 영역, 칩을 수납하는 패키지 또는 패키지 부재에 형성하는 것을 특징으로 하는 상기 반도체 장치의 제조 방법,
또는, 상기 반도체 장치의 제조 방법을 사용하여 제조된 반도체 장치에 의해서 달성된다.
이상과 같이, 웨이퍼에 대한 처리가 시작되기 전에 각 공정은 칩의 식별 정보를 공유할 수 있으므로, 칩 단위에서의 품질관리나 생산관리가 용이하게 되고, 또 각 공정은 실제로 자기 공정에 웨이퍼가 보내져 왔을 때, 즉시 웨이퍼에 대한 처리를 개시할 수 있다.
또, 칩의 식별 정보는 연속해서 판독할 수 있도록 편집되어 있으므로, 입자 빔 묘화 장치에 의해서 식별 코드를 묘화하는 경우, 웨이퍼에 대한 묘화 개시 시에 빔 묘화 개시 위치를 설정한 후에는, 웨이퍼 상의 전체 칩의 식별 코드를 연속해서 묘화할 수 있고, 소영역마다 빔 묘화 개시 위치를 설정할 필요없어 식별 코드의 묘화에 필요한 시간을 종래에 비해서 단축할 수 있다.
또, 상기 묘화용 데이터에 의해서 입자 빔 묘화 장치 또는 레이저 빔 묘화 장치를 구동하고 입자 빔 또는 레이저 빔을 사용하여, 직접 칩 또는 칩이 봉입된 패키지에 대하여 식별 코드를 형성하는 경우에도, 묘화에 요하는 시간을 단축할 수 있다. 특히, 패키지로의 식별 코드의 형성에 의해서 제품의 외관으로부터 용이하게 칩을 특정할 수 있게 된다.
또, 칩의 식별 정보로서 로트 번호, 웨이퍼 번호, 칩 번호, 칩 좌표를 사용 함으로써, 소수의 웨이퍼마다 칩의 사이즈나 특성 또는 입출력 단자의 배치 위치 등이 다른 경우에도 그에 따라서 장치의 초기 위치, 이동 거리, 이동 방향 등을 미리 정확하게 설정할 수 있고, 또한 로트 단위/웨이퍼 단위로 웨이퍼 상에 연속해서 식별 코드를 형성하는 것이 가능하게 된다.
또, 식별 정보에 대한 추가 정보를 웨이퍼, 웨이퍼로부터 분리된 칩 또는 패키지에 형성함으로써, 칩의 보다 상세한 속성을 웨이퍼 맵을 조합하지 않고 용이하게 확인할 수 있다.
도 1은 본 발명의 실시예 1에 따른 반도체 장치 제조 방법의 설명도.
도 2는 본 발명의 실시예 2에 따른 반도체 장치 제조 시스템의 설명도.
도 3은 레이아웃 패턴의 설명도.
도 4는 본 발명의 실시예 3에 따른 중첩 해석의 설명도.
도 5는 본 발명의 실시예 4에 따른 식별 코드와 그 편집 방법의 설명도.
도 6은 전자 빔 묘화 장치에 따른 식별 코드의 묘화의 설명도.
도 7은 본 발명의 실시예 5에 따른 이력 정보 형성 방법의 설명도.
도 8은 종래의 반도체 장치 제조 시스템의 설명도.
실시예 1
도 1은 본 발명의 실시예 1에 따른 반도체 장치 제조 방법의 설명도이다.
이하, 도 1을 참조하여 본 발명에 의한 반도체 장치의 제조 방법의 원리에 대하여 설명하겠다. 전체는 반도체 제조 시스템(20)과 이력 정보 작성 시스템(40)이 정보를 교환하면서 유기적인 연결을 유지함으로써 성립되어 있다. 반도체 제조 시스템(20)에서는, 반도체 설계 정보(21)에 의해서, 블록(22)으로 나타낸 마스크 작성 공정과, 반도체 제조 공정(30)의 로트 생산 정보에 기초하여 블록(31)으로 나타낸 구체적인 반도체 웨이퍼 처리 공정의 실행이 이루어진다. 블록(22)에서 구체적으로는, 칩 레이아웃 패턴 설계(24), 웨이퍼 레이아웃 패턴 설계(25) 및, 노광 데이터 작성(26), 마스크 레티클 작성(27), 전자 빔 노광 데이터 작성(28) 등으로 이루어지는 마스크 제조(23)에 관한 설계 정보의 전자 파일로의 축적 처리가 행하여진다. 한편, 블록(31)에는 전 공정(32)과 후 공정(33)이 있고, 전 공정(32)에는 웨이퍼 처리(34), 웨이퍼 시험(35) 등이 포함되고, 후 공정(33)에는 칩 분리(36), 조립(37), IC시험(38) 등이 각각 포함되어 있다. 실제의 각 제조 공정은 블록(22)의 전자화된 설계 정보를 개개로 입력하여 적당히 수행된다. 이에 대하여, 이력 정보 작성 시스템(40)은 로트 정보(41), 칩 정보(42), 이력 데이터, 레이아웃 데이터, 전자 빔 노광 데이터, 날인 데이터 등의 개개의 이력 정보 작성 플로우에 대응하고, 블록(50, 51, 52)에 나타낸 바와 같이 각 칩, 웨이퍼, 로트마다 식별 코드를 첨부하여 각 이력의 전자 데이터 파일을 작성 처리한다. 이들의 전자 데이터는 레이아웃 형식 변환 처리(53)와 전자 빔 노광 데이터 형식 변환 처리(54)를 각각 경유하고, 예를 들면 전 공정(32)의 웨이퍼에 식별 코드의 전자빔 노광 공정을 제어하거나, 또는 날인 형식 변환 처리(55)를 경유하여, 칩, 웨이퍼, 로트마다의 이력 정보를 개개의 칩 뿐만 아니라, 완성된 패키지 등에도 레이저 빔으로 날인할 수 있 다.
실시예 2
도 2는 본 발명의 실시예 2에 따른 반도체 장치 제조 시스템의 설명도이다. 도 8과 마찬가지로, 반도체 제조 시스템에서의 주요한 공정(201)을 제 1 열째, 각 공정에서 사용되는 주요한 장치(202)를 제 2 열째, 각 공정에서 얻어지는 주요한 데이터(203)를 제 3 열째 및 각 공정간에서 주고 받게 되는 데이터(204)를 제 4 열째의 전송 경로를 각각 모식적으로 나타내고 있다. 각 공정에는 서로 온라인 접속된 도시하지 않은 제어 단말이 설치되어 있다. 이들 제어 단말은 자기 공정의 제조 장치의 제어부와 접속되어 있고, 자기 공정에서 취득한 데이터를 다른 공정에 전자 파일로서 소정의 타이밍으로 송부하는 동시에, 다른 공정으로부터 보내온 데이터를 수신하여 자기 공정 내의 제조 장치에 보내는 기능을 가지고 있다. 이하에서 언급하는 공정간의 데이터의 송수신은 이들 제어 단말을 거쳐서 행하여진다.
먼저, 레이아웃 패턴 설계(210)에서는, 종래와 같이 공정 패턴을 포함한 칩 패턴의 작성, 칩 패턴의 반복으로 되는 마스크 패턴의 작성 및 마스크 패턴과 웨이퍼와의 배치 설정의 최적화를 행한다. 이와 같이 하여 설계된 레이아웃 패턴은 도 3에 나타낸 바와 마찬가지지만, 본 실시예에서는 레이아웃 패턴 설계의 단계에서 칩 좌표를 설정한다. 이하, 도 3을 참조하여 칩 좌표의 설정 방법에 대하여 설명하겠다.
먼저, OF(오리엔테이션 플랫)(7)가 하측으로 되도록 웨이퍼 패턴(3)을 배치하고, 웨이퍼 패턴(3) 상의 유효한 칩을 포함한 영역 내에서 최상부 또한 최좌단에 위치하고 있는 칩을 기점 칩(4), 최하부 또한 최우단에 위치하고 있는 칩을 부기점 칩(5), 웨이퍼의 중심 좌표를 포함한 칩 또는 웨이퍼의 중심 좌표에 인접하는 칩을 센터 칩(6)으로 정하고, 마스크 패턴(2)에 포함되는 모든 칩에 칩 식별 번호를 붙인다. 그리고, 각 칩에 인접하는 좌측 또한 하측의 스크라이브 라인의 센터의 교점을 그 칩의 기점 좌표로 한다. 이에 의해서 각 칩의 기점 좌표는 센터 칩(6)의 기점 좌표를 원점으로 하는 상대 좌표에 의해서 표시되고, 또 각 칩 내의 특정의 위치는 각 칩의 기점 좌표를 원점으로 하는 상대 좌표에 의해서 표시할 수 있다. 즉, 칩 식별 번호로 식별되는 모든 칩의 임의의 위치는 센터 칩(6)의 기점 좌표를 원점으로 하는 상대 좌표와 그 칩의 기점 좌표를 원점으로 하는 상대 좌표의 합계에 의해서 표시하게 된다.
이상과 같이 하여 정한 칩 좌표를, 로트 번호, 웨이퍼 번호, 칩 번호와 대응시킨 웨이퍼 맵을 작성한다. 그리고, 작성한 웨이퍼 맵을 레이아웃 데이터에 부가하고, 도 2 중에 나타낸 데이터 전송 경로(a)를 따라서 다음에 계속되는 모든 공정에 전자 파일로서 보낸다.
마스크 제조 공정(211)에서는, 종래와 마찬가지로 레이아웃 패턴을 전자 빔 묘화 장치에 입력가능한 노광 데이터로 변환하고, 이 노광 데이터에 의해서 반도체 IC의 작성에 필요한 복수의 레이어에 대응한 복수의 유리 마스크를 만든다. 그리고, 작성 완료된 유리 마스크의 외관 검사를 하고, 그 검사 결과를 레이아웃 설계공정으로부터 보내온 웨이퍼 맵에 부가하여 도 8에 나타낸 데이터 전송경로(b)를 통하여 후 공정으로 보낸다.
또, 마스크 제조 공정(211)에 이어지는 다른 각 공정은 레이아웃 데이터를 받았을 때, 자기 공정에 할당된 처리를 행하는데 필요한 준비 작업을 행하여, 웨이퍼가 보내져 왔을 때 즉시 웨이퍼에 대한 처리를 개시할 수 있도록 한다. 즉, 웨이퍼 처리 공정(212)에서는, 노광 처리에 사용하는 스테퍼의 초기 위치, 이동 방향 및 이동 거리 등을 웨이퍼 맵에 의해서 설정하고, 또 보내온 레이아웃 패턴에 부가되어 있는 로트 번호나 반도체 제조 시스템명에 의해서 각 제조 장치의 처리 조건을 설정한다. 웨이퍼 시험 공정(213)에서는, 기점 칩에서 시작하여 부기점 칩에 이르기까지의 사이에 포함되는 유효 칩만을 시험하도록, 프로버의 초기 위치, 이동 방향, 이동 거리의 설정을 행한다. 칩 분리 공정(214)에 있어서도 다이싱 장치에 대하여 동일한 초기 설정을 한다. 또, 마스크 제조 공정(211) 이외의 각 공정은, 데이터 전송경로(b)를 통해서 마스크 제조 공정으로부터 보내온 웨이퍼 맵을 참조하여, 먼저 행한 초기 설정을 필요에 따라서 수정한다.
다음에, 웨이퍼 처리 공정(212)에서는, 앞서 설정된 조건하에서 전의 마스크 제조 공정(211)에서 제조된 유리 마스크를 사용하여 웨이퍼에 대한 처리가 행하여진다. 즉, CVD 장치나 스퍼터 장치를 사용하여 웨이퍼 상에 도전막이나 절연막을 형성한 후, 스피너에 의해서 이 위에 포토레지스트 도포를 행한다. 그리고, 스테퍼와 유리 마스크를 사용하여 포토레지스트 막에 대하여 노광 처리를 행한다. 스테퍼는 전술한 바와 같이 이미 설정되어 있으므로, 즉시 노광 처리를 개시할 수 있다. 이어서, 노광 처리된 웨이퍼에 대하여 드라이 에칭 장치 등을 사용하여 에칭을 행하여 패턴을 형성한다. 웨이퍼 처리는 유리 마스크의 수만큼 반복하여 행하 여진다. 웨이퍼 처리 공정(212)에서는, 상술한 유리 마스크를 사용하여 처리하는 방법 이외에, 보다 고 정밀도의 패턴을 형성하기 위해서 레티클을 사용하여 반복 노광하는 방법, 또는 레이아웃 패턴을 전자 빔 묘화 장치에 입력되는 묘화 데이터로 변환한 후, 유리 마스크나 레티클을 작성하지 않고, 웨이퍼 상을 직접 전자 빔으로 묘화하여 패턴을 형성하는 방법이 사용된다.
또, 웨이퍼 처리 공정(212)에 있어서, 처리 도중에 먼지 등의 부착에 의해서 생긴 웨이퍼 표면의 결함 검사를 필요에 따라서 행하고, 그 결과는 웨이퍼 맵에 기록되어, 각 공정에 도 2 중의 데이터 전송경로(c)를 통해서 송부된다. 다음에, 계속되는 각 공정에서는, 유리 마스크 제조 공정으로부터 보내온 전자 파일과 비교하여 상이한 부분에 대하여는, 앞서 행한 준비 작업의 수정을 한다. 예를 들면, 웨이퍼 처리 공정에서 새로이 불량 칩이 증가된 경우, 이 정보에 기초하여 제조 장치의 초기 설정의 수정을 한다.
이어서, 웨이퍼 처리 공정을 끝낸 웨이퍼는 웨이퍼 시험 공정에 보내진다. 웨이퍼 시험 공정에서는, 데이터 전송경로(a)를 통해서 보내온 웨이퍼 맵을 바탕으로 준비 작업에 의해 프로버가 초기 설정되어 있고, 또 데이터 전송경로(b, c)를 통해서 보내져 온 웨이퍼 맵에 의해서 프로버의 초기 설정에 대한 필요한 수정도 행하여지고 있으므로, 보내온 웨이퍼의 시험을 즉시 개시할 수 있다. 예를 들면, 데이터 전송경로(a)를 거쳐서 보내온 웨이퍼 맵에 의해서 시험 대상으로 된 유효 칩 중, 데이터 전송경로(b, c)를 거쳐서 보내온 웨이퍼 맵에 의해 변경되어서 새로이 무효 칩으로 되는 일이 생기므로, 이들 무효 칩을 시험 대상에서 제거한 상태에 서 시험을 행한다. 또, 프로버에 의해서 웨이퍼 상의 각 유효 칩의 특성을 측정하고, 그 측정 결과는 새로이 웨이퍼 맵으로서 기록된다. 측정이 완료된 웨이퍼와 새로이 기록된 웨이퍼 맵은 다음의 공정으로 보내진다.
웨이퍼 시험 공정(213)으로 계속되는 칩 분리 공정(214), 조립 공정(215), IC시험 공정(216)에 있어서도, 마찬가지로 전 공정에서 웨이퍼가 보내져 왔을 때, 이미 초기 설정이 끝나 있는 장치를 사용하여 즉시 처리를 개시할 수 있다. 즉, 칩 분리 공정에서는 초기 설정된 다이싱 장치에 의해서 웨이퍼를 칩으로 분리하는 처리를 행하는 동시에, 웨이퍼 맵에 기록된 정보에 기초하여 불량 칩을 제거하여 우량품 칩만을 선별하여 다음의 조립 공정으로 보내고, 조립 공정에서는 초기 설정된 와이어 본딩 장치에 의해서 우량한 칩을 패키지에 장치하는 처리를 행하는 동시에, 패키지의 외관 검사에 의해서 불량으로 판별된 것을 제거한다. 또, 다음의 패키지 시험 공정에 있어서 특성 시험을 행하고, 좋고 나쁨의 판정 및 필요에 따라서 우량품의 특성에 따른 그룹 나누기를 행한 후 출하 공정(219)으로 보내진다.
또, 도 2에 나타낸 바와 같이, 제품의 수율 저하의 원인 규명 등을 목적으로 하여 각 공정에서 중첩 해석부에 데이터를 전송할 때, 미리 레이아웃 패턴 설계 공정으로부터 보내져온 데이터에 맞추어서 각 공정에서의 데이터 형식을 갖춰두고, 데이터 변환을 행하지 않고 각 공정에서 취득한 데이터를 그대로 중첩 해석부(217)에 전송하도록 한다.
전술한 바와 같이, 웨이퍼 맵으로부터 판독한 칩의 식별 정보는 웨이퍼 상에 형성되어 있는 식별 코드와 조합하여 처리가 행하여진다. 레이아웃 패턴의 형성에 있어서, 유리 마스크에 의한 웨이퍼 일괄 노광법이 사용되는 경우에는, 식별 코드를 형성한 전용 유리 마스크를 준비함으로써, 레이아웃 패턴과 같은 방법으로 식별 코드를 형성한다. 레이아웃 패턴의 형성에 레티클 또는 전자 빔 직접 묘화에 의해서 웨이퍼 상의 소영역을 반복 노광 또는 묘화하는 방법이 사용되는 경우, 전술한 바와 같이 식별 코드를 같은 방법으로 형성하는 것은 코스트 상 문제가 있다. 본 발명에서는 식별 코드를 이하에 언급하는 방법으로 편집하여 전자 빔 묘화 장치의 묘화용 데이터를 작성하고, 이 묘화용 데이터를 사용하여 식별 코드를 웨이퍼 상에 전자 빔 묘화한다.
실시예 3
도 4는 본 발명의 실시예 3에 따른 중첩 해석의 설명도이다. 도 4는 칩, 웨이퍼 또는 로트에 관하여, 좌측의 블록 (70)에서 (75)까지의 각종 처리 공정에서의 측정·시험 또는 해석 데이터가, 중앙에 그려진 인터페이스(100)를 거쳐서, 우측의 데이타베이스(102)에 일단 축적되고, 그 중에서 예를 들면, 제조 이력 데이터(105), 웨이퍼 검사 데이터(106), 각 공정 데이터(107), 해석 데이터(108), 웨이퍼 베이킹(109), 기타 데이터(110) 등을 필요에 따라서 데이터 검색·수집(104)하고, 예를 들면 퍼스널 컴퓨터 등으로 유용한 정보에 가공되고, 그 결과는 블록(103)으로 나타낸 데이터 마이닝 등에서, 앞의 데이터베이스(102)에 축적된 후, 재차 인터페이스(100)를 거쳐서 좌측의 각종의 측정·시험 또는 해석 블록에 피드백되는 등의 일련의 데이터의 흐름을 의미하고 있다. 도 4의 블록 (100) 및 (101)은 도 2의 중첩 해석부(217)에 상당한다. 보다 상세하게 보면, 좌측의 레이아웃 패턴 베이킹(baking) 처리 공정(70)에서는, 웨이퍼(85)에 레이아웃 패턴(76)이 베이킹 처리되고, 웨이퍼(85) 상의 기준점을 바탕으로 코딩된 각 칩의 베이킹 처리의 데이터(90)가 출력된다. 각종 처리 공정 블록(71)에서는, (77, 78, 79)의 각종의 이물·결함 데이터 (1), (n-1), (n)이 인라인에서의 웨이퍼 검사 데이터(91)로서 출력된다. 각종 시험 공정 블록(72)에서는, WP(웨이퍼 공정 측정)(80) 또는 WET(웨이퍼의 전기적 측정)(81)에 각각 대응하여, 기술·모니터 데이터(92), 전기적 특성 데이터(93)가 출력된다. 기타 처리 공정 블록(73)에서는, 필요에 따라서 기타의 측정(82)에 대응하여, 기타 데이터(94)가 출력된다. SORT 처리 공정 블록(74)에서는, 상기의 각 시험 결과를 SORT(83)로 소팅하여, 칩에 치명적인 영향을 주는 불량 데이터(95)만이 출력된다. 맵핑 처리 공정 블록(75)에서는, 복수의 공정 데이터를 맵핑(84)하여, Killer 결함 등의 해석 데이터(96)가 출력된다.
실시예 4
도 5는 본 발명의 실시예 4에 따른 식별 코드의 내용과 그 편집 방법을 설명하는 도면이다. 1개의 식별 코드는 로트 번호(A), 웨이퍼 번호(B), 칩 번호(C), 웨이퍼 상에 있어서의 칩의 상대 어드레스(D), 칩 상에서의 식별 코드를 형성하는 위치(E)로 된다. 상대 어드레스(D)는 예를 들면, 위치 좌표(d1, d2)로 나타내고, dl, d2는 각각 웨이퍼 상에서 기준으로 되는 칩에서 횡방향 및 종방향에의 상대 거리를 나타낸 수치이다. 또, 칩 상에서 식별 코드를 형성하는 위치(E)는 통상, 모든 칩에서 동일치를 취한다.
식별 코드의 편집에 있어서는, 먼저 로트 번호와 웨이퍼 번호가 동일한 식별 코드, 즉 동일 웨이퍼 상의 칩의 식별 코드를 연속해서 배치하여 이루어진 식별 코드군을 작성한다. 하나의 식별 코드군 내에서의 식별 코드의 배치에 대해서는, 예를 들면 웨이퍼와 그 위의 칩이 도 3에 나타낸 관계로 나타나고 있을 때, 웨이퍼 상의 유효 칩의 최좌단 또한 최상단의 칩의 식별 코드를 최초로 배치한다. 이하, 차례로 우측에 인접한 칩의 식별 코드를 배치하고, 최우단의 칩에 이르렀을 때에는, 계속해서 1행 아래의 최우단의 칩의 식별 코드를 배치한다. 또, 이번에는 반대로 좌측에 인접한 칩의 식별 코드를 차례로 배치하고, 웨이퍼의 최하단 또한 최우단의 칩에 도달할 때까지 상술한 순번으로 식별 코드의 배치를 계속한다. 로트 번호 및 웨이퍼 번호가 다른 식별 코드마다 상술한 바와 같은 식별 코드군을 작성한다. 그리고, 이들 식별 코드군 상호간에서는, 로트 번호가 동일한 식별 코드군이 연속하여 배치되도록 편집한다.
이상과 같은 방법으로 편집된 식별 코드를 도 6에 나타낸 전자 빔 묘화 장치에 묘화용 데이터로서 입력한다. 묘화용 데이터는 패턴 발생기(8)에 입력되고, 웨이퍼(13) 상에서의 전자 빔(11)의 묘화 위치를 나타낸 디지털 신호로 변환된 후, D/A 컨버터(9)에 의해서 아날로그 신호로 변환된다. 또, 앰프(10)를 거쳐서 편향 전극(12)에 인가된 전자 빔(11)의 편향각을 제어함으로써 웨이퍼(13) 상에 식별 코드의 묘화를 행한다. 상기 묘화용 데이터에 대하여, 로트 번호와 웨이퍼 번호에 의해서 특정의 식별 코드군을 지정하면, 그 식별 코드군에 속하는 식별 코드가 먼저 편집한 차례로 판독된다. 최초로 판독된 식별 코드에 의해서, 웨이퍼 상의 유 효 칩 중에서 최좌단 또한 최상단의 칩에 대하여 전자 빔 묘화 개시 위치가 설정되고, 정보(E)로 나타낸 위치에 식별 코드가 묘화된다. 계속해서 판독되는 식별 코드를 묘화할 때에는, 전자 빔의 묘화 개시 위치를 다시 설정하지 않고, 상대 어드레스(D)로 지정되어 있는 인접한 칩에, 전자 빔이 연속적으로 이동하여 식별 코드의 묘화가 행하여진다. 이하, 동일 웨이퍼 상의 모든 칩에 연속해서 식별 코드가 묘화된다.
이상의 묘화 방식으로는, 전자 빔의 편향 각도는 웨이퍼의 단부에서 단부까지 크게 변화하기 때문에, 패턴 정밀도는 저하되나 식별 코드 자체에는, 패턴 정밀도는 요구하지 않으므로 지장은 없고, 반대로 웨이퍼 상에서 소영역마다에 전자 빔 묘화 개시 위치의 재설정을 행할 필요는 없어진다. 레이아웃 패턴 형성과 동일한 방식으로, 소영역마다 편집한 묘화용 데이터를 사용하여 소영역마다 독립해서 묘화를 행하면, 그 때마다 전자 빔 묘화 개시 위치를 설정하는데 시간을 요하며, 다수의 칩에 식별 코드를 묘화하는데 있어서 많은 시간이 걸렸었던 것에 비해서, 상기 실시예에서는 웨이퍼 상의 모든 칩에 대하여 연속해서 묘화할 수 있기 때문에, 묘화 시간을 대폭으로 단축할 수 있다.
실시예 5
도 7은 본 발명의 실시예 5에 따른 이력 정보 형성 방법의 설명도이다. 이하에, 도 7을 사용하여 본 발명과 종래의 이력 정보 형성 방법을 보다 구체적으로 설명하겠다. 앞에서 언급한 바와 같이, 종래의 방법으로 개개의 칩 상에 제조 공정 도중의 이력 정보를 형성하려면, 그 때마다 전용 마스크 패턴 또는 전용 전자 빔 노광 데이터의 작성이 필요하게 되어, 코스트와 작업의 번잡성이란 점에서 현실적이 아니었다. 그래서, 실제로는 종래의 칩의 식별 코드는 로트 번호와 통과 번호만을 지정하고, 마스크를 사용해서 레이아웃 패턴과 함께 일괄 노광하여, 제조 공정 도중의 이력 정보는, 도 7의 (14)에 나타낸 바와 같이, 웨이퍼 단위로 웨이퍼 맵으로서 기록되므로, 칩의 식별은 웨이퍼 단위로 행하여진다. 본 발명의 데이터 구성에서는, (15)에 나타낸 바와 같이, 레이저 빔 또는 전자 빔에 의해서 개개의 칩 상 또는 칩 영역간에 로트 번호 뿐만 아니라 제조 공정 도중의 이력 정보도 묘화된다. 이 묘화 처리에 의해서 (16, 17)에 나타낸 바와 같이, 각 칩상에는 로트 생산 정보나 로트를 구성하는 웨이퍼 번호 또는 각 웨이퍼 상의 각 칩 정보 등이 형성된다. 따라서, 전자 빔 노광 데이터의 작성은, 종래부터의 칩 단위 처리에 가하여 웨이퍼 또는 로트 단위 처리도 가능하기 때문에, 웨이퍼 상에 배치된 칩 상 또는 칩 영역간에 대하여, 일괄 처리 또는 칩 지정에 의한 선별 처리가 가능하다. 이 때문에, 반도체 디바이스 제품에의 이력 정보의 형성 또는 날인에 수반되는 처리 시간을 현저하게 단축할 수 있다.
이상은 동일 웨이퍼 상의 모든 칩에 식별 코드를 묘화하는 경우에 대하여 언급하였으나, 로트 번호만을 지정함으로써 동일 로트에 속하는 모든 식별 코드를 연속해서 판독하는 것도 가능하고, 또 특정한 식별 코드군과 그 식별 코드군에 속하는 임의의 2개의 식별 코드를 지정함으로써, 동일 웨이퍼 상의 임의 영역 내의 칩의 식별 코드만을 연속해서 판독하여 묘화할 수도 있다. 즉, 로트 단위/웨이퍼 단위, 또는 웨이퍼 상의 소정 영역 단위로 식별 코드를 형성하는 경우, 그 묘화 시간 을 종래에 비해서 단축할 수 있다.
이상과 같이 하여, 식별 코드가 묘화된 웨이퍼는 후 공정으로 보내져서 전술한 사전 처리가 행하여지게 된다. 이 웨이퍼에 대하여 다음의 시험 공정으로 시험이 행하여졌을 때, 그 시험 결과를 식별 코드로서 웨이퍼에 다시 형성할 수 있다. 즉, 도 5에 나타낸 식별 코드에 시험 결과를 나타낸 항목(F)을 설치해 둔다. 그리고, 시험 결과를 1∼5까지의 5단으로 나누고, 예를 들면 시험 결과가 3에 해당하는 칩에 대한 식별 코드에 F03을 삽입한다. 이 추가된 식별 코드를 웨이퍼 시험 공정이 완료된 웨이퍼에 대하여 전술한 방법으로 형성할 수 있다. 이와 같은, 추가 코드를 포함한 식별 코드는 칩 분리 공정 후에 개개의 칩마다 레이저 빔에 의한 묘화를 행하도록 하여도 좋다. 또, 조립 공정에서 칩이 패키지에 봉입된 후에는, 식별 코드를 패키지의 표면에 형성하여 외부로부터 용이하게 내부에 봉입되어 있는 칩의 식별 코드를 확인할 수 있도록 한다.
이상과 같이, 레이저 빔 묘화를 행하는 경우에도, 웨이퍼 상에 배치된 각 칩의 표면 또는 이면, 리드 프레임, 형성된 수지면 등에 날인할 수도 있다. 각 칩의 표면 또는 이면의 날인에서는, 그 묘화용 데이터를 앞에서 언급한 바와 같이 편집함으로써 일괄 처리 또는 칩 지정에 의한 선별 처리가 가능하기 때문에, 로트 또는 웨이퍼 단위로 연속적으로 묘화할 수 있고, 묘화 시간을 단축할 수 있다.
이상과 같이 본 발명에서는, 사전에 설계된 레이아웃 패턴에 칩 정보를 부가하고, 다음에 이어지는 모든 공정에 전자 파일로서 송부하도록 되어 있으므로, 각 공정에서는 자기 공정에서의 처리가 시작되기 전에 제조 장치의 선택이나 초기 설정 등의 준비 작업을 행할 수 있는 동시에, 칩 단위의 정보를 모든 공정에서 공유하는 것이 가능하게 되고, 또 식별 정보를 코드화한 식별 코드를 웨이퍼 상의 모든 칩에 연속해서 형성할 수 있으므로, 식별 코드의 형성에 요하는 시간이 종래에 비해서 단축되어, 칩 단위에서의 품질관리·생산관리를 효과적으로 또한 저 코스트로 행함에 있어서 유익하다.
[부호의 설명]
20: 반도체 제조 시스템
21: 반도체 설계 정보
22: 마스크 작성 공정 블록
23: 마스크 제조
24: 칩 레이아웃 패턴 설계
25: 웨이퍼 레이아웃 패턴 설계
26: 노광 데이터 작성
27: 마스크 레티클 작성
28: 전자 빔 노광 데이터 작성
30: 반도체 제조 공정
31: 반도체 웨이퍼 처리 공정
32: 전 공정
33: 후 공정
34: 웨이퍼 처리
35: 웨이퍼 시험
36: 칩 분리
37: 조립
38: IC시험
40: 이력 정보 작성 시스템
41: 로트 정보
42: 칩 정보
43: 이력 데이터
44: 레이아웃 데이터
45: 전자 빔 노광 데이터
46: 날인 데이터
50: 로트 정보 작성 처리
51: 칩 정보 작성 처리
52: 웨이퍼 이력 데이터 파일 작성 처리
53: 레이아웃 형식 변환 처리
54: 전자 빔 노광 데이터 형식 변환 처리
55: 날인 형식 변환 처리
70: 레이아웃 패턴 베이킹 처리 공정
71: 각종 처리 공정
72: 각종 시험 공정
73: 기타 처리 공정
74: SORT 처리 공정
75: 맵핑 처리 공정
76: 레이아웃 패턴
77: 이물·결함 데이터(1)
78: 이물·결함 데이터(n-1)
79: 이물·결함 데이터(n)
80: WP(웨이퍼 공정 측정)
81: WET (웨이퍼의 전기적 측정)
82: 기타의 측정
83: SORT
84: 복수 공정 데이터
85: 웨이퍼
90: 레이아웃 패턴 베이킹 데이터
91: 웨이퍼 검사 데이터
92: 기술·모니터 데이터
93: 전기적 특성 데이터
94: 기타 데이터
95: 불량 데이터
96: 해석 데이터
100: 인터페이스
101: 중첩 해석부
102: 데이터베이스
103: 데이터 마이닝
104: 데이터 검색·수집
105: 제조 이력 데이터
106: 웨이퍼 검사 데이터
107: 각 공정 데이터
108: 해석 데이터
109: 웨이퍼 베이킹 데이터
110: 기타 데이터

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  19. 각 제조 처리 공정이 대응하는 제조 처리 장치에 의해서 웨이퍼 상의 다수의 칩으로 제조 처리 순서대로 순차적으로 행해지는 복수의 제조 처리 공정들을 통해서 반도체 장치를 제조하는 방법으로서,
    칩 식별 정보를 상기 대응하는 제조 처리 장치에 분배함으로써 웨이퍼 맵을 갖는 칩 식별 정보의 일부 또는 전부를 공유하는 2개 이상의 공정을 포함하고,
    상기 2개 이상의 공정은 상기 제조 처리 순서가 서로 인접하지 않는 반도체 장치의 제조 방법.
  20. 제 19 항에 있어서,
    상기 칩 식별 정보를 공유하는 상기 2개 이상의 공정들 중 하나 또는 그 이상의 공정은, 상기 대응하는 처리 공정에서의 상기 웨이퍼에 대한 실제의 처리를 개시하기에 앞서서 상기 웨이퍼에 대한 실제의 처리를 수행하기 위해 필요한 준비 작업을 포함하고, 상기 준비 작업은 상기 칩의 식별 정보에 기초하여 행하는 반도체 장치의 제조 방법.
  21. 제 19 항에 있어서,
    상기 칩 식별 정보를 공유하는 공정들 중 한 공정은 상기 대응하는 처리 공정의 수행 결과로 생긴 새로운 처리 정보를 상기 칩 식별 정보에 부가하는 공정을 포함하는 반도체 장치의 제조 방법.
  22. 제 19 항에 있어서,
    상기 칩 식별 정보는 로트 번호(lot number), 웨이퍼 번호, 칩 좌표 또는 칩 속성을 포함하는 반도체 장치의 제조 방법.
  23. 각 제조 처리 공정이 대응하는 제조 처리 장치에 의해서 웨이퍼 상의 다수의 칩으로 순차적으로 행해지는 복수의 제조 처리 공정들을 통해서 반도체 장치를 제조하는 방법으로서,
    상기 복수의 제조 처리 공정들 중 하나의 공정은 웨이퍼 맵을 갖는 칩 식별 정보를 상기 하나의 공정에 인접하지 않는 상기 복수의 제조 처리 공정들 중 상기 하나의 공정 이후에 수행되는 다른 하나 또는 그 이상의 공정에 분배하고,
    상기 복수의 각 제조 처리 공정들은 상기 칩 식별 정보에 기초하여 수행되는 반도체 장치의 제조 방법.
  24. 제 23 항에 있어서,
    상기 복수의 제조 처리 공정들 중 하나의 공정 또는 상기 하나의 공정 이후에 수행되는 다른 하나 또는 그 이상의 공정은 상기 대응하는 처리 공정에서의 상기 웨이퍼에 대한 실제의 처리를 개시하기에 앞서서 상기 웨이퍼에 대한 실제의 처리를 수행하기 위해 필요한 준비 작업을 포함하고, 상기 준비 작업은 상기 칩의 식별 정보에 기초하여 행하는 반도체 장치의 제조 방법.
  25. 제 23 항에 있어서,
    상기 칩 식별 정보를 공유하는 공정들 각각은 상기 대응하는 처리 공정의 수행 결과로 생긴 새로운 처리 정보를 상기 칩 식별 정보에 부가하는 공정을 포함하는 반도체 장치의 제조 방법.
  26. 각 제조 처리 공정이 웨이퍼 맵을 갖는 칩 식별 정보에 기초해서 제조 처리 순서대로 순차적으로 행해지는 복수의 제조 처리 공정들을 통해서 반도체 장치를 제조하는 방법으로서,
    상기 칩 식별 정보를 갖는 상기 복수의 제조 처리 공정들 중 하나의 공정의 수행 결과로부터 생긴 부가적 처리 정보를, 상기 복수의 제조 처리 공정들 중 상기 하나의 공정과는 다른 제조 처리 공정에 전송하는 공정을 포함하고,
    상기 부가 처리 정보를 서로 공유하는 상기 제조 처리 공정들은 상기 제조 처리 순서가 서로 인접하지 않는 반도체 장치의 제조 방법.
  27. 제 26 항에 있어서,
    웨이퍼 상에 형성된 칩 식별 정보 상에 상기 부가적 처리 정보를 중첩하는 공정; 및
    상기 중첩된 식별 정보에 기초하여 상기 복수의 제조 처리 공정들 중 하나 또는 그 이상의 공정을 수행하는 공정을 포함하는 반도체 장치의 제조 방법.
  28. 집적된 반도체 웨이퍼 상에 칩 식별 정보를 기록하는 방법으로서,
    웨이퍼 상의 최상측 행(row)의 최좌측 열(column)에 위치된 칩에 제 1 디지트(digit)를 할당하는 제 1 할당 공정;
    상기 웨이퍼 상의 최상측 행의 제 2 좌측 열로부터 최우측 열에 위치되는 칩에 제 1의 후속 디지트를 할당하는 제 2 할당 공정;
    상기 웨이퍼 상의 제 2 최상측 행의 최우측 열에 위치된 칩에 제 1의 후속 디지트를 할당하는 제 3 할당 공정;
    상기 웨이퍼 상의 제 2 최우측 열로부터 제 2 최상측 행의 최좌측 열에 위치된 칩에 제 2 후속 디지트를 할당하는 제 4 공정;
    상기 웨이퍼 상의 제 3 최상측 행의 최좌측 열에 위치된 칩에 제 2 후속 디지트를 할당하는 제 5 할당 공정;
    상기 웨이퍼 상의 다른 제 2 최좌측 열로부터 제 3 최상측 행의 다른 최우측 열에 위치된 칩에 제 3 후속 디지트를 할당하는 제 6 할당 공정;
    최하측 행의 최좌측 열 또는 최하측 행의 최우측 열에 위치된 칩에 도달할 때까지 제 3 할당 공정 내지 제 6 할당 공정을 반복하는 반복 공정; 및
    상기 할당된 디지트 순으로 상기 웨이퍼의 칩 상에 칩 식별 정보를 빔-기록하는 빔 기록 공정
    을 포함하는 칩 식별 정보의 기록 방법.
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