JP5298141B2 - 半導体装置の製造方法 - Google Patents
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Description
図2に、典型的な一次元バーコードパターンの例を示すが、図示のように、一次元バーコードパターン20は、数種の幅の黒白の平行バー21と、光学式文字認識が可能な字体の文字で構成された文字列23から構成されている。しかしながら、かかる一次元バーコードパターン20は、単位面積あたりのパターンに記録できる情報量には限界があり、一次元バーコードパターンに記録したい情報量が増えれば増えるだけ、一次元バーコードパターンの面積も増加するため、一次元バーコードパターンは情報記憶スペースに限界がある半導体装置を扱うすべての半導体製造工程の情報管理にそのまま使用できるものではなかった。
(1)単位面積当たりの情報記録量が一次元バーコードに比較して遥かに多く、またパターンの寸法も自由に設定できるので、パターンを付する空間に制限がある用途に適している。
(2)パターンの形成方法も容易であり、パターンを形成する部位に応じて、各種の従来技術を応用することができる。
(3)パターンの光学的認識が容易であり、しかも、汚れ、傷などにも強く、読取り方向の自由度にも優れているので、情報読取装置に要するコストを廉価に抑えることができる。
(4)パターンにデータ誤り検出用のコードを含ませることが可能であり、したがって、パターンの読取誤りを最低限に抑えることができる。
本実施の形態によれば、ウェハプロセス時において、チップID情報としての二次元バーコードパターン30が、図3に示すように、各ウェハに形成された各チップ31−1〜31−3の所定位置(例えば、図示の例では、左下方位置)にそれぞれ二次元バーコードパターン30−1〜30−3として記録される。チップID情報を記録するには、例えば、ウェハプロセスの最終工程付近において実施される配線工程のホトリソグラフィ工程において、投影露光時にチップの所定箇所にチップID情報に相当する二次元バーコードパターンを投影露光することができる。
次に、上記のように各チップごとに記録されたチップID情報を半導体製造工程のウェハ組立工程において利用する実施の一形態について説明する。
図示のように、プロービング工程により取得された情報は、プロービング用LAN71からブリッジ72を介して組立工程用LAN73に送られ、データサーバ74内のデータベース75内に格納される。組立工程用LAN73には、各組立工程を実行する半導体製造装置、例えば、ダイカットされたチップをピックアップしてリードフレームに装着するダイスボンダ(DB)76、チップ上の電極と外部引出用端子とをワイヤボンディングで接続するワイヤボンダ(WB)77、熱硬化性樹脂でパッケージングされたパッケージの表面にマーキングを行う捺印機78、パッケージに捺印された情報に基づいてチップの分類を行うチップソータ79などが接続されている。
以下、チップ組立工程における各半導体製造装置での、本発明にかかるID情報管理の応用例について詳細に説明することにする。
最初に、ダイスボンダ(DB)76における各チップID情報に基づく情報管理について説明する。
図8に示すマッピングデータ取り込みシーケンス80では、まず、ダイスボンダ(DB)76側から、データサーバ74に対して、これからボンディング処理を行うロットIDを照会する(S81)。すると、データサーバ74は、照会のあったロットに関するウェハマッピングデータ(図6(b)参照。)をデータベース75から取り出して、ダイスボンダ(DB)76に転送する(S82)。ダイスボンダ(DB)76では、送られてきたマッピングデータに基づいてダイスボンディング処理を行う(S83)。その際に、本実施形態によれば、図6(b)に示すように、マッピングデータには各チップID情報が関連づけられているので、ダイスボンダ(DB)76で各チップをピックアップする際に、各チップの二次元バーコードを直接画像認識して、各チップごとにマッピングデータとの照合を行うことができる。その結果、ダイスボンド時の誤ピックアップをさらに減少することができる。そして、ボンディング処理が完了すると、終了信号がサーバ74に送られ、データベース75に格納され(S84)、次の工程に進む。
さらに、図12には、データサーバ74において管理される各チップの製造条件情報テーブルの一例が示されており、図示のように、各チップの製造条件情報テーブルには、各チップID、製品コード、ウェハプロセスのフロー番号、プロービングカテゴリコードなどの基礎データに加えて、各組立工程に関する装置種類、製造条件、処理日時、処理装置、収集データなどが記録され、フレーム上の二次元バーコードパターンや各チップ上の二次元バーコードパターンと関連づけられて管理されている。
まず、ダイスボンダ(DB)76は、データサーバ74にこれからボンディング処理を行うロットIDを照会する(S131)。すると、サーバ74は、照会のあったロットに関するウェハマッピングデータをデータベース75から取り出して、ダイスボンダ(DB)76に転送する(S132)。ダイスボンダ(DB)76では、送られてきたマッピングデータに基づいてダイスボンディング処理を行う(S133)。その際に、本実施の形態によれば、マッピングデータには各チップID情報が関連づけられているので、ダイスボンダ(DB)76で各チップをピックアップする際に、各チップの二次元バーコードを直接画像認識して、各チップごとにマッピングデータとの照合を行うことが可能なので、ダイスボンド時の誤ピックアップが生じにくい。
次に、上記情報利用の具体例として、データサーバ74に格納された情報テーブルと各チップ及び各フレームに記録された二次元バーコードをワイヤボンディング工程で利用した実施の形態について説明する。
次に、図7に示す組立工程情報管理システムの捺印機78において、本発明にかかるチップID情報及びフレームID情報を利用する実施の形態について説明する。この場合にも、各ID情報と関連してデータサーバ74に格納されたリードフレームのチップ情報テーブル(図11)や、製造条件情報テーブル(図12)を利用して、処理の効率化を図ることができる。
図20には、同時に製造される多数品種の製品を分類するためのチップソータ79の概略構成が示されている。図示のように、チップソータ79は、ソーティング前のチップ収納トレー201に収納されたチップを、チップ移送部202により左右に移動自在に構成されたチップ移載ヘッド203にてピックアップして、画像認識部204に移載する。そして、ソータ制御部205は、画像認識部204において、チップ上に捺印された捺印情報を認識し、認識されたチップのロットIDをサーバ74に照会する。その照会を受けてサーバ74は情報テーブルから必要情報を取得して、ソータ制御部205に転送する。ソータ制御部205は転送された識別情報によりソーティングを行い、該当する収納トレー206−1、206−2、206−3を選択し、各チップを選択された収納トレー206−1、206−2、206−3のいずれかにソーティングする。
以上、本発明にかかる二次元コードを組立工程に応用した例について説明したが、本発明はかかる例に限定されず、各チップごとの固有のチップID情報に関連させて、処理履歴も含めた情報テーブルを管理することにより、組立後のテスト工程や物流工程などの最終工程や、さらには製品出荷後のメンテナンス作業の効率化をも図ることが可能である。
11 升目
30 チップID情報用二次元バーコードパターン
31 チップ
40 液晶マスク
41 チップID発生部
42 二次元バーコード変換部
43 液晶ドライバ
70 組立工程情報管理システム
71 プロービング用LAN
72 ブリッジ
73 組立工程用LAN
74 データサーバ
75 データベース
76 ダイスボンダ
77 ワイヤボンダ
78 捺印機
79 チップソータ
91 フレームID情報用二次元バーコードパターン
92 チップ
93 フレーム
171 半導体装置
172 文字情報
173 製品ID情報用二次元バーコードパターン
Claims (3)
- 複数のボンディングパッドが設けられる表面上に、複数の升目状パターンを、該ボンディングパッドが配置される周辺領域に取り囲まれた領域に、第1の方向と該第1の方向と垂直な第2の方向に配列して構成された二次元パターンが付加された半導体チップを準備する工程と、
前記二次元パターンに対応し、良品、半良品、不良品の情報を含む前記半導体チップの工程情報をデータベースに記憶する工程と、
前記二次元パターンを認識する工程と、
認識された前記二次元パターンに対応する工程情報に含まれる前記半良品の情報に基づいて、前記半導体チップ内の冗長回路を使用するように、前記半導体チップの周辺に配置された複数のリードと前記複数のボンディングパッドとを複数のワイヤによって接続する工程と、
前記接続する工程に基づいて、前記データベースに記憶された前記工程情報を更新する工程と、
を有することを特徴とする、
半導体装置の製造方法。 - 前記二次元パターンのためのマスクを用いてウェハ状態で前記周辺領域に取り囲まれた領域内に二次元パターンを投影露光する工程と、
前記ウェハをダイカットして個片化した前記半導体チップとする工程と、
をさらに有することを特徴とする、
請求項1に記載の半導体装置の製造方法。 - 前記二次元パターンのためのマスクは、二次元パターンとして記録したい情報に基づいて複数の升目部それぞれを透光とするか遮光とするか変更可能な液晶マスクであることを特徴とする、
請求項2に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011006080A JP5298141B2 (ja) | 2011-01-14 | 2011-01-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011006080A JP5298141B2 (ja) | 2011-01-14 | 2011-01-14 | 半導体装置の製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006319228A Division JP2007059948A (ja) | 2006-11-27 | 2006-11-27 | 半導体チップ、半導体チップの製造方法、リードフレーム、リードフレームの製造方法、半導体装置及び半導体装置の製造方法。 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011124587A JP2011124587A (ja) | 2011-06-23 |
JP5298141B2 true JP5298141B2 (ja) | 2013-09-25 |
Family
ID=44288100
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011006080A Expired - Fee Related JP5298141B2 (ja) | 2011-01-14 | 2011-01-14 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5298141B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9246306B2 (en) | 2013-09-30 | 2016-01-26 | Nichia Corporation | Semiconductor laser element and method of manufacturing the same |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10714427B2 (en) | 2016-09-08 | 2020-07-14 | Asml Netherlands B.V. | Secure chips with serial numbers |
US10079206B2 (en) | 2016-10-27 | 2018-09-18 | Mapper Lithography Ip B.V. | Fabricating unique chips using a charged particle multi-beamlet lithography system |
CN116053256B (zh) * | 2023-03-01 | 2024-05-17 | 海信家电集团股份有限公司 | 半导体器件及制备方法、电子装置 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61184837A (ja) * | 1985-02-13 | 1986-08-18 | Canon Inc | ワイヤボンダ |
JPH05315207A (ja) * | 1992-05-08 | 1993-11-26 | Nec Corp | 半導体装置 |
-
2011
- 2011-01-14 JP JP2011006080A patent/JP5298141B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9246306B2 (en) | 2013-09-30 | 2016-01-26 | Nichia Corporation | Semiconductor laser element and method of manufacturing the same |
Also Published As
Publication number | Publication date |
---|---|
JP2011124587A (ja) | 2011-06-23 |
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A131 | Notification of reasons for refusal |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
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R350 | Written notification of registration of transfer |
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