JP5298141B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関する。
半導体装置の製造工程は、一般に非常に多くの工程から構成されている。代表的な半導体装置の製造工程を見ると、まずウェハ処理工程において、ウェハ面上にホトリソグラフィ工程、エッチング工程、洗浄工程などを反復して必要な半導体チップを形成する。次いで、プローブ装置によりウェハ上に形成された各チップの良不良を検査して、マッピングデータを取得した後、ウェハ組立工程に送る。ウェハ組立工程では、まずダイシング工程でウェハを各ダイに分割する。次いで、ボンディング工程で、マッピングデータに応じて良品のダイをピックアップしてリードフレームに装着する。さらにワイヤボンディング工程で、半導体チップ上の接続電極と外部引出用端子の間をワイヤボンディングで接続する。そして、パッケージング工程において、熱硬化性樹脂で半導体チップのモールド成形を行い、パッケージの表面に所定の情報をマーキングすることにより、半導体装置が完成する。
以上のように、半導体装置が完成するまでには、非常に多くの複雑な工程が必要であり、各工程において半導体製品の情報管理を正確に行っていく必要がある。この点、従来の半導体製造工程では、同一規格の半導体装置を大量生産して、そのスケールメリットを生かすことに主眼が置かれていたため、工程内物流する半導体装置の情報管理も比較的容易であった。すなわち、従来の半導体製造工程では、同一製造方法で処理される半導体装置は、一つのロットとしてまとめて工程内物流を行うため、各ロットは通常同一の条件で処理されることが多く、その情報管理も比較的容易であった。
しかしながら、近年、半導体装置が一般商品や産業用部品として広く使用される至り、例えばASIC(特定用途向IC)やSOS(システム・オン・シリコン)のように、半導体装置に対しても多品種少量生産の市場要求が高まってきている。かかる特定用途向けの半導体装置では、例えば、数量面では1枚のウェハで複数品種を作り込むことで十分な量の場合もある。
また一方で、大容量メモリチップのように、チップの一部が良品であれば製品として出荷できるような場合もあり、同一ウェハ内のチップに関しても、各チップごとに個別に情報管理する必要性も生じてきている。
この点、従来の半導体製造工程においても、ウェハ上の半導体チップや樹脂封止された半導体パッケージの表面に数字やアルファベットのようなID情報をマーキングすることにより、半導体装置の工程内物流を管理することが行われていた。しかしながら、数字やアルファベットでは、記録できる情報量に限界があり、また数字やアルファベットは読取時にエッジ認識処理を行う必要があり、その認識作業が困難であり、さらに汚れ、傷などにも弱いという問題があった。
この点、光学装置による読取り作業を容易に行えることから、半導体製造工程の半導体装置の工程内物流においては、一次元バーコードパターンを利用して、各種情報を記録することも行われている。しかし、単位面積あたりの一次元バーコードパターンに記憶できる情報量には限界があり、一次元バーコードパターンに乗せたい情報量が増えればそれだけ一次元バーコードパターンの面積も増加するため、一次元バーコードパターンによる情報管理は、情報記憶スペースに限界がある半導体装置を扱うすべての半導体製造工程において使用できるものではなかった。
本発明は、従来の半導体製造工程の工程内物流における半導体装置の情報管理に関する上記問題点に鑑みてなされたものであり、ウェハ上に配列されるチップごとに、あるいは半導体チップがボンディングされるリードフレームごとに、あるいは樹脂封止された半導体チップのパッケージ製品ごとに個別に情報管理を行うことが可能な、新規かつ改良された半導体装置の製造方法を提供することである。
さらに本発明の別の目的は、半導体装置の限定された微小空間に各種情報を記録して、半導体製造工程の工程内物流の効率化及び正確化を図ることが可能な、新規かつ改良された半導体装置の製造方法を提供することである。
さらに本発明の別の目的は、比較的廉価な産業用の光学装置により、各チップや各リードフレームや各製品チップに付されたID情報の取得を容易に行うことが可能であり、しかも汚れや傷などが生じても、信頼性の高い情報取得を行うことが可能な、新規かつ改良された半導体装置の製造方法を提供することである。
さらに本発明は、登録された製品ID情報に製造工程履歴情報や出荷後のフィールドでのクレーム情報などの各種付加的情報を関連づけることにより、出荷された製品のメンテナンス時にもユーザフレンドリなサービスを提供することが可能な、新規かつ改良された半導体装置の製造方法を提供することである。
上記課題を解決するために、本発明のある観点によれば、複数のボンディングパッドが設けられる表面上に、複数の升目状パターンを、該ボンディングパッドが配置される周辺領域に取り囲まれた領域に、良品、半良品、不良品の情報に応じて第1の方向と該第1の方向と垂直な第2の方向に配列して構成された二次元パターンが付加された半導体チップを準備する工程と、前記二次元パターンを認識する工程と、認識された前記二次元パターンの前記半良品の情報に基づいて、前記半導体チップ内の冗長回路を使用するように、前記半導体チップの周辺に配置された複数のリードと前記複数のボンディングパッドとを複数のワイヤによって接続する工程と、を有する、半導体装置の製造方法が提供される。
以上説明したように本発明によれば、チップID情報に基づいて、ウェハ上に配列されるチップごとに、あるいはチップがボンディングされたリードフレームごとに、あるいは樹脂封止された半導体チップのパッケージ製品ごとに、それぞれ固有の二次元バーコードパターンを付することにより、チップごと、フレームごと、樹脂封止された製品チップごとに個別に情報管理を行うことが可能であり、半導体製造工程における各処理工程、物流工程、出荷工程、クレーム処理工程など、半導体製造に関するすべての工程において半導体装置の情報管理の効率化及び精度を向上させることができる。
本発明に適用可能な二次元バーコードの実施の一形態の概略構成を示す説明図である。 従来の一次元バーコードの概略構成を示す説明図である。 本発明に基づいて半導体チップ上に形成される二次元バーコードパターンの実施の一形態を示す説明図である。 本発明に基づいて半導体チップ上に二次元バーコードパターンを投影露光するために使用される液晶マスクの実施の一形態を示す説明図である。 ウェハ上に形成される各種品質のチップの配列状態を示す説明図である。 データサーバに格納されるマッピングデータテーブルの例を示しており、(a)は従来のマッピングデータテーブルの一例であり、(b)は本発明にかかるマッピングデータテーブルの一例を示している。 本発明を適用可能な組立工程情報管理システムの概略構成を示すシステム構成図である。 図7に示す組立工程情報管理システムのダイスボンダにおける情報照会/取得シーケンスを示す流れ図である。 本発明に基づいて、所定のチップがボンディングされたリードフレーム上に付された二次元バーコードパターンの実施の一形態を示す説明図である。 本発明に基づいてボンディング工程においてリードフレームに二次元バーコードパターンを付することが可能なダイスボンダの概略構成を示す構成図である。 本発明に基づいてリードフレームに関して作成されるチップ情報テーブルの一例を示す説明図である。 本発明にかかる組立工程情報管理システムにおいて作成される組立工程条件に関する情報テーブルの一例を示す説明図である。 図7に示す組立工程情報管理システムのダイスボンダにおける情報照会/取得シーケンスの他の例を示す流れ図である。 ワイヤボンダによるチップのボンディングパッドとリードとを配線する様子を示す説明図である。 図7に示す組立工程情報管理システムのワイヤボンダにおける情報照会/取得シーケンスの一例を示す流れ図である。 本発明をボンディング工程に適用した場合において、チップID情報認識を行いながらワイヤボンディング処理を行う工程を示す流れ図である。 パッケージに文字情報及び二次元コードパターンが捺印された状態を示す説明図である。 図7に示す組立工程情報管理システムの捺印機における情報照会/取得シーケンスの一例を示す流れ図である。 図7に示す組立工程情報管理システムの捺印機における情報照会/取得シーケンスの他の例を示す流れ図である。 本発明を適用可能なチップソータの概略構成を示す構成図である。 本発明に基づいて各チップの処理履歴が格納された情報テーブルの一例を示す説明図である。 図21に示す情報テーブルにさらに出荷情報やクレーム情報を付加した情報テーブルの一例を示す説明図である。
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
まず、図1には、本実施の形態に適用可能な二次元バーコードパターンの一例が示されている。図示のように、二次元バーコードパターン10は、二次元的に展開する升目11を予め決められた規則に沿って白黒に塗り分けることにより所定の情報を記録することが可能な二次元パターンである。なお、二次元パターンの升目を塗り分けるコード化規則等については、従来のものを利用したり、また新たに創作することが可能であるが、その塗り分け方法については、本発明の要旨とは直接関係ないので、その詳細説明は省略する。ただし、当該コード化規則には、データ誤り検出をコード化することも可能であり、その場合には、後述するように、各チップや各フレームや樹脂封止された各半導体チップに記録された二次元バーコードパターンを読み取る際の誤りを軽減することが可能である。
ここで、従来、各種情報を記録することが可能なパターンとして使用されている一次元バーコードパターンについて、本発明に適用される二次元バーコードパターンとの比較において説明する。
図2に、典型的な一次元バーコードパターンの例を示すが、図示のように、一次元バーコードパターン20は、数種の幅の黒白の平行バー21と、光学式文字認識が可能な字体の文字で構成された文字列23から構成されている。しかしながら、かかる一次元バーコードパターン20は、単位面積あたりのパターンに記録できる情報量には限界があり、一次元バーコードパターンに記録したい情報量が増えれば増えるだけ、一次元バーコードパターンの面積も増加するため、一次元バーコードパターンは情報記憶スペースに限界がある半導体装置を扱うすべての半導体製造工程の情報管理にそのまま使用できるものではなかった。
これに対して、発明者の知見によれば、本発明において採用される二次元バーコードパターンは、従来の文字情報パターンや一次元バーコードパターンに比較して、次のような優れた特徴を有している。
(1)単位面積当たりの情報記録量が一次元バーコードに比較して遥かに多く、またパターンの寸法も自由に設定できるので、パターンを付する空間に制限がある用途に適している。
(2)パターンの形成方法も容易であり、パターンを形成する部位に応じて、各種の従来技術を応用することができる。
(3)パターンの光学的認識が容易であり、しかも、汚れ、傷などにも強く、読取り方向の自由度にも優れているので、情報読取装置に要するコストを廉価に抑えることができる。
(4)パターンにデータ誤り検出用のコードを含ませることが可能であり、したがって、パターンの読取誤りを最低限に抑えることができる。
本発明者は、二次元バーコードパターンが有する上記のような特徴に鑑み鋭意検討した結果、二次元バーコードパターンを半導体製造工程の各種段階で利用することにより、半導体製造工程の工程内物流において、効率的かつ正確な情報管理を行うことが可能な本発明に想到したものである。
以下、半導体製造工程の各段階において二次元バーコードを利用した実施の形態について詳細に説明する。
1. ウェハプロセスにおける実施の形態
本実施の形態によれば、ウェハプロセス時において、チップID情報としての二次元バーコードパターン30が、図3に示すように、各ウェハに形成された各チップ31−1〜31−3の所定位置(例えば、図示の例では、左下方位置)にそれぞれ二次元バーコードパターン30−1〜30−3として記録される。チップID情報を記録するには、例えば、ウェハプロセスの最終工程付近において実施される配線工程のホトリソグラフィ工程において、投影露光時にチップの所定箇所にチップID情報に相当する二次元バーコードパターンを投影露光することができる。
図4には、チップID情報を各チップ上に投影露光するための液晶マスクの実施の一形態が示されている。この液晶マスク40は、各升目の液晶配列を変更し、二次元バーコードパターンに相当する透光/遮光パターンをマスク面上に表現することができるものである。チップID発生部41では、各チップごとに製品名、ロットID、チップ位置座標などのチップID情報を求める。二次元バーコード変換部42では、チップID発生部41から送信されるチップID情報を二次元バーコードパターンに変換する。液晶ドライバ43は液晶マスク40の各升目の透光/遮光パターンを適宜変更して、二次元バーコード変換部42において二次元バーコードパターンに変換された透光/遮光パターンを液晶ドライバ43にて、液晶マスク40上に表現する。
そして、かかる液晶マスク40を用いて、不図示の投影露光装置により、各チップの所定位置にショット露光することにより、各チップごとに固有の二次元バーコードパターンを焼き付けることができる。後は通常の処理と同様のホトリソグラフィ工程とエッチング工程を行うことにより、各チップごとに固有の二次元バーコードパターンを形成することができる。なお、上記例では、各チップごとに異なる二次元バーコードパターンを付する例を示したが、もちろん各チップに対して同一の二次元バーコードパターンを付することも可能であることは言うまでもない。
以上のように、本実施の形態によれば、ウェハの各チップに対して、各チップを区別するためのチップID情報を非常に少ない面積で付加することが可能となり、従来不可能であった各チップごとの区別が、ウェハ面上の各チップごとに個別に可能となる。また、ウェハプロセスの配線工程において、チップ上に二次元バーコードパターンを形成すれば、二次元バーコードパターン付加用のスペースを別途設けずとも、各チップごとにチップID情報を記録することができる。さらに、図4に示すような、液晶マスク40を利用すれば、同一のマスクで各チップごとに異なるチップID情報を記録することができる。
2. ウェハ組立工程における実施の形態
次に、上記のように各チップごとに記録されたチップID情報を半導体製造工程のウェハ組立工程において利用する実施の一形態について説明する。
一般に、半導体製造プロセスでは、ウェハプロセスにおいて各ウェハ上にチップを形成した後に、プローバ装置により、各チップごとの良不良を検査している。図5には、プローブ工程において検査されたウェハ50上の良品チップ51(図5中で白塗りの矩形)、半良品チップ52(図5中で斜線を付した矩形)、不良チップ53(図5中で黒塗りの矩形)の配列例が示されている。そして、プローブ検査の結果は、図6(a)に示すようなマッピングデータとして管理されている。なお、半良品チップ52の中には、配線等の変更を加えれば出荷可能になるものも含まれており、後述するように、本実施の形態によれば、各チップごとに個別に情報管理が可能なので、かかる半良品チップ52も容易に出荷可能にすることができ、製品の歩留まりを向上させることができる。
図7には、各チップごとに固有のチップID情報を含むマッピングデータ、及び後述する各種情報テーブルを利用した、組立工程情報管理システム70の概略構成が示されている。
図示のように、プロービング工程により取得された情報は、プロービング用LAN71からブリッジ72を介して組立工程用LAN73に送られ、データサーバ74内のデータベース75内に格納される。組立工程用LAN73には、各組立工程を実行する半導体製造装置、例えば、ダイカットされたチップをピックアップしてリードフレームに装着するダイスボンダ(DB)76、チップ上の電極と外部引出用端子とをワイヤボンディングで接続するワイヤボンダ(WB)77、熱硬化性樹脂でパッケージングされたパッケージの表面にマーキングを行う捺印機78、パッケージに捺印された情報に基づいてチップの分類を行うチップソータ79などが接続されている。
以下、チップ組立工程における各半導体製造装置での、本発明にかかるID情報管理の応用例について詳細に説明することにする。
(A)ダイスボンダにおける実施の形態
最初に、ダイスボンダ(DB)76における各チップID情報に基づく情報管理について説明する。
図8に示すマッピングデータ取り込みシーケンス80では、まず、ダイスボンダ(DB)76側から、データサーバ74に対して、これからボンディング処理を行うロットIDを照会する(S81)。すると、データサーバ74は、照会のあったロットに関するウェハマッピングデータ(図6(b)参照。)をデータベース75から取り出して、ダイスボンダ(DB)76に転送する(S82)。ダイスボンダ(DB)76では、送られてきたマッピングデータに基づいてダイスボンディング処理を行う(S83)。その際に、本実施形態によれば、図6(b)に示すように、マッピングデータには各チップID情報が関連づけられているので、ダイスボンダ(DB)76で各チップをピックアップする際に、各チップの二次元バーコードを直接画像認識して、各チップごとにマッピングデータとの照合を行うことができる。その結果、ダイスボンド時の誤ピックアップをさらに減少することができる。そして、ボンディング処理が完了すると、終了信号がサーバ74に送られ、データベース75に格納され(S84)、次の工程に進む。
以上のように、ダイスボンダ(DB)76において、各チップごとに付されたチップID情報を利用することにより、ウェハ面の座標という位置情報のみが頼りだった従来の装置に比較して、処理時に各チップID情報を適当な光学装置により直接認識して、マッピングデータと照合することが可能となるので、ダイスボンド時のチップの誤ピックアップの発生率を減少させることができる。
以上、各チップに直接マーキングされるチップID情報が記録された二次元バーコードパターンの利用について説明したが、図9に示すように、二次元バーコードパターン91を、各チップ92がボンディングされる各フレーム93に付することにより、フレームID情報を各フレーム93に記録することも可能である。
図10は、フレームID情報を各フレームにマーキングするためのダイスボンダの実施の一形態を示している。図示のダイスボンダ100の概略構成について説明すると、ウェハリング収納マガジン101にはボンディング処理前のチップが装着されたウェハリング102が収納されており、そこから、不図示の搬送アームにより、該当するウェハリング102が取り出されて処理ステージに移載される。ボンディングアーム103は、ウェハリング102からボンディング対象となるチップを取り出して、ボンディングヘッド部104に移載する。ボンディングヘッド部104には、リードフレーム収納マガジン105に収納されたリードフレームがリードフレーム供給装置106により適宜供給され、リードフレーム上の所定位置にチップがボンディングされる。なお、符号107は、リードフレーム上にボンディングされるチップの位置補正及び各チップに付されたチップID情報を認識するための画像認識装置である。このようにして、ボンディング処理が終了したリードフレームは、マーキング部に移載され、そこでフレームID情報印刷用レーザ装置108により所定位置にフレームID情報としての二次元バーコードパターンが印刷された後、不図示の搬送アームにより、リードフレーム収納マガジン105に収納される。又、ボンディングの終了したウェハリングはウェハリング収納マガジン109に戻される。
以上説明したように、図10に示すようなダイスボンダ100を用いて、各フレーム93に固有の二次元バーコードパターン91を付加することにより、従来、各フレームを見ても区別がつかなかったチップ付リードフレームを識別することが可能となる。
次に、図7に示すようなチップ組立工程システムにおいて、フレームID情報を利用する一例について説明する。なお、図11には、データサーバ74のデータベース75に格納されて管理されるリードフレームのチップ情報テーブルの一例が示されており、図示のように、リードフレームのチップ情報テーブルには、フレームID情報、チップ数、各チップID情報などが記録されており、フレーム上の二次元バーコードパターンや各チップ上の二次元バーコードパターンと関連づけられて管理されている。
さらに、図12には、データサーバ74において管理される各チップの製造条件情報テーブルの一例が示されており、図示のように、各チップの製造条件情報テーブルには、各チップID、製品コード、ウェハプロセスのフロー番号、プロービングカテゴリコードなどの基礎データに加えて、各組立工程に関する装置種類、製造条件、処理日時、処理装置、収集データなどが記録され、フレーム上の二次元バーコードパターンや各チップ上の二次元バーコードパターンと関連づけられて管理されている。
上記のように、フレーム上の二次元バーコードパターンや各チップ上の二次元バーコードパターンに関連づけてフレームID情報やチップID情報を管理することにより、ある製造装置から、フレームID情報に基づいてそのフレームにボンディングされているチップID情報に関する照会があれば、データサーバ74は、そのフレームに関する情報テーブルを検索し、その情報テーブルに記録されているデータに基づいて、そのフレームにボンディングされているチップID情報を応答することが可能となり、半導体装置製造工程の物流管理を効率的に行うことができる。
次に、図13に示すシーケンス130を参照しながら、ダイスボンダ76とデータサーバ74間における情報の照会/取得処理のさらに別の例について説明する。
まず、ダイスボンダ(DB)76は、データサーバ74にこれからボンディング処理を行うロットIDを照会する(S131)。すると、サーバ74は、照会のあったロットに関するウェハマッピングデータをデータベース75から取り出して、ダイスボンダ(DB)76に転送する(S132)。ダイスボンダ(DB)76では、送られてきたマッピングデータに基づいてダイスボンディング処理を行う(S133)。その際に、本実施の形態によれば、マッピングデータには各チップID情報が関連づけられているので、ダイスボンダ(DB)76で各チップをピックアップする際に、各チップの二次元バーコードを直接画像認識して、各チップごとにマッピングデータとの照合を行うことが可能なので、ダイスボンド時の誤ピックアップが生じにくい。
そして、1フレーム分のボンディング処理が終了すると(S134)、ダイスボンダ(DB)76は、処理が終了したフレームID情報とそのフレームにボンディングされたチップID情報をデータサーバ74に通知して、データベース75内の図11及び図12に示すような情報テーブルを更新する(S135)。次いで、ダイスボンダ(DB)76は、次のフレームに対するボンディング処理をマッピングデータに基づいて行い(S136)、そのフレームに対するボンディング処理が完了すると(S137)、処理が終了したフレームID情報とそのフレームにボンディングされたチップID情報をデータサーバ74に通知して、データベース75内の情報テーブルを更新する(S138)。以下、同様の手順を反復して、データサーバ74から情報の提供を受けたロットに関するボンディング処理が完了すると、その旨をデータサーバ74に報告し(S139)、次の工程に進む。
以上のように、本実施の形態によれば、データサーバ74の情報テーブルに記録された各チップに関する情報を、各チップに記録された二次元コードパターン及び各フレームに記録した二次元コードパターンに関連づけて管理するので、以降の工程内物流工程の効率化を図るとともに、情報管理精度を高めることができる。例えば、以降の製造装置において、適当な画像認識装置によりフレームID情報を認識できれば、そのフレームにボンディングされているチップID情報及び各チップの製造条件をデータサーバ74に格納されている情報テーブルから取り込むことが可能となり、各チップに対応した正確な処理を行うことが可能である。
(B)ワイヤボンダにおける実施の形態
次に、上記情報利用の具体例として、データサーバ74に格納された情報テーブルと各チップ及び各フレームに記録された二次元バーコードをワイヤボンディング工程で利用した実施の形態について説明する。
図14は、ワイヤボンディング工程におけるチップとリード間の配線の概要を示しており、本実施の形態にかかるワイヤボンディング工程では、図示のように、二次元コード141が配されたチップ142の周辺領域に配置されたボンディングパッド143とリード144間に配線145を配線するにあたり、図15に示すような情報照会/取得処理シーケンス150が行われる。
以下、図15及び図16を参照しながら、ワイヤボンディング工程における情報照会/取得処理シーケンス150について説明すると、まずワイヤボンダ(WB)77は、これから処理をしようとするロットIDをデータサーバ74に照会する(S151)。その照会に応じて、データサーバ74は、データベース75に格納された情報テーブルから対象となるロットの配線情報とマッピングデータを取り出し、ワイヤボンダ(WD)77に返送する(S152)。なお、ロットの配線情報には各チップの配線パターンや各チップのカテゴリデータなどが含まれる。
そして、ワイヤボンダ(WB)77は、送られてきた情報に基づいてボンディング(配線)処理を行うのであるが、次に、図16を参照しながら、本実施の形態にかかるボンディング処理工程について説明する。まず、ワイヤボンダ(WB)77は、ロットIDに基づく品種配線情報とマッピングデータをデータサーバ74から取り込み(S161)、該当するチップをボンディングステージへ供給する(S162)。ワイヤボンダ(WB)77は、適当な画像認識装置によりフレーム及びチップ上のID情報を認識する(S163)。そして、認識したID情報に基づいて、マッピングデータより該当するカテゴリコードを取得し(S164)、そのカテゴリの種類に応じて配線パターンをボンダ内の制御部(図示せず)に設定する(S165、S166−1、S166−2、…、S166−N)。
ここで、図5に示すように、ウェハ50内には、良品チップ51、半良品チップ52及び不良品チップ53が存在するが、半良品チップ52の中には冗長回路に配線パターンを変更することにより出荷可能な製品が存在する。そのような場合には、本実施の形態によれば、各チップごとに個別に認識されたチップID情報に基づいて最適な配線カテゴリを設定することにより、半良品チップ52を出荷可能にし、歩留まりを向上させることができる。
そして、各チップごとに設定された配線パターンに応じた配線座標を使用して各チップ142のボンディングパッド143とリード144との配線を実施する(S167)。そして、ワイヤボンダ(WB)77は、所定のボンディング処理が終了すると、図15に示すように、その旨をサーバ74に報告し(S154)、次の工程に進む。
以上説明したように、本実施の形態によれば、ワイヤボンディング時に適当な画像認識装置により、各チップのID情報を直接認識し、各チップ種類ごとに設定される配線パターン及び各チップのプロービング時のカテゴリコードに応じて配線パターンを変更してワイヤボンディング処理を行うことができる。その結果、同一ウェハから作成されたチップに対して、各チップごとに配線パターンが異なる場合であっても、従来の装置のように、その都度段取り変更を行わなくても、ボンディング処理を行うことが可能となり、処理の効率化、高速化を図ることができる。
(C) 捺印機における実施の形態
次に、図7に示す組立工程情報管理システムの捺印機78において、本発明にかかるチップID情報及びフレームID情報を利用する実施の形態について説明する。この場合にも、各ID情報と関連してデータサーバ74に格納されたリードフレームのチップ情報テーブル(図11)や、製造条件情報テーブル(図12)を利用して、処理の効率化を図ることができる。
その第1の例として、図17に示すような半導体チップを樹脂によりパッケージした各半導体装置171のパッケージ表面に所定の捺印情報を捺印する際の情報照会/取得シーケンス180について、図18を参照しながら説明する。まず、捺印機78は、各リードフレームの端にレーザ等で印刷されたフレームID情報を、適当な画像認識装置により認識する(S181)。次いで、捺印機78は、認識したリードフレームID情報をデータサーバ74に照会する(S182)。データサーバ74は、照会を受けてデータベース75内に格納されている情報テーブルから、必要な情報、例えばそのリードフレーム内にボンディングされているチップの配置及びID情報と各チップの捺印パターンや捺印製品名及びチップの付属情報などを取り出し、捺印機74に転送する(S183)。捺印機74は、取得した情報に基づいて、製品名、特性コードなどの捺印文字172(図17)から成る捺印パターンを形成し、例えばレーザ装置によりモールド後のパッケージ外周面に捺印を行う(S184)。そして、1フレーム分の捺印が完了すると、その旨をサーバ74に報告し(S185)、次の工程に移る。
以上説明したように、図18に示す実施形態によれば、各チップごとに決定される製品名や、各チップの特性に応じて決定される捺印付属情報を、フレームに付されたID情報を読み込んでデータサーバ74に情報照会することにより取得することが可能なので、モールド後の内部チップが見えない状態であっても、個別チップに応じた捺印を行うことが可能である。
なお、図18に示す実施の形態では、フレームID情報及びチップID情報に基づいて所定の捺印文字を捺印形成したが、本発明はかかる例に限定されず、捺印情報として各チップID情報としての二次元バーコードパターン自体を捺印することも可能である。次に、かかる実施の形態について、図19に示すシーケンス190を参照しながら説明する。
まず、先の実施の形態と同様に、捺印機78は、各リードフレームの端にレーザ等で印刷されたフレームID情報を、適当な画像認識装置により認識する(S191)。次いで、捺印機78は、認識したリードフレームID情報をサーバ74に照会する(S192)。サーバ74は、照会を受けてデータベース75内に格納されている情報テーブルから、必要な情報、例えばそのリードフレーム内にボンディングされているチップの配置及びID情報と各チップの捺印パターンや捺印製品名及びチップの付属情報などを取り出し、捺印機74に転送する(S193)。捺印機74は、取得した情報に基づいて、図17に示すように、製品名、特性コードなどの文字情報172に加えてチップID情報173を含む捺印パターンを形成し、例えばレーザ装置によりモールド後のパッケージ外周面に捺印を行う(S194)。そして、1フレーム分の捺印が完了すると、その旨をサーバ74に報告し(S195)、次の工程に移る。
以上のように、図19に示す実施の形態によれば、パッケージ表面に通常の捺印情報に加えてチップID情報も捺印されるので、作業者はそのチップID情報を所定の画像認識装置により認識し、サーバ74に情報照会することにより、各チップごとに情報管理を行うことができる。また、フィールドにおいても、各チップID情報をキー情報として利用することが可能となり、メンテナンスなどのサービスの質の向上を図ることができる。
(D)チップソータにおける実施の形態
図20には、同時に製造される多数品種の製品を分類するためのチップソータ79の概略構成が示されている。図示のように、チップソータ79は、ソーティング前のチップ収納トレー201に収納されたチップを、チップ移送部202により左右に移動自在に構成されたチップ移載ヘッド203にてピックアップして、画像認識部204に移載する。そして、ソータ制御部205は、画像認識部204において、チップ上に捺印された捺印情報を認識し、認識されたチップのロットIDをサーバ74に照会する。その照会を受けてサーバ74は情報テーブルから必要情報を取得して、ソータ制御部205に転送する。ソータ制御部205は転送された識別情報によりソーティングを行い、該当する収納トレー206−1、206−2、206−3を選択し、各チップを選択された収納トレー206−1、206−2、206−3のいずれかにソーティングする。
以上のように、図20に示す実施の形態では、同一フレーム内において各種のチップが製造された場合であっても、各チップの捺印情報を識別して、サーバ74に格納されている情報テーブルに照会することにより、同一種類のチップだけを自動的に集めてソーティングすることが可能である。なお、チップソータにおいては、各チップのパッケージに捺印された文字情報のみを認識して、情報テーブルに格納されたチップID情報と照合するように構成することも可能であるが、もちろん、各チップのパッケージにチップID情報も捺印されている場合には、そのID情報に記憶された各チップの特性値なども識別して、ソーティングすることができる。かかる構成によれば、捺印上は同一製品でも特性分類別に各チップをソーティングすることが可能となり、例えばメモリなどのように、同一製品名であってもアクセスタイムに応じて細かい分類が必要な場合であっても、効率的にソーティング作業を実施することができる。
(3)その他の実施の形態
以上、本発明にかかる二次元コードを組立工程に応用した例について説明したが、本発明はかかる例に限定されず、各チップごとの固有のチップID情報に関連させて、処理履歴も含めた情報テーブルを管理することにより、組立後のテスト工程や物流工程などの最終工程や、さらには製品出荷後のメンテナンス作業の効率化をも図ることが可能である。
図21には、上記のような工程または作業において利用される各チップの処理履歴が格納された情報テーブルの一例が示されている。図示のように、このチップID情報テーブルは、ウェハプロセスにおける処理履歴情報、組立工程における処理履歴情報、さらにプロービングやチップ状態検査によるテストデータなどを含んでいる。
かかるチップID情報テーブルを利用すれば、チップID情報をキー情報としてデータサーバ74のデータベース75に格納されている上記情報テーブルから必要な情報をチップごとに検索することが可能である。従来、半導体製造工程中のある工程でトラブルが発見された場合、各ロット単位で工程調査を行う必要があったが、本実施の形態によれば、各チップ単位に調査範囲を限定することが可能なので、処理の効率化を図ることができる。
図22には、図21の情報テーブルをさらに拡張した例が示されている。図示のチップID情報テーブルには、図21の情報テーブルの内容に加えて、出荷先、包装形態、出荷日などの出荷情報や、クレーム履歴などの出荷後のフィールドクレーム情報が付加されている。このように、図22に示すようなチップの履歴情報テーブルには、出荷情報やクレーム情報を適宜チップID情報をキー情報として追加更新していくことができる。
かかる品質情報テーブルを使用することで、ユーザから納品した半導体装置の品質面に関するクレームがあった場合に、各半導体製造工程の処理履歴との突き合わせや、同一クレーム内容を持つチップID情報の検索や、そのチップ群における共通要素の分析などを実施することができる。その結果、従来は困難であった、不良チップ解析の調査範囲の絞り込みが可能となり、半導体装置の品質向上及びユーザにとっての品質保障面においても多大な効果を期待できる。
以上、添付図面を参照しながら、本発明の好適な実施形態にかかる半導体チップ、半導体チップの製造方法、リードフレーム、リードフレームの製造方法、半導体装置及び半導体装置の製造方法について説明したが、本発明はかかる例に限定されない。当業者であれば、特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
以上説明したように、本発明によれば、チップID情報に基づいて、ウェハ上に配列されるチップごとに、あるいはチップがボンディングされたリードフレームごとに、あるいは樹脂封止された半導体チップのパッケージ製品ごとに、それぞれ固有の二次元バーコードパターンを付することにより、各チップごと、各フレームごと、樹脂封止された各製品チップごとに個別に情報管理を行うことが可能であり、半導体製造工程における各処理工程、物流工程、出荷工程、クレーム処理工程など、半導体製造に関するすべての工程において半導体装置の情報管理の効率化及び精度を向上させることができる。
10 二次元バーコードパターン
11 升目
30 チップID情報用二次元バーコードパターン
31 チップ
40 液晶マスク
41 チップID発生部
42 二次元バーコード変換部
43 液晶ドライバ
70 組立工程情報管理システム
71 プロービング用LAN
72 ブリッジ
73 組立工程用LAN
74 データサーバ
75 データベース
76 ダイスボンダ
77 ワイヤボンダ
78 捺印機
79 チップソータ
91 フレームID情報用二次元バーコードパターン
92 チップ
93 フレーム
171 半導体装置
172 文字情報
173 製品ID情報用二次元バーコードパターン

Claims (3)

  1. 複数のボンディングパッドが設けられる表面上に、複数の升目状パターンを、該ボンディングパッドが配置される周辺領域に取り囲まれた領域に第1の方向と該第1の方向と垂直な第2の方向に配列して構成された二次元パターンが付加された半導体チップを準備する工程と、
    前記二次元パターンに対応し、良品、半良品、不良品の情報を含む前記半導体チップの工程情報をデータベースに記憶する工程と、
    前記二次元パターンを認識する工程と、
    認識された前記二次元パターンに対応する工程情報に含まれる前記半良品の情報に基づいて、前記半導体チップ内の冗長回路を使用するように、前記半導体チップの周辺に配置された複数のリードと前記複数のボンディングパッドとを複数のワイヤによって接続する工程と、
    前記接続する工程に基づいて、前記データベースに記憶された前記工程情報を更新する工程と、
    を有することを特徴とする、
    半導体装置の製造方法。
  2. 前記二次元パターンのためのマスクを用いてウェハ状態で前記周辺領域に取り囲まれた領域内に二次元パターンを投影露光する工程と、
    前記ウェハをダイカットして個片化した前記半導体チップとする工程と、
    をさらに有することを特徴とする、
    請求項1に記載の半導体装置の製造方法。
  3. 前記二次元パターンのためのマスクは、二次元パターンとして記録したい情報に基づいて複数の升目部それぞれを透光とするか遮光とするか変更可能な液晶マスクであることを特徴とする、
    請求項2に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10714427B2 (en) 2016-09-08 2020-07-14 Asml Netherlands B.V. Secure chips with serial numbers
US10079206B2 (en) 2016-10-27 2018-09-18 Mapper Lithography Ip B.V. Fabricating unique chips using a charged particle multi-beamlet lithography system
CN116053256B (zh) * 2023-03-01 2024-05-17 海信家电集团股份有限公司 半导体器件及制备方法、电子装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61184837A (ja) * 1985-02-13 1986-08-18 Canon Inc ワイヤボンダ
JPH05315207A (ja) * 1992-05-08 1993-11-26 Nec Corp 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9246306B2 (en) 2013-09-30 2016-01-26 Nichia Corporation Semiconductor laser element and method of manufacturing the same

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