JPS61184837A - ワイヤボンダ - Google Patents

ワイヤボンダ

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JPS61184837A
JPS61184837A JP60024521A JP2452185A JPS61184837A JP S61184837 A JPS61184837 A JP S61184837A JP 60024521 A JP60024521 A JP 60024521A JP 2452185 A JP2452185 A JP 2452185A JP S61184837 A JPS61184837 A JP S61184837A
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光弥 佐藤
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の属する分野］ 本発明は、不良の回路部がある場合にワイヤボンディン
グによりこの不良回路部と置き換え１ｑる冗長回路部を
備えた半導体素子用のワイヤホンダに関し、特にテスタ
等から送られて来る半導体素子の不良回路部の情報によ
りワイヤボンディングをする個所を変更できるようにし
たワイヤホンダに関する。
［従来の技術］ 現在、半導体技術の急激な進歩により、非常に大規模、
かつ高密度な半導体素子が多数開発されている。
このような状況において、これらの半導体素子のコスト
を決定する大きな要因として、素子の不良率がある。
そこで、この不良率を下げる方法として、半導体素子内
に冗長回路部を予め設けておき、テストの結果、不良と
判定された回路部を冗長回路部と置き換えようという方
法が従来から提案されている。
この置き換えの具体的な方法としては、下記に示す様な
方法があった。
■電気的プログラミング法 この方法は素子外部から電気的なプログラミングにより
不良回路部を冗長回路部と置き換えるものである。置き
換えを行なう回路部（以後プログラミング部と呼ぶ）の
構成には、多結晶シリコンヒユーズまたはＥＰＲＯＭ（
もしくはＥＥＰＲＯＭ）が用いられている。この方法で
は、はぼ標準の試験装置をそのまま使用可能であるとい
う利点がある反面、半導体素子内に多結晶シリコンヒユ
ーズまたはＥＰＲＯＭもしくはＥＥＰＲＯＭを構成する
必要があるため、設計の自由度が少なくなるという欠点
がある。また、特に多結晶シリコンヒユーズを用いる方
法では汚染が生じやすく、溶断した多結晶シリコンヒユ
ーズの再成長現象という問題もある。
■レーザプログラミング法 この方法は、半導体素子上のプログラミング部内の特定
多結晶シリコンパターンをレーザ照射で切断することに
より不良回路部を冗長回路部と置き換えるものである。
この方法はプログラミング部の占有面積が小さく出来る
反面、高精度位置合せ機能付きレーザ照射装置という高
価なマシンが必要となる。また、レーザ照射時に蒸発し
た多結晶シリコンが飛散し、周囲の回路にダメージを与
えるという問題もある。
［発明の目的〕 本発明は、上述２方式の欠点を除去する目的でなされた
もので、装置を特殊化することなく、また、半導体素子
に対して特に設計上の制約を課することなしに、また、
汚染等の発生なしに半導体素子をプログラミングするこ
とが可能なワイヤホンダを提供するものである。
［実施例の説明］ 以下、図面を用いて本発明の詳細な説明する。
第１図は、本発明の一実施例に係るリード・ライトメモ
リー素子のブロック構成を示す。同図において、１はメ
モリーチップ、２はブロック２−。
〜２〜３及び冗長ブロック２−４よりなるメモリーセル
アレイ、３は不良ブロックアドレス指定入力ＡＦＢによ
り不良ブロック２−ｎ　（ｎ　＝　Ｏ〜３）を冗長ブロ
ック２−４と置き換えるプログラミング部、４は下位ア
ドレスＡＬＷのドライバ、５はメモリーセルアレイ２に
対してデータのリード・ライトを行なうためのセンスア
ンプ及びライトアンプ、６はボンデイングパッド、モし
て７はリードフレームに設けられたリードである。
また、信号系について説明すると、ＥＸＦはメモリーセ
ルアレイ２のブロック２−θ〜２−３のいずれかが不良
である場合それをプログラミング部３に知らせるための
不良ブロック検出信号、ＡＦＢはプログラミング部３に
不良ブロックを知らせるために入力される不良ブロック
アドレス、ＡＵＰはメモリーセルアレイ２をアクセスす
る際ブロック指定を行なうために入力される上位アドレ
ス、ＡＬＷはメモリーセルアレイ２のブロック２−ｏ〜
２−４の内の各メモリーセルを選択するために入力され
る下位アドレス、ＤＡＴは入出力データである。
第２図は、第１図に示されていたプログラミング部３の
概略の構成を示す。同図において、ＥＸＦ、ＡＦＢ及び
ＡＵＰは、それぞれ第１図に示されたものと同じ不良ブ
ロック検出信号、不良ブロックアドレス及び上位アドレ
スである。また、１２は上位アドレスＡＵＰからブロッ
ク２−０〜２−３のセレクト信号を作成する２／４デコ
ーダ、１３はブロック２−４（冗長部）を選択するため
のセレクトライン、１４はブロック２−０〜２−３を選
択するためのセレクトライン、１５は不良ブロックアド
レスＡＦＢと上位アドレスＡＵＰの一致を検出するため
のアドレス一致検出部、１６は不良ブロックが検出され
てたときのみ冗長ブロック２−４と不良ブロックアドレ
スで指定される不良ブロック２−ｎとの置き換えを可能
化するアンド回路である。
下表は、プログラミング部３の真理値を示す。
同表において、−はＯおよび１のいずれでもよいことを
示し、Ｏはこのプログラミング部３によりセレクトされ
るブロック、×はブロック２−４で置換されるブロック
を示す。
ＥＸＦ　　ＡＦＢ　　２−０　２−１　２−２　２−３
　２−４０　　−−　　０　　０　　０　　０　　　ｘ
ｌ　　００　　×　　Ｏ○　　○　　０１　　０１　　
０　　　Ｘ　　　○　　○　　０１　　１０　　０　０
　　Ｘ　　ＯＯ ｌ　　１１　０　０　０　　×　　○ 第３図は、第１図の半導体素子を修復する装置を示す。
同図において、２１はウェハ上のＩＣチップのボンデイ
ングパッドとテスタ２５との電気的な接続を行なうため
のウエハブローバ、２２はウェハを各ＩＣチップに分離
するスクライバ、２３は分離したＩＣチップをリードフ
レームに固定するダイボンダ、２４はリードフレームに
固定されたＩＣチップ上のボンデイングパッド６（第１
図）とリードフレーム上のリード７（同図）との間の結
線を行なうワイヤボンダ、２５はテスタである。
次に、上記構成に係る半導体素子（第１．２図）および
修復袋＠（第３図）の作用について説明する。
先ず、第１図を参照して、ウェハレベルのテスト時、つ
まりウエハプローバ２１（第３図）によるテスト時にお
いては上位アドレスＡＵＰ及び下位アドレスＡＬＷによ
りメモリーセルアレイ２内の各メモリーセルが選択され
、データ入出力用のボンデイングパッド６を通して、デ
ータＤＡＴのリード・ライトが行なわれる。
この事は従来のテスト方法と同様である。但し、ここで
はこのテスト時、始め不良ブロックアドレスＡＦＢ入力
として常に上位アドレスＡＵＰとは別アドレスを入力す
るか、または不良ブロック検出信号Ｅ　Ｘ　ＦをＯＩＩ
レベル（不良ブロック無し）にしてテストを行なう。
もし、このテストの実行中に、不良メモリーセルが検出
されると、不良ブロック検出信号を“１″レベルに設定
するとともに、不良ブロックアドレスＡＦＢ入力には、
その時の上位アドレスＡＵＰと同一のアドレスを設定す
る。プログラミング部３は、不良ブロック検出信号レベ
ルが１″であって、上位アドレスＡＵＰ入力と不良ブロ
ックアドレスＡＦＢ入力が一致した場合には上位アドレ
スＡＵＰ入力により通常選択されるブロック２−０〜２
−３を選択せずブロック２−４、つまり冗長ブロックを
選択する様になっている。このことにより、不良ブロッ
クを除き、テストを続行する。
もし、以後のテストにおいて不良が検出されなければ、
このメモリーチップは不良ブロックアドレス入力に不良
ブロックアドレスデータＡＦＢを設定することにより全
くの良品と同等に使用可能となるわけである。
第１図の半導体素子においては、この不良ブロックアド
レス入力に対する不良ブロックアドレスデータＡＦＢの
設定をワイヤポンダニ程における結線方法により行なう
。つまり、ウェハプローバエ程において検出した不良ブ
ロックアドレスデータＡＦＢを不良ブロック検出信号Ｅ
ＸＦとともにワイヤボンダ２４に伝え、ワイヤボンディ
ング時に不良ブロック検出信号用及び不良ブロックアド
レス入力用ボンデイングパッド６とリード７間の結線を
この不良ブロック検出信号ＥＸＦ及び不良ブロックアド
レスデータＡＦＢにより行なうのである。
この場合、不良ブロック検出信号及び不良ブロックアド
レス入力用のリード７の電位はグランド側または電源側
のどちらかに決めておくと、より結線方法が明確となる
。また、各ボンデイングパッド６をグランド側または電
源側のどちらかにプルダウンまたはプルアップして未結
線時のレベルを決めておけば、逆のレベルにするときだ
けワイヤボンディングを行なえばよく、工数を省略する
ことができる。例えば各ボンデイングパッド６をグラン
ド側にプルダウンしておけば不良ブロック検出信号ＥＸ
Ｆ及び不良ブロックアドレスＡＦＢについては゛１″レ
ベルに対応するボンデイングパッドのみを結線すればよ
い。
次に、第３図の半導体素子修復装置におけるウェハ及び
情報の流れを示す。第３図に示されている２１〜２５の
各装置及びその構成は修復機能がない場合の従来から使
用されているものと同様のものである。また、実線で示
される矢印はウェハまたはＩＣチップの流れを示すもの
であり、破線３１はウエハブローバとテスタとの間の通
信を示すものであるがこれも従来例と同様である。
従来の修復機能がない場合においてはウエハプローバ２
１に搬入されたウェハはテスタ２５と電気的に接続され
てテストが行なわれ、この結果、不良と判断されたＩＣ
チップにはウエハブローバ２１がインクを打っていた。
そしてこのインクによる不良情報はダイボンダ２３によ
り読み取られ、不良ＩＣチップはリードフレームに取り
付けないという方法が用いられていた。
第３図の半導体素子を修復する装置ではテスタ２５から
の不良ブロック検出信＠　Ｅ　Ｘ　Ｂ及び不良ブロック
アドレスデータＡＦＢ　（第２図参照）が一点鎖線で示
される通信線３２によりワイヤボンダ２４に伝達されて
いる点で従来の修復機能がない場合の構成と異なる。
ワイヤボンダ２４はこのテスタ２１から情報により先に
述べた様に救済可能な不良ＩＣチップを選択的なワイヤ
ボンディングにより修復するのである。
［実施例の変形例］ 上記実施例においては、ＩＣパッケージの外に出るリー
ドと不良ブロックアドレス用ボンデイングパッドとの間
の結線で修復を行なっていたが、これはＩＣパッケージ
内の設定リード部（例えばグランドリード）と不良ブロ
ックアドレス用ボンデイングパッド間の結線で行なうこ
とももちろん可能であり、この様にすればＩＣパッケー
ジのリード数の節約になる。
また、上記実施例ではボンデイングパッドとリード間の
結線方法の変更という手段を用いたが、これはもちろん
ボンデイングパッドとボンデイングパッド間、または、
リードとリード間の結線方法の変更であってもよい。
また、当然の事であるが本発明はメモリーに限定される
ものではなく、どの様な半導体素子にも適用可能である
。
［発明の効果］ 以上説明したように本発明によると、特にボンデイング
パッドへの結線方法を換えることにより冗長回路部を不
良回路部に置き変え得るような半導体素子のワイヤホン
ダとして、不良回路部を示す情報に基づいてボンデイン
グパッドへの結線方法を変えることができるため、以下
の様な多大の効果が発現される。
■ｔＣテスタ等の従来の装置との組み合せが可能であり
、高価な装置が不要である。
■従来の工程の中で実施可能であり、工程の追加がない
。
■プロセスの変更が不要であり設計の自由度が大きい。
■プログラミング時ＩＣチップの汚染の問題がない。
【図面の簡単な説明】
第１図は、本発明の一実施例に係るリード・ライトメモ
リーの構成を示すブロック配置図、第２図は、第１図に
おけるプログラミング部の構成図、 第３図は、第１図の半導体素子を修復する装置を示すブ
ロック回路図である。 １：メモリーチップ、２：メモリーセルアレイ、３ニブ
ログラミング部、４：下（Ｑアドレスドライバ、５：セ
ンスアンプ及びライトアンプ、６：ボンデイングパッド
、７：リード、ＥＸＦ　：不良ブロック検出信号、ＡＦ
Ｂ　：不良ブロックアドレス、ＡＬＪＰ：上位アドレス
、ＡＬＷ：下位アドレス入力、ＯＡＴ　：入出力データ
、１２：　　２／４デコーダ１３ニブロック２−４セレ
クトライン、１４ニブロック２−θ〜２−３セレクトラ
イン、１５ニアドレス一致検出部、１６：冗長回路セレ
クト用ＡＮＤ回路、２１：ウエハブローバ、２２ニスク
ライバ、２３：ダイボンダ、２４：ワイヤボンダ、２５
：テスタ、３１：ウエハブローバ・テスタ間通信線、３
２：不良ブロック検出信号及び不良ブロックアドレスデ
ータ通信線。

Claims (1)

  1. 【特許請求の範囲】 　不良回路部と置き換え得る冗長回路部を有し、この置
    き換えをワイヤボンディング工程時に、プローブテスト
    の結果に基づく特定ボンデイングパッドへの結線により
    行なう半導体素子用のワイヤボンダであって、 半導体素子の不良回路部の情報によりワイヤボンディン
    グをする個所を変更可能なことを特徴とするワイヤボン
    ダ。
JP60024521A 1985-02-13 1985-02-13 ワイヤボンダ Pending JPS61184837A (ja)

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JP60024521A JPS61184837A (ja) 1985-02-13 1985-02-13 ワイヤボンダ

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011124587A (ja) * 2011-01-14 2011-06-23 Oki Semiconductor Co Ltd 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011124587A (ja) * 2011-01-14 2011-06-23 Oki Semiconductor Co Ltd 半導体装置の製造方法

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