JPS61184838A - 半導体素子 - Google Patents
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- JPS61184838A JPS61184838A JP60024522A JP2452285A JPS61184838A JP S61184838 A JPS61184838 A JP S61184838A JP 60024522 A JP60024522 A JP 60024522A JP 2452285 A JP2452285 A JP 2452285A JP S61184838 A JPS61184838 A JP S61184838A
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- Computer Hardware Design (AREA)
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- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の属する分野］
本発明は、半導体素子、特に冗長向、路部を不良回路部
と置き換える手段として、ワイヤボンディング工程時に
、不良回路部を示す情報によりボンディングパッドへの
結線方法を変えるようにした半導体素子に関する。
と置き換える手段として、ワイヤボンディング工程時に
、不良回路部を示す情報によりボンディングパッドへの
結線方法を変えるようにした半導体素子に関する。
［従来の技術］
現在、半導体技術の急激な進歩により、非常に大規模、
かつ高密度な半導体素子が多数開発されている。
かつ高密度な半導体素子が多数開発されている。
このような状況において、これらの半導体素子のコスト
を決定する大きな要因として、素子の不良率がある。
を決定する大きな要因として、素子の不良率がある。
そこで、この不良率を下げる方法として、半導体素子内
に冗長回路部を予め設けておき、テストの結果、不良と
判定された回路部を冗長回路部と置き換えようという方
法が従来から提案されている。
に冗長回路部を予め設けておき、テストの結果、不良と
判定された回路部を冗長回路部と置き換えようという方
法が従来から提案されている。
この置き換えの具体的な方法としては、下記に示す様な
方法があった。
方法があった。
■電気的ブＯグラミング法
この方法は素子外部から電気的なプログラミングにより
不良回路部を冗長回路部と置き換えるものである。置き
換えを行なう回路部（以後ブＯグラミング部と呼ぶ）の
構成には、多結晶シリコンヒユーズまたはＥＰＲＯＭ（
もしくはＥＥＰＲＯＭ）が用いられている。この方法で
は、はぼ標準の試験装置をそのまま使用可能であるとい
う利点がある反面、半導体素子内に多結晶シリコンヒユ
ーズまたはＥＰＲＯＭもしくはＥＥＰＲＯＭを構成する
必要があるため、設計の自由度が少なくなるという欠点
がある。また、特に多結晶シリコンヒユーズを用いる方
法では汚染が生じやすく、溶断した多結晶シリコンヒユ
ーズの再成長現象という問題もある。
不良回路部を冗長回路部と置き換えるものである。置き
換えを行なう回路部（以後ブＯグラミング部と呼ぶ）の
構成には、多結晶シリコンヒユーズまたはＥＰＲＯＭ（
もしくはＥＥＰＲＯＭ）が用いられている。この方法で
は、はぼ標準の試験装置をそのまま使用可能であるとい
う利点がある反面、半導体素子内に多結晶シリコンヒユ
ーズまたはＥＰＲＯＭもしくはＥＥＰＲＯＭを構成する
必要があるため、設計の自由度が少なくなるという欠点
がある。また、特に多結晶シリコンヒユーズを用いる方
法では汚染が生じやすく、溶断した多結晶シリコンヒユ
ーズの再成長現象という問題もある。
■レーザプログラミング法
この方法は、半導体素子上のプログラミング部内の特定
多結晶シリコンパターンをレーザ照割で切断することに
より不良回路部を冗長回路部と置き換えるものである。
多結晶シリコンパターンをレーザ照割で切断することに
より不良回路部を冗長回路部と置き換えるものである。
この方法はプログラミング部の占有面積が小さく出来る
反面、高精度位置合せ機能付きレーザ照射装置という高
価なマシンが必要となる。また、レーザ照射時に蒸発し
た多結晶シリコンが飛散し、周囲の回路にダメージを与
えるという問題もある。
反面、高精度位置合せ機能付きレーザ照射装置という高
価なマシンが必要となる。また、レーザ照射時に蒸発し
た多結晶シリコンが飛散し、周囲の回路にダメージを与
えるという問題もある。
［発明の目的］
本発明は、上述２方式の欠点を除去する目的でなされた
もので、特別な装置を必要とせず、また、特に設計上の
制約を生ずることなしに、また、汚染等の発生なしにプ
ログラミングを可能とした半導体素子を提供するもので
ある。
もので、特別な装置を必要とせず、また、特に設計上の
制約を生ずることなしに、また、汚染等の発生なしにプ
ログラミングを可能とした半導体素子を提供するもので
ある。
［実施例の説明］
以下、図面を用いて本発明の詳細な説明する。
第１図は、本発明をリード・ライトメモリー素子に適用
した実施例を示す。同図において、１はメモリーチップ
、２はブロック２−０へ２−３及び冗長ブロック２−４
よりなるメモリーセルアレイ、３は不良ブロックアドレ
ス指定入力ＡＦＢにより不良ブロック２−ｎ （ｎ ＝
Ｏ〜３）を冗長ブロック２−４と置き換えるプログラ
ミング部、４は下位アドレスＡＬＷのドライバ、５はメ
モリーセルアレイ２に対してデータのリード・ライトを
行なうためのセンスアンプ及びライトアンプ、６はボン
ディングパッド、そして７はリードフレームに設けられ
たリードである。
した実施例を示す。同図において、１はメモリーチップ
、２はブロック２−０へ２−３及び冗長ブロック２−４
よりなるメモリーセルアレイ、３は不良ブロックアドレ
ス指定入力ＡＦＢにより不良ブロック２−ｎ （ｎ ＝
Ｏ〜３）を冗長ブロック２−４と置き換えるプログラ
ミング部、４は下位アドレスＡＬＷのドライバ、５はメ
モリーセルアレイ２に対してデータのリード・ライトを
行なうためのセンスアンプ及びライトアンプ、６はボン
ディングパッド、そして７はリードフレームに設けられ
たリードである。
また、信号系について説明すると、ＥＸＦはメモリーセ
ルアレイ２のブロック２−ｏ〜２−３のいずれかが不良
である場合それをプログラミング部３に知らせるための
不良ブロック検出信号、ＡＦＢはプログラミング部３に
不良ブロックを知らせるために入力される不良ブロック
アドレス、ＡＵＰはメモリーセルアレイ２をアクセスす
る際ブロック指定を行なうために入力される上位アドレ
ス、ＡＬＷはメモリーセルアレイ２のブロック２−０〜
２−４の内の各メモリーセルを選択するために入力され
る下位アドレス、ＤＡＴは入出力データである。
ルアレイ２のブロック２−ｏ〜２−３のいずれかが不良
である場合それをプログラミング部３に知らせるための
不良ブロック検出信号、ＡＦＢはプログラミング部３に
不良ブロックを知らせるために入力される不良ブロック
アドレス、ＡＵＰはメモリーセルアレイ２をアクセスす
る際ブロック指定を行なうために入力される上位アドレ
ス、ＡＬＷはメモリーセルアレイ２のブロック２−０〜
２−４の内の各メモリーセルを選択するために入力され
る下位アドレス、ＤＡＴは入出力データである。
第２図は、第１図に示されていたプログラミング部３の
概略の構成を示す。同図において、ＥＸＦ、ＡＦＢ及び
ＡＬＩＰは、それぞれ第１図に示されたものと同じ不良
ブロック検出信号、不良ブロックアドレス及び上位アド
レスである。また、１２は上位アドレスＡＬＪＰからブ
ロック２−０〜２−３のセレクト信号を作成する２／４
デコーダ、１３はブロック２−４（冗艮部）を選択する
ためのセレクトライン、１４はブロック２−θ〜２−３
を選択するためのセレクトライン、１５は不良ブロック
アドレスＡＦＢと上位アドレスＡｔＪＰの一致を検出す
るためのアドレス一致検出部、１Ｇは不良ブロックが検
出されてたときのみ冗長ブロック２−４と不良ブロック
アドレスで指定される不良ブロック２−ｎとの置き換え
を可能化するアンド回路である。
概略の構成を示す。同図において、ＥＸＦ、ＡＦＢ及び
ＡＬＩＰは、それぞれ第１図に示されたものと同じ不良
ブロック検出信号、不良ブロックアドレス及び上位アド
レスである。また、１２は上位アドレスＡＬＪＰからブ
ロック２−０〜２−３のセレクト信号を作成する２／４
デコーダ、１３はブロック２−４（冗艮部）を選択する
ためのセレクトライン、１４はブロック２−θ〜２−３
を選択するためのセレクトライン、１５は不良ブロック
アドレスＡＦＢと上位アドレスＡｔＪＰの一致を検出す
るためのアドレス一致検出部、１Ｇは不良ブロックが検
出されてたときのみ冗長ブロック２−４と不良ブロック
アドレスで指定される不良ブロック２−ｎとの置き換え
を可能化するアンド回路である。
下表は、プログラミング部３の真理値を示す。
同表において、−はＯおよび１のいずれでもよいことを
示し、Ｏはこのプログラミング部３によりセレクトされ
るブロック、×はブロック２−４で置換されるブロック
を示す。
示し、Ｏはこのプログラミング部３によりセレクトされ
るブロック、×はブロック２−４で置換されるブロック
を示す。
ＥＸＦ ＡＦＢ ２−０ ２−１ ２−２ ２−３
２〜４ｏ −−ｏ ｏ ｏ ｏ
ｘｌ ００ Ｘ ○ ○ ０ ０１０１０
ＸＯＯ○ １１０００ｘＯＯ １１１０００ＸＯ 第３図は、第１図の半導体素子を修復する装置を示す。
２〜４ｏ −−ｏ ｏ ｏ ｏ
ｘｌ ００ Ｘ ○ ○ ０ ０１０１０
ＸＯＯ○ １１０００ｘＯＯ １１１０００ＸＯ 第３図は、第１図の半導体素子を修復する装置を示す。
同図において、２１はウェハ上のＩＣチップのボンディ
ングパッドとテスタ２５との電気的な接続を行なうため
のウエハブローバ、２２はウェハを各ＩＣチップに分離
するスクライバ、２３は分離したＩＣチップをリードフ
レームに固定するダイボンダ、２４はリードフレームに
固定されたＩＣチップ上のボンディングパッド６（第１
図）とリードフレーム上のリード７（同図）との間の結
線を行なうワイヤボンダ、２５はテスタである。
ングパッドとテスタ２５との電気的な接続を行なうため
のウエハブローバ、２２はウェハを各ＩＣチップに分離
するスクライバ、２３は分離したＩＣチップをリードフ
レームに固定するダイボンダ、２４はリードフレームに
固定されたＩＣチップ上のボンディングパッド６（第１
図）とリードフレーム上のリード７（同図）との間の結
線を行なうワイヤボンダ、２５はテスタである。
次に、上記構成に係る半導体素子（第１，２図）および
修復装置（第３図）の作用について説明する。
修復装置（第３図）の作用について説明する。
先ず、第１図を参照して、ウェハレベルのテスト時、つ
まりウエハブローバ２１（第３図）によるテスト時にお
いては上位アドレスＡＵＰ及び下位アドレスＡＬＷによ
りメモリーセルアレイ２内の各メモリーセルが選択され
、データ入出力用のボンディングパッド６を通して、デ
ータＤＡＴのリード・ライトが行なわれる。
まりウエハブローバ２１（第３図）によるテスト時にお
いては上位アドレスＡＵＰ及び下位アドレスＡＬＷによ
りメモリーセルアレイ２内の各メモリーセルが選択され
、データ入出力用のボンディングパッド６を通して、デ
ータＤＡＴのリード・ライトが行なわれる。
この事は従来のテスト方法と同様である。但し、ここで
はこのテスト時、始め不良ブロックアト；ノスＡＦＢ入
力として常に上位アドレスＡＵＰとは別アドレスを入力
するか、または不良ブロック検出信号ＥＸＦを゛Ｏ″レ
ベル（不良ブロック無し）にしてテストを行なう。
はこのテスト時、始め不良ブロックアト；ノスＡＦＢ入
力として常に上位アドレスＡＵＰとは別アドレスを入力
するか、または不良ブロック検出信号ＥＸＦを゛Ｏ″レ
ベル（不良ブロック無し）にしてテストを行なう。
もし、このテストの実行中に、不良メモリーセルが検出
されると、不良ブロック検出信号を“１″レベルに設定
するとともに、不良ブロックアドレスＡＦＢ入力には、
その時の上位アドレスＡＵＰと同一のアドレスを設定す
る。プログラミング部３は、不良ブロック検出信号レベ
ルが” １ ”であって、上位アドレスＡＵＰ入力と不
良ブロックアドレスＡＦＢ入力が一致した場合には上位
アドレスＡＵＰ入力により通常選択されるブロック２−
０〜２−３を選択せずブロック２−４、つまり冗長ブロ
ックを選択する様になっている。このことにより、不良
ブロックを除き、テストを続行する。
されると、不良ブロック検出信号を“１″レベルに設定
するとともに、不良ブロックアドレスＡＦＢ入力には、
その時の上位アドレスＡＵＰと同一のアドレスを設定す
る。プログラミング部３は、不良ブロック検出信号レベ
ルが” １ ”であって、上位アドレスＡＵＰ入力と不
良ブロックアドレスＡＦＢ入力が一致した場合には上位
アドレスＡＵＰ入力により通常選択されるブロック２−
０〜２−３を選択せずブロック２−４、つまり冗長ブロ
ックを選択する様になっている。このことにより、不良
ブロックを除き、テストを続行する。
もし、以後のテストにおいて不良が検出されなければ、
このメモリーチップは不良ブロックアドレス入力に不良
ブロックアドレスデータＡＦＢを設定することにより全
くの良品と同等に使用可能となるわけである。
このメモリーチップは不良ブロックアドレス入力に不良
ブロックアドレスデータＡＦＢを設定することにより全
くの良品と同等に使用可能となるわけである。
第１図の半導体素子においては、この不良ブロックアド
レス入力に対する不良ブロックアドレスデータＡＦＢの
設定をワイヤポンダニ程における結線方法により行なう
。つまり、ウェハブローバエ程において検出した不良ブ
ロックアドレスデータＡＦＢを不良ブロック検出信号Ｅ
ＸＦとともにワイヤホンダ２４に伝え、ワイヤボンディ
ング時に不良ブロック検出信号用及び不良ブロックアド
レス入力用ボンディングパッド６とリード７間の結線を
この不良ブロック検出信号ＥＸＦ及び不良ブロックアド
レスデータＡＦＢにより行なうのである。
レス入力に対する不良ブロックアドレスデータＡＦＢの
設定をワイヤポンダニ程における結線方法により行なう
。つまり、ウェハブローバエ程において検出した不良ブ
ロックアドレスデータＡＦＢを不良ブロック検出信号Ｅ
ＸＦとともにワイヤホンダ２４に伝え、ワイヤボンディ
ング時に不良ブロック検出信号用及び不良ブロックアド
レス入力用ボンディングパッド６とリード７間の結線を
この不良ブロック検出信号ＥＸＦ及び不良ブロックアド
レスデータＡＦＢにより行なうのである。
この場合、不良ブロック検出信号及び不良ブロックアド
レス入力用のリード７の電位はグランド側または電源側
のどちらかに決めておくと、より結線方法が明確となる
。また、各ボンディングパッド６をグランド側または電
源側のどちらかにプルダウンまたはプルアップして未結
線時のレベルを決めておけば、逆のレベルにするときだ
けワイヤボンディングを行なえばよく、工数を省略する
ことができる。例えば各ボンディングパッド６をグラン
ド側にプルダウンしておけば不良ブロック検出信号ＥＸ
Ｆ及び不良ブロックアドレスＡＦＢについては゛１″レ
ベルに対応するボンディングパッドのみを結線すればよ
い。
レス入力用のリード７の電位はグランド側または電源側
のどちらかに決めておくと、より結線方法が明確となる
。また、各ボンディングパッド６をグランド側または電
源側のどちらかにプルダウンまたはプルアップして未結
線時のレベルを決めておけば、逆のレベルにするときだ
けワイヤボンディングを行なえばよく、工数を省略する
ことができる。例えば各ボンディングパッド６をグラン
ド側にプルダウンしておけば不良ブロック検出信号ＥＸ
Ｆ及び不良ブロックアドレスＡＦＢについては゛１″レ
ベルに対応するボンディングパッドのみを結線すればよ
い。
次に、第３図の半導体素子修復装置におけるウェハ及び
情報の流れを示す。第３図に示されている２１〜２５の
各装置及びその構成は修復機能がない場合の従来から使
用されているものと同様のものである。また、実線で示
される矢印はウェハまたはＩＣチップの流れを示すもの
であり、破線３１はウエハブローバとテスタとの間の通
信を示すものであるがこれも従来例と同様である。
情報の流れを示す。第３図に示されている２１〜２５の
各装置及びその構成は修復機能がない場合の従来から使
用されているものと同様のものである。また、実線で示
される矢印はウェハまたはＩＣチップの流れを示すもの
であり、破線３１はウエハブローバとテスタとの間の通
信を示すものであるがこれも従来例と同様である。
従来の修復機能がない場合においてはウニハブＯ−バ２
１に搬入されたウェハはテスタ２５と電気的に接続され
てテストが行なわれ、この結果、不良と判断されたＩＣ
チップにはウエハプローバ２１がインクを打っていた。
１に搬入されたウェハはテスタ２５と電気的に接続され
てテストが行なわれ、この結果、不良と判断されたＩＣ
チップにはウエハプローバ２１がインクを打っていた。
そしてこのインクによる不良情報はダイボンダ２３によ
り読み取られ、不良ＩＣチップはリードフレームに取り
付けないという方法が用いられていた。
り読み取られ、不良ＩＣチップはリードフレームに取り
付けないという方法が用いられていた。
第３図の半導体素子を修復する装置ではテスタ２５から
の不良ブロック検出信号ＥＸＢ及び不良ブロックアドレ
スデータＡＦＢ＜第２図参照）が一点鎖線で示される通
信線３２によりワイヤボンダ２４に伝達されている点で
従来の修復機能がない場合の構成と異なる。
の不良ブロック検出信号ＥＸＢ及び不良ブロックアドレ
スデータＡＦＢ＜第２図参照）が一点鎖線で示される通
信線３２によりワイヤボンダ２４に伝達されている点で
従来の修復機能がない場合の構成と異なる。
ワイヤボンダ２４はこのテスタ２１から情報により先に
述べた様に救済可能な不良ＩＣチップを選択的なワイヤ
ボンディングにより修復するのである。
述べた様に救済可能な不良ＩＣチップを選択的なワイヤ
ボンディングにより修復するのである。
［実施例の変形例］
上記実施例においては、ｔＣパッケージの外に出るリー
ドと不良ブロックアドレス用ボンディングパッドとの間
の結線で修復を行なっていたが、これはＩＣパッケージ
内の設定リード部（例えばグランドリード）と不良ブロ
ックアドレス用ボンディングパッド間の結線で行なうこ
とももちろん可能であり、この様にすればＩＣパッケー
ジのリード数の節約になる。
ドと不良ブロックアドレス用ボンディングパッドとの間
の結線で修復を行なっていたが、これはＩＣパッケージ
内の設定リード部（例えばグランドリード）と不良ブロ
ックアドレス用ボンディングパッド間の結線で行なうこ
とももちろん可能であり、この様にすればＩＣパッケー
ジのリード数の節約になる。
また、上記実施例ではボンディングパッドとリード間の
結線方法の変更という手段を用いたが、これはもちろん
ボンディングパッドとボンディングパッド間、または、
リードとリード間の結線方法の変更であってもよい。
結線方法の変更という手段を用いたが、これはもちろん
ボンディングパッドとボンディングパッド間、または、
リードとリード間の結線方法の変更であってもよい。
また、当然の事であるが本発明はメモリーに限定される
ものではなく、どの様な半導体素子にも適用可能である
。
ものではなく、どの様な半導体素子にも適用可能である
。
［発明の効果１
以上説明したように本発明によると、ワイヤボンディン
グ工程時に、不良回路部を示す情報に基づいてボンディ
ングパッドへの結線方法を変えることによって冗長回路
部を不良回路部と置き変えることができるため、以下の
様な多大の効果が発現される。
グ工程時に、不良回路部を示す情報に基づいてボンディ
ングパッドへの結線方法を変えることによって冗長回路
部を不良回路部と置き変えることができるため、以下の
様な多大の効果が発現される。
■従来の装置の適用が可能であり高価な装置が不要であ
る。
る。
■従来の工程の中で実施可能であり、工程の追加がない
。
。
■プロセスの変更が不要であり設計の自由度が大きい
■プログラミング時の汚染の問題がない
第１図は、本発明の一実施例に係るリード・ライトメモ
リーの構成を示すブロック配置図、第２図は、第１図に
おけるプログラミング部の構成図、 第３図は、第１図の半導体素子を修復する装置を示すブ
ロック回路図である。 １：メモリーチップ、２：メモリーセルアレイ、３ニブ
ログラミング部、４：下位アドレスドライバ、５：セン
スアンプ及びライトアンプ、６：ボンディングパッド、
７：リード、ＥＸＦ：不良ブロック検出信号、ＡＦＢ：
不良ブロックアドレス、ＡＵＰ：上位アドレス、ＡＬＷ
：下位アドレス入力、ＤＡＴ ：入出力データ、１２：
２／４デコーダ、１３ニブロック２−４セレクトラ
イン、１４ニブロック２−０〜２−３セレクトライン、
１５ニアドレス一致検出部、１６：冗長回路セレクト用
ＡＮＤ回路、２１：ウエハプローバ、２２ニスクライバ
、２３：ダイボンダ、２４：ワイヤボンダ、２５：テス
タ、３１：ウエハプローバ・テスタ間通信線、３２：不
良ブロック検出信号及び不良ブロックアドレスデータ通
信線。
リーの構成を示すブロック配置図、第２図は、第１図に
おけるプログラミング部の構成図、 第３図は、第１図の半導体素子を修復する装置を示すブ
ロック回路図である。 １：メモリーチップ、２：メモリーセルアレイ、３ニブ
ログラミング部、４：下位アドレスドライバ、５：セン
スアンプ及びライトアンプ、６：ボンディングパッド、
７：リード、ＥＸＦ：不良ブロック検出信号、ＡＦＢ：
不良ブロックアドレス、ＡＵＰ：上位アドレス、ＡＬＷ
：下位アドレス入力、ＤＡＴ ：入出力データ、１２：
２／４デコーダ、１３ニブロック２−４セレクトラ
イン、１４ニブロック２−０〜２−３セレクトライン、
１５ニアドレス一致検出部、１６：冗長回路セレクト用
ＡＮＤ回路、２１：ウエハプローバ、２２ニスクライバ
、２３：ダイボンダ、２４：ワイヤボンダ、２５：テス
タ、３１：ウエハプローバ・テスタ間通信線、３２：不
良ブロック検出信号及び不良ブロックアドレスデータ通
信線。
Claims (1)
- 実素子中の特定回路部が不良の際この特定回路部と置
き換え得る冗長回路部と、該特定回路部の入出力と冗長
回路部の入出力とを切換える切換部と、該切換部の切換
制御信号入力端子としての特定ボンディングパッドとを
有し、上記冗長回路部と特定回路部との置き換えを、ワ
イヤボンディング工程時に、プローブテストの結果に基
く特定ボンディングパッドへの結線により行なうように
したことを特徴とする半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60024522A JPS61184838A (ja) | 1985-02-13 | 1985-02-13 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60024522A JPS61184838A (ja) | 1985-02-13 | 1985-02-13 | 半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61184838A true JPS61184838A (ja) | 1986-08-18 |
Family
ID=12140492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60024522A Pending JPS61184838A (ja) | 1985-02-13 | 1985-02-13 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61184838A (ja) |
-
1985
- 1985-02-13 JP JP60024522A patent/JPS61184838A/ja active Pending
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