JPH023948A - 不揮発性メモリを有するｉｃのウエハテスト方法 - Google Patents
不揮発性メモリを有するｉｃのウエハテスト方法Info
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- JPH023948A JPH023948A JP63153080A JP15308088A JPH023948A JP H023948 A JPH023948 A JP H023948A JP 63153080 A JP63153080 A JP 63153080A JP 15308088 A JP15308088 A JP 15308088A JP H023948 A JPH023948 A JP H023948A
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- 238000000034 method Methods 0.000 title abstract 2
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は不揮発性メモリを有するＩＣ（以下ＩＣと呼
ぶ）の製造工程における１次テスト（以下ＷＴと呼ぶ）
のテスト方法に閃するものである。
ぶ）の製造工程における１次テスト（以下ＷＴと呼ぶ）
のテスト方法に閃するものである。
ＩＣのＷ Ｔは書き込みテスト、ストレス印加（ベーク
）、読み出しテストで構成されている。第３図＋、ｔｗ
’ｒのテストフローチャートである。書き込みテストと
は同一めデータをワエハ上の各チップに記憶させるテス
トである。ストレス印加とは書き込みテスト後のウェハ
に熱ストレス等の外部から負荷を加えるものである。読
み出しテストとは書き込みテストにより記憶されたデー
タが、ストレス印加によっても変化しないことを確認す
るテストである。
）、読み出しテストで構成されている。第３図＋、ｔｗ
’ｒのテストフローチャートである。書き込みテストと
は同一めデータをワエハ上の各チップに記憶させるテス
トである。ストレス印加とは書き込みテスト後のウェハ
に熱ストレス等の外部から負荷を加えるものである。読
み出しテストとは書き込みテストにより記憶されたデー
タが、ストレス印加によっても変化しないことを確認す
るテストである。
次に、書き込みテストおよび読み出しテストについて説
明する。これらのテストはテスト装置と自動線により構
成されたテストシステムによりテストを行なっている。
明する。これらのテストはテスト装置と自動線により構
成されたテストシステムによりテストを行なっている。
第４図は自！１１１機内のフェノ・の流わを示したフロ
ーチャートである。ウェハは供給部から位置合せ部に供
給される。位置合せ部ではワエへの方向やチップ位置な
どを検出する。
ーチャートである。ウェハは供給部から位置合せ部に供
給される。位置合せ部ではワエへの方向やチップ位置な
どを検出する。
テスト実施部ではチップ内のボンディングパッドにテス
ト用Ｍ子を接続し、１つのチップのテストを実施する。
ト用Ｍ子を接続し、１つのチップのテストを実施する。
１つのチップがテスト完了となると、あらかじめ入力さ
れているチップの寸法から、次のチップへテスト用端子
が接続される様にウエハを移動させ、テスト用端子を次
のチップのボンディングパッドに凄続してテストを実施
する。この動作を１枚のウェハ内金てのチップに対して
実施する。ウェハ内金チップのテストが完了したウェハ
ハウエバ収納部に収納される。欠に、未テストウェハが
供紹部より供給されこ。この操り返しでテストは完了す
る。
れているチップの寸法から、次のチップへテスト用端子
が接続される様にウエハを移動させ、テスト用端子を次
のチップのボンディングパッドに凄続してテストを実施
する。この動作を１枚のウェハ内金てのチップに対して
実施する。ウェハ内金チップのテストが完了したウェハ
ハウエバ収納部に収納される。欠に、未テストウェハが
供紹部より供給されこ。この操り返しでテストは完了す
る。
ここで、ウェハ１枚がテストに要する時間Ｔは次の（１
）式で示される。
）式で示される。
Ｔ−（ｔ ＋ｔｎ） ｘｎ＋ａ ”・”・（１）ここで
、ｔは１チツプだけのテスト時間、ｍは自ｒｌＪＪ機が
チップを１つ分＠動させるための時間、口はウェハ１枚
中のチップ数、αはその他に必要な１間（位置合せ部で
の処理時間など）である。
、ｔは１チツプだけのテスト時間、ｍは自ｒｌＪＪ機が
チップを１つ分＠動させるための時間、口はウェハ１枚
中のチップ数、αはその他に必要な１間（位置合せ部で
の処理時間など）である。
第２図は従来のウェハの平面図で、図において、１はチ
ップ、（２１はボンディングパッド、３はスクフイブラ
インであり、チップ各々が電気的に独立した構成になっ
ている。
ップ、（２１はボンディングパッド、３はスクフイブラ
インであり、チップ各々が電気的に独立した構成になっ
ている。
従来のウェハでは以上のように電気的にそれぞれ独立で
あるので、ウェハ１枚当りのテスト（書き込みテスト）
時間が前記（１）式のように時間Ｔが必要であるという
問題があった。
あるので、ウェハ１枚当りのテスト（書き込みテスト）
時間が前記（１）式のように時間Ｔが必要であるという
問題があった。
この発明は上記のような問題を清酒するためになされた
もので、ウェハ内のチップを相互に電気的に接続してチ
ップ全体を同時に動作させ、書き込みテストをウェハ１
枚中にある全チップについて一括で実施しテスト時間を
短縮することを目的とする。
もので、ウェハ内のチップを相互に電気的に接続してチ
ップ全体を同時に動作させ、書き込みテストをウェハ１
枚中にある全チップについて一括で実施しテスト時間を
短縮することを目的とする。
この発明に係るウェハテストはダイシングフィンにボン
ディングパッドからの配線を引き出し、他のチップのポ
ンデイパッドに接続し、ウェハ内の全チップが同じ状態
で動作可能となるようにしたものである。
ディングパッドからの配線を引き出し、他のチップのポ
ンデイパッドに接続し、ウェハ内の全チップが同じ状態
で動作可能となるようにしたものである。
この発明におけるウェハテストはＷＴＩこおける書き込
みテストをウェハ内のチップ数に関係なくウェハ１枚当
り１回で完了できる。
みテストをウェハ内のチップ数に関係なくウェハ１枚当
り１回で完了できる。
以下、この発明の一実施列な図について説明する。ｌ第
１スはこの発明の一実力１ツｉであるＷＴを実施してい
るウェハの平面図である。図において、１はチップ、２
はボンディングパッド、３はスクフイブフイン、４はウ
ェハ内のチップ１を眠気的に接続するための配線、５は
Ｄｔみ出し専用端子である。図のように、ウェハ内の全
チップ１を電気的に接続ずれば、ウェハ内のチップ１は
全て同じ動作をする。この状態で書き込みテストを実施
すると、従来と同じく第４図のフθ−チャートのように
自動機内をウェハは流れて行く、このワエノ・がテスト
実施部に供給され、チップ１内のボンディングパッド２
にテスト用端子を接続しテストを実施する。ここでウェ
ハ内の全チップが全て同じ動作をするように配線されＣ
いるため、１チツプをテストする時開だけで１枚のウェ
ハがテスト完了となる。このときのウェハ１枚のテスト
時間をＴＡとすると、この時間は久の（２）式で示さ０
る。
１スはこの発明の一実力１ツｉであるＷＴを実施してい
るウェハの平面図である。図において、１はチップ、２
はボンディングパッド、３はスクフイブフイン、４はウ
ェハ内のチップ１を眠気的に接続するための配線、５は
Ｄｔみ出し専用端子である。図のように、ウェハ内の全
チップ１を電気的に接続ずれば、ウェハ内のチップ１は
全て同じ動作をする。この状態で書き込みテストを実施
すると、従来と同じく第４図のフθ−チャートのように
自動機内をウェハは流れて行く、このワエノ・がテスト
実施部に供給され、チップ１内のボンディングパッド２
にテスト用端子を接続しテストを実施する。ここでウェ
ハ内の全チップが全て同じ動作をするように配線されＣ
いるため、１チツプをテストする時開だけで１枚のウェ
ハがテスト完了となる。このときのウェハ１枚のテスト
時間をＴＡとすると、この時間は久の（２）式で示さ０
る。
ＴＡ＝（ｔ）＋４ ・・・・・・（２）ここで５ｔはｌ
チップだけのテスト時間、αはその也に必要な時間（位
置合せ部での処理時間など）である。
チップだけのテスト時間、αはその也に必要な時間（位
置合せ部での処理時間など）である。
次に、ストレス印加後の読み出しテストについて説明す
る。チップ設計時に、ウェハ内全チップが１気的に接続
されていても、読み出し動作はチップ各々独立に動作す
るようなモードを持たせれば読み出しテストは、従来と
同様に実施ができる。
る。チップ設計時に、ウェハ内全チップが１気的に接続
されていても、読み出し動作はチップ各々独立に動作す
るようなモードを持たせれば読み出しテストは、従来と
同様に実施ができる。
また、ある決まった信号を入力すれば、チップが独立に
読み出し動作をするような読み出し専用端子をチップ内
に設け、読み出しテスト時に読み出し専用端子にある決
まった信号を人力すれば、従来と同様に読み出しテスト
を実施できる。
読み出し動作をするような読み出し専用端子をチップ内
に設け、読み出しテスト時に読み出し専用端子にある決
まった信号を人力すれば、従来と同様に読み出しテスト
を実施できる。
以上のようにこの発明によれば、書き込みテスト時間が
次の（３）式に示す４１時間の短縮ができるという効果
がある。
次の（３）式に示す４１時間の短縮ができるという効果
がある。
ΔＴ ＝ Ｔ −ＴＡ
！ （ｔ＋ｍ）ｘｎ−ｔ ・・・・・・（３）ここで
、ｔは１ナツプだけのテスト時間２ｍは自ｆｉＪ機がチ
ップを１つ分移動させるための時間、ｎはワエハ１枚中
のチップ数、αはその他に必要な時間（位置合せ部での
処理時間など）である。
、ｔは１ナツプだけのテスト時間２ｍは自ｆｉＪ機がチ
ップを１つ分移動させるための時間、ｎはワエハ１枚中
のチップ数、αはその他に必要な時間（位置合せ部での
処理時間など）である。
第１図はこの発明の一実施例によるウェハの表面図、第
２図は従来のウェハの表面図、第３図はＷＴのテストフ
ローチャート、ｔｉＡ図はＷＴテストシステム内の自動
機内でのウェハの流ｎを示したフローチャートである。 図において１はチップ２２はボンディングパッド、３は
スクライブフィン、４はチップを接続する配線、５は読
み出し専用端子を示す。 なお、図中、同一符号は同一、または相当部分を示す。 第１図 第２図 代 浬 人 大 岩 増 建築３図 書（自発）
２図は従来のウェハの表面図、第３図はＷＴのテストフ
ローチャート、ｔｉＡ図はＷＴテストシステム内の自動
機内でのウェハの流ｎを示したフローチャートである。 図において１はチップ２２はボンディングパッド、３は
スクライブフィン、４はチップを接続する配線、５は読
み出し専用端子を示す。 なお、図中、同一符号は同一、または相当部分を示す。 第１図 第２図 代 浬 人 大 岩 増 建築３図 書（自発）
Claims (1)
- 不揮発性メモリを有するＩＣのウェハテストにおける書
き込みテスト時にダイシングラインにボンディングパッ
ドから配線を引き出し、他のチップのボンディングパッ
ドに接続し、ウエハ内の全チップが同じ状態で動作可能
としたことを特徴とする不揮発性メモリを有するＩＣの
ウェハテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63153080A JPH023948A (ja) | 1988-06-20 | 1988-06-20 | 不揮発性メモリを有するｉｃのウエハテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63153080A JPH023948A (ja) | 1988-06-20 | 1988-06-20 | 不揮発性メモリを有するｉｃのウエハテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH023948A true JPH023948A (ja) | 1990-01-09 |
Family
ID=15554540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63153080A Pending JPH023948A (ja) | 1988-06-20 | 1988-06-20 | 不揮発性メモリを有するｉｃのウエハテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH023948A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04343244A (ja) * | 1991-05-21 | 1992-11-30 | Nec Yamaguchi Ltd | 半導体メモリ試験装置およびその試験方法 |
| US5739546A (en) * | 1993-12-16 | 1998-04-14 | Nippondenso Co., Ltd. | Semiconductor wafer |
| US7399990B2 (en) | 1998-12-28 | 2008-07-15 | Fujitsu Limited | Wafer-level package having test terminal |
| JP2011071547A (ja) * | 2010-12-14 | 2011-04-07 | Renesas Electronics Corp | 半導体集積回路装置の製造方法 |
-
1988
- 1988-06-20 JP JP63153080A patent/JPH023948A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04343244A (ja) * | 1991-05-21 | 1992-11-30 | Nec Yamaguchi Ltd | 半導体メモリ試験装置およびその試験方法 |
| US5739546A (en) * | 1993-12-16 | 1998-04-14 | Nippondenso Co., Ltd. | Semiconductor wafer |
| US7399990B2 (en) | 1998-12-28 | 2008-07-15 | Fujitsu Limited | Wafer-level package having test terminal |
| US7642551B2 (en) | 1998-12-28 | 2010-01-05 | Fujitsu Microelectronics Limited | Wafer-level package having test terminal |
| JP2011071547A (ja) * | 2010-12-14 | 2011-04-07 | Renesas Electronics Corp | 半導体集積回路装置の製造方法 |
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