JPH04188643A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04188643A JPH04188643A JP2313730A JP31373090A JPH04188643A JP H04188643 A JPH04188643 A JP H04188643A JP 2313730 A JP2313730 A JP 2313730A JP 31373090 A JP31373090 A JP 31373090A JP H04188643 A JPH04188643 A JP H04188643A
- Authority
- JP
- Japan
- Prior art keywords
- identification
- bonding
- pad
- transistor
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 238000012360 testing method Methods 0.000 claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 abstract description 7
- 238000000034 method Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000013095 identification testing Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関する。
従来、半導体集積回路に含まれているチップ製造履歴の
トレースに関しては、組立ロット捺印から半導体メーカ
の内部記録表や管理票を逆にトレースすることしか手段
がなく、通常のデバイスパッケージには組立ロットのみ
が捺印されている。
トレースに関しては、組立ロット捺印から半導体メーカ
の内部記録表や管理票を逆にトレースすることしか手段
がなく、通常のデバイスパッケージには組立ロットのみ
が捺印されている。
上述した従来の半導体集積回路の記録による製造履歴の
トレースは、通常拡散ロットの母体が組立ロットより大
きくまた一対一に対応しないため、製品として出荷後あ
る任意のデバイスと同じ履歴をもつ製品を特定したい場
合に完全に識別することは困難であり、その可能性のあ
るロット全てをリストアツブできるだけである。
トレースは、通常拡散ロットの母体が組立ロットより大
きくまた一対一に対応しないため、製品として出荷後あ
る任意のデバイスと同じ履歴をもつ製品を特定したい場
合に完全に識別することは困難であり、その可能性のあ
るロット全てをリストアツブできるだけである。
また記録の詳細は文書管理上の制限により３〜５年で廃
棄するのが普通であり、例えば市場での事故発生により
リコールする場合を考えるとリコールの範囲が極めて多
くなったり不明となるという問題がある。
棄するのが普通であり、例えば市場での事故発生により
リコールする場合を考えるとリコールの範囲が極めて多
くなったり不明となるという問題がある。
またＬＳＩの大規模・多機能化により従来の拡散ロット
、組立ロットの他に適用テストプログラム（テストプロ
グラムの不備により流出した不良を除去するため良く変
更される。）の改版など製造条件の変更が多くなりパッ
ケージの限られた捺印スペースに全ての履歴を識別する
ロット記号を表示するのは困難となっている。
、組立ロットの他に適用テストプログラム（テストプロ
グラムの不備により流出した不良を除去するため良く変
更される。）の改版など製造条件の変更が多くなりパッ
ケージの限られた捺印スペースに全ての履歴を識別する
ロット記号を表示するのは困難となっている。
本発明の目的は、個々の製品の製造条件履歴を容易に識
別できる半導体集積回路を提供することにある。
別できる半導体集積回路を提供することにある。
本発明の半導体集積回路は、入力信号端子にボンディン
グワイヤを介して接続されて入力信号を内部回路に供給
するボンディングパッドを有する半導体集積回路におい
て、一部分が前記ボンディングパッドに接続され他部分
が識別トランジスタのドレイン（ソース）に接続されか
つ前記一部分及び他部分が前記ボンディングワイヤとボ
ンディングされるボンディング領域よりも短い距離で分
離・・分割されている識別用ボンディングパッドと、前
記識別トランジスタのゲートにテストモード信号を供給
するテストモード端子とを設けて構成されている。
グワイヤを介して接続されて入力信号を内部回路に供給
するボンディングパッドを有する半導体集積回路におい
て、一部分が前記ボンディングパッドに接続され他部分
が識別トランジスタのドレイン（ソース）に接続されか
つ前記一部分及び他部分が前記ボンディングワイヤとボ
ンディングされるボンディング領域よりも短い距離で分
離・・分割されている識別用ボンディングパッドと、前
記識別トランジスタのゲートにテストモード信号を供給
するテストモード端子とを設けて構成されている。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例のブロック図である。
従来の半導体集積回路の入力端子部は、外部入力端子Ｔ
１から点線に示すボンディングワイヤＢＷａでボンディ
ングされる入力ボンディングパッド１と、それがチップ
上の入力配線しおよび入力バッファ４を介して内部回路
７に接続されるのが普通であるが、本実施例では１つの
入力端子Ｔ１に対応してくし形のパターンが互に入りこ
みかつ絶縁・分離されている識別ボンディングパッド２
をさらに設けている。
１から点線に示すボンディングワイヤＢＷａでボンディ
ングされる入力ボンディングパッド１と、それがチップ
上の入力配線しおよび入力バッファ４を介して内部回路
７に接続されるのが普通であるが、本実施例では１つの
入力端子Ｔ１に対応してくし形のパターンが互に入りこ
みかつ絶縁・分離されている識別ボンディングパッド２
をさらに設けている。
パッド２の半分は入力配線しに接続され、もう一方はソ
ースが接地されている識別トランジスタ３のドレインに
接続されている。
ースが接地されている識別トランジスタ３のドレインに
接続されている。
また識別トランジスタ３のゲートは通常動作時にはプル
タウン抵抗ＲＰにより接地され、識別トランジスタ３は
オフになっている。
タウン抵抗ＲＰにより接地され、識別トランジスタ３は
オフになっている。
チップの識別を実施するテストモードの場合には、テス
トモード端子ＴＭにハイレベル電圧を加えて識別トラン
ジスタ３をオンにすることにより実施可能となる。
トモード端子ＴＭにハイレベル電圧を加えて識別トラン
ジスタ３をオンにすることにより実施可能となる。
予めボンディングワイヤＢ Ｗ ａが入力ボンディング
パッド１にボンディングされている場合には、テストモ
ード端子ＴＭにハイレベルを印加し、入力端子Ｔ１にも
ハイレベルを印加し端子Ｔ〕の入力電流を測定してもリ
ーク電流しか測定できない。
パッド１にボンディングされている場合には、テストモ
ード端子ＴＭにハイレベルを印加し、入力端子Ｔ１にも
ハイレベルを印加し端子Ｔ〕の入力電流を測定してもリ
ーク電流しか測定できない。
また実線に示すように、予め入力端子Ｔ１からボンディ
ングワイヤＢＷｂの一端が識別ボンディングパッド２に
ボンディングされている場合は、そのボンディング領域
Ｂにより距離ｄで分離されている二つのくし形パターン
は短絡され識別トランジスタ３と識別ボンディングパッ
ド２が接続されるので、テストモード時に入力端子Ｔ１
の入力電流は識別トランジスタ３で決まる一定電流とな
る。
ングワイヤＢＷｂの一端が識別ボンディングパッド２に
ボンディングされている場合は、そのボンディング領域
Ｂにより距離ｄで分離されている二つのくし形パターン
は短絡され識別トランジスタ３と識別ボンディングパッ
ド２が接続されるので、テストモード時に入力端子Ｔ１
の入力電流は識別トランジスタ３で決まる一定電流とな
る。
従って、ひとつの入力端子Ｔ１につき２つのボンディン
グパッドを設け、組立て時に予めどちらにボンディング
するかを決めることにより、テストモード時にチップの
識別として’ １ ｂ ｉ ｔ ”の情報を得ることが
できる。
グパッドを設け、組立て時に予めどちらにボンディング
するかを決めることにより、テストモード時にチップの
識別として’ １ ｂ ｉ ｔ ”の情報を得ることが
できる。
第２図は本発明の第２の実施例のブロック図である。
第１の実施例のブロックに通常動作時とデバイス識別テ
ストのモード切替回路８を付加している。
ストのモード切替回路８を付加している。
プルダウン抵抗ＲＰのスイッチ用トランジスタ６及びイ
ンバータＩを追加する簡単な回路により、通常動作時は
プルダウン抵抗ＲＰで決まる入力電流が流れるが、テス
トモード時は識別トランジスタ３で決まる入力電流が流
れ識別は可能である。
ンバータＩを追加する簡単な回路により、通常動作時は
プルダウン抵抗ＲＰで決まる入力電流が流れるが、テス
トモード時は識別トランジスタ３で決まる入力電流が流
れ識別は可能である。
以上の様なモード切替回路８及び識別ボンディングパッ
ド２を複数の入力端子に追加することにより、数ｂｉｔ
〜数１０ｂｉｔのチップ識別情報を得ることが可能とな
る。
ド２を複数の入力端子に追加することにより、数ｂｉｔ
〜数１０ｂｉｔのチップ識別情報を得ることが可能とな
る。
第３図は本発明の第３の実施例のブロック図である。
本実施例の第１の実施例のブロック図と異なる点は、入
力ホンティングパッド１ａも識別ボンディングバットと
同じに分離して一方に識別用トランジスタ３ａを接続可
能としたことである。
力ホンティングパッド１ａも識別ボンディングバットと
同じに分離して一方に識別用トランジスタ３ａを接続可
能としたことである。
識別トランジスタ３と３ａはそのサイズを変更し流れる
電流を別々に設定しておくと、電流値を入力端子Ｔ１か
ら測定することにより１つの入力回路に対して１ｂｉｔ
以上の情報を持たせることを可能にするという利点があ
る。
電流を別々に設定しておくと、電流値を入力端子Ｔ１か
ら測定することにより１つの入力回路に対して１ｂｉｔ
以上の情報を持たせることを可能にするという利点があ
る。
以上説明したように本発明は、チップのマスク変更やチ
ップそのものの拡散後の修正（Ｅ・Ｂ等による）なしで
、ボンディング時に製造条件履歴に対応してあらかじめ
決定されたどちらか一方にボンディングすることにより
、後に封止され製品となった後にもテスｌ〜モードにし
、ハイレベル入力電流を測定するという簡単な手順でチ
ップの識別を可能にすることができる。
ップそのものの拡散後の修正（Ｅ・Ｂ等による）なしで
、ボンディング時に製造条件履歴に対応してあらかじめ
決定されたどちらか一方にボンディングすることにより
、後に封止され製品となった後にもテスｌ〜モードにし
、ハイレベル入力電流を測定するという簡単な手順でチ
ップの識別を可能にすることができる。
従って従来の捺印された組立ロット表示のみからの製品
識別では不可能であったチップのマスク改版（チップ縮
小、バグ修正）、チップ構造変更（パシベーション変更
）、テストプログラムの改版など今後更に増加する製造
条件履歴を製品そのものに極めて経済的な手段で書き込
むことか可能てあり、製品のトレーサビリティを向上す
ることができる。
識別では不可能であったチップのマスク改版（チップ縮
小、バグ修正）、チップ構造変更（パシベーション変更
）、テストプログラムの改版など今後更に増加する製造
条件履歴を製品そのものに極めて経済的な手段で書き込
むことか可能てあり、製品のトレーサビリティを向上す
ることができる。
第１図〜第３図はそれぞれ本発明の第１〜第３の実施例
のブロック図である。 １・・・入力ボンディングパッド、２・・識別ボンディ
ングパッド、３，３ａ・・・識別トランジスタ、４・・
・入力バッファ回路、５・・・内部回路、６・・・スイ
ッチトランジスタ、７．７ａ、７ｂ・・・半導体集積回
路、８・・・モード切替回路、Ｂ・・・ボンディング領
域、■・・・インバータ、ＲＰ・・・プルダウン抵抗。
のブロック図である。 １・・・入力ボンディングパッド、２・・識別ボンディ
ングパッド、３，３ａ・・・識別トランジスタ、４・・
・入力バッファ回路、５・・・内部回路、６・・・スイ
ッチトランジスタ、７．７ａ、７ｂ・・・半導体集積回
路、８・・・モード切替回路、Ｂ・・・ボンディング領
域、■・・・インバータ、ＲＰ・・・プルダウン抵抗。
Claims (1)
- 入力信号端子にボンディングワイヤを介して接続されて
入力信号を内部回路に供給するボンディングパッドを有
する半導体集積回路において、一部分が前記ボンディン
グパッドに接続され他部分が識別トランジスタのドレイ
ン（ソース）に接続されかつ前記一部分及び他部分が前
記ボンディングワイヤとボンディングされるボンディン
グ領域よりも短い距離で分離・分割されている識別用ボ
ンディングパッドと、前記識別トランジスタのゲートに
テストモード信号を供給するテストモード端子とを設け
たことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2313730A JPH04188643A (ja) | 1990-11-19 | 1990-11-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2313730A JPH04188643A (ja) | 1990-11-19 | 1990-11-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04188643A true JPH04188643A (ja) | 1992-07-07 |
Family
ID=18044833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2313730A Pending JPH04188643A (ja) | 1990-11-19 | 1990-11-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04188643A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5334866A (en) * | 1992-01-06 | 1994-08-02 | Mitsubishi Denki Kabushiki Kaisha | Integrated circuit device with functions selectable by changing interconnection pattern |
| EP0969288A2 (de) * | 1998-06-04 | 2000-01-05 | Siemens Aktiengesellschaft | Prüfanordnung für Bondpad |
| WO2001024253A1 (en) * | 1999-09-28 | 2001-04-05 | Koninklijke Philips Electronics N.V. | Semiconductor device with bond pad and test pad |
| WO2009144608A1 (en) * | 2008-05-30 | 2009-12-03 | Nxp B.V. | Detection circuitry for detecting bonding conditions on bond pads |
-
1990
- 1990-11-19 JP JP2313730A patent/JPH04188643A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5334866A (en) * | 1992-01-06 | 1994-08-02 | Mitsubishi Denki Kabushiki Kaisha | Integrated circuit device with functions selectable by changing interconnection pattern |
| EP0969288A2 (de) * | 1998-06-04 | 2000-01-05 | Siemens Aktiengesellschaft | Prüfanordnung für Bondpad |
| EP0969288A3 (de) * | 1998-06-04 | 2001-01-10 | Siemens Aktiengesellschaft | Prüfanordnung für Bondpad |
| WO2001024253A1 (en) * | 1999-09-28 | 2001-04-05 | Koninklijke Philips Electronics N.V. | Semiconductor device with bond pad and test pad |
| US6424028B1 (en) | 1999-09-28 | 2002-07-23 | Koninklijke Philips Electronics N.V. | Semiconductor devices configured to tolerate connection misalignment |
| WO2009144608A1 (en) * | 2008-05-30 | 2009-12-03 | Nxp B.V. | Detection circuitry for detecting bonding conditions on bond pads |
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