JPH0595032A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0595032A JPH0595032A JP3253762A JP25376291A JPH0595032A JP H0595032 A JPH0595032 A JP H0595032A JP 3253762 A JP3253762 A JP 3253762A JP 25376291 A JP25376291 A JP 25376291A JP H0595032 A JPH0595032 A JP H0595032A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- delay
- semiconductor device
- measuring circuit
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】半導体装置の遅延測定を行なう際、機種毎に測
定回路を検討する必要があり大変複雑な作業となる。ま
た、統計的工程管理にも有効でない。これらの問題点を
解決する。 【構成】チップのコーナー部に遅延測定回路００１を設
ける。これにより、機種にかかわらず同一の回路が使え
るので、遅延測定の為の作業が容易になると共にウェハ
ープロセスの統計工程管理も容易に実施できる。
定回路を検討する必要があり大変複雑な作業となる。ま
た、統計的工程管理にも有効でない。これらの問題点を
解決する。 【構成】チップのコーナー部に遅延測定回路００１を設
ける。これにより、機種にかかわらず同一の回路が使え
るので、遅延測定の為の作業が容易になると共にウェハ
ープロセスの統計工程管理も容易に実施できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、特にウェ
ハプロセスで形成される集積回路の製造方法に関する。
ハプロセスで形成される集積回路の製造方法に関する。
【０００２】
【従来の技術】従来、ＩＣの量産での製造段階において
は、製造されたデバイスの動作速度を評価する遅延測定
については、内部構成の中の一部分を遅延測定用の回路
として用いる方法が行なわれている。
は、製造されたデバイスの動作速度を評価する遅延測定
については、内部構成の中の一部分を遅延測定用の回路
として用いる方法が行なわれている。
【０００３】
【発明が解決しようとする課題】しかし、前述の従来の
技術においては、動作速度を保証する為の適切な回路を
選定するのが非常の困難であり、また多機種にわたり十
分な適用が困難である。ならびに機種毎に遅延測定回路
が異なる為、遅延測定方法に統一性が無い事でウェハー
プロセスの工程管理においても統計的な管理が十分には
行なえないという課題がある。このような状況の中で、
ＩＣデバイスが量産されていくので動作速度に対する保
証が不十分であったり、ウェハープロセスでの動作速度
に関連するプロセス項目の管理が不十分となり、品質信
頼性上の問題を発生させる事が考えられる。
技術においては、動作速度を保証する為の適切な回路を
選定するのが非常の困難であり、また多機種にわたり十
分な適用が困難である。ならびに機種毎に遅延測定回路
が異なる為、遅延測定方法に統一性が無い事でウェハー
プロセスの工程管理においても統計的な管理が十分には
行なえないという課題がある。このような状況の中で、
ＩＣデバイスが量産されていくので動作速度に対する保
証が不十分であったり、ウェハープロセスでの動作速度
に関連するプロセス項目の管理が不十分となり、品質信
頼性上の問題を発生させる事が考えられる。
【０００４】本発明は、このような従来の半導体装置の
問題点を解決するもので、その目的とするところは、よ
り安定した信頼性の高い半導体装置を提供するところに
ある。
問題点を解決するもので、その目的とするところは、よ
り安定した信頼性の高い半導体装置を提供するところに
ある。
【０００５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、チップのコーナー部分に遅延評価用回路を有
する事を特徴とする。
造方法は、チップのコーナー部分に遅延評価用回路を有
する事を特徴とする。
【０００６】
【作用】内部回路の一部を用いた遅延評価では、機種毎
に評価回路を選定してゆかなければならず、多機種にわ
たって同様の作業を行なわなければならず非常に困難な
作業となる。また、機種毎に回路が異なるため統計的管
理が不十分である。チップコーナー部分にあらかじめ統
一された遅延測定回路を設けておくと、機種毎に遅延測
定回路を検討する必要がなく、また測定回路に統一性が
あるので統計的工程管理が容易である。
に評価回路を選定してゆかなければならず、多機種にわ
たって同様の作業を行なわなければならず非常に困難な
作業となる。また、機種毎に回路が異なるため統計的管
理が不十分である。チップコーナー部分にあらかじめ統
一された遅延測定回路を設けておくと、機種毎に遅延測
定回路を検討する必要がなく、また測定回路に統一性が
あるので統計的工程管理が容易である。
【０００７】
【実施例】図１は、本発明の実施例における半導体装置
の平面図である。これは、遅延測定回路がチップのどこ
に設けられるかを説明する図であり、チップの全体図が
記述されている。本発明の遅延測定用回路００１はチッ
プのコーナー部に配置する。これは、チップコーナー部
は基本的にはＩＣチップの封止樹脂ストレスによるボン
ディングのダメージを回避するために、通常はボンディ
ングパッドを設けない為、このチップコーナー部は遅延
測定用回路を配置させるのには容易であり、デバイスの
デザイン段階においても特に支障をきたさない箇所であ
るためである。遅延測定用回路が配置される領域は、チ
ップ角から縦横方向共に５００μｍ以内に配置する。
の平面図である。これは、遅延測定回路がチップのどこ
に設けられるかを説明する図であり、チップの全体図が
記述されている。本発明の遅延測定用回路００１はチッ
プのコーナー部に配置する。これは、チップコーナー部
は基本的にはＩＣチップの封止樹脂ストレスによるボン
ディングのダメージを回避するために、通常はボンディ
ングパッドを設けない為、このチップコーナー部は遅延
測定用回路を配置させるのには容易であり、デバイスの
デザイン段階においても特に支障をきたさない箇所であ
るためである。遅延測定用回路が配置される領域は、チ
ップ角から縦横方向共に５００μｍ以内に配置する。
【０００８】図２は、本発明の実施例に従う半導体装置
の平面図であり、遅延測定回路のパターンレイアウトを
示した図である。遅延測定回路はＩＮＰＵＴ１００，Ｏ
ＵＴＰＵＴ１０１，ＶＤＤ１０２およびＶＳＳ１０３の
ボンディングパッドを設ける。各ボンディングパッドの
開口部は６０μｍである。これは、ウェハーのプローブ
テストの段階で確実に接触させる事から決められてい
る。また、プローブ時における入力であるＩＮＰＵＴ１
００から遅延回路の初段ゲート部の静電気破壊を防止す
る為、入力部には静電気保護回路として入力抵抗１０４
およびダイオード１０５を設ける。遅延回路は同一ロジ
ックセルの繰り返しで構成されており、それらを効率よ
く配置させるために１０列に配置する。
の平面図であり、遅延測定回路のパターンレイアウトを
示した図である。遅延測定回路はＩＮＰＵＴ１００，Ｏ
ＵＴＰＵＴ１０１，ＶＤＤ１０２およびＶＳＳ１０３の
ボンディングパッドを設ける。各ボンディングパッドの
開口部は６０μｍである。これは、ウェハーのプローブ
テストの段階で確実に接触させる事から決められてい
る。また、プローブ時における入力であるＩＮＰＵＴ１
００から遅延回路の初段ゲート部の静電気破壊を防止す
る為、入力部には静電気保護回路として入力抵抗１０４
およびダイオード１０５を設ける。遅延回路は同一ロジ
ックセルの繰り返しで構成されており、それらを効率よ
く配置させるために１０列に配置する。
【０００９】図３は、本発明の実施例に従う半導体装置
の平面図であり、特に遅延回路のロジックシンボルが記
述されている。遅延回路にはインバータ１０６が５８１
段用いられている。このインバータ１０６にはＮチャネ
ルトランジスターのチャネル長は０．７５μｍおよびチ
ャネル幅は５μｍである。またＰチャネルトランジスタ
ーのそれは０．８５μｍ，５μｍである。尚、出力信号
として十分な能力を得る為に最終段に出力インバータ１
０７を設ける。この出力インバーター１０７のＮチャネ
ルトランジスターのチャネル長は１．５μｍおよびチャ
ネル幅は２０μｍである。またＰチャネルトランジスタ
ーのそれは１．５μｍ，２０μｍである。
の平面図であり、特に遅延回路のロジックシンボルが記
述されている。遅延回路にはインバータ１０６が５８１
段用いられている。このインバータ１０６にはＮチャネ
ルトランジスターのチャネル長は０．７５μｍおよびチ
ャネル幅は５μｍである。またＰチャネルトランジスタ
ーのそれは０．８５μｍ，５μｍである。尚、出力信号
として十分な能力を得る為に最終段に出力インバータ１
０７を設ける。この出力インバーター１０７のＮチャネ
ルトランジスターのチャネル長は１．５μｍおよびチャ
ネル幅は２０μｍである。またＰチャネルトランジスタ
ーのそれは１．５μｍ，２０μｍである。
【００１０】以上の工程を経て遅延測定用回路が形成さ
れる。
れる。
【００１１】本実施例においては、サブミクロンプロセ
スをターゲットとした遅延測定回路についての説明であ
ったが、他のプロセスにおいてはそのプロセスルールに
従う遅延測定用回路を用いなければならない。また、チ
ップコーナー部に遅延測定用回路を設ける為、後工程に
おいてモールド樹脂などによるストレスを受け易いこと
が考えられるので、もし遅延測定回路がダメージを受け
ても内部のＩＣへは影響を与えないような構造をとって
おかなければならない。
スをターゲットとした遅延測定回路についての説明であ
ったが、他のプロセスにおいてはそのプロセスルールに
従う遅延測定用回路を用いなければならない。また、チ
ップコーナー部に遅延測定用回路を設ける為、後工程に
おいてモールド樹脂などによるストレスを受け易いこと
が考えられるので、もし遅延測定回路がダメージを受け
ても内部のＩＣへは影響を与えないような構造をとって
おかなければならない。
【００１２】
【発明の効果】以上述べたように、本発明によれば、チ
ップコーナー部分にあらかじめ統一された遅延測定回路
を設ける事により、機種毎に遅延測定回路を検討する必
要がなく、また測定回路に統一性があるのでウェハープ
ロセスにおける統計的工程管理が容易となり、より品質
信頼性の高い半導体装置を提供する事が出来る。
ップコーナー部分にあらかじめ統一された遅延測定回路
を設ける事により、機種毎に遅延測定回路を検討する必
要がなく、また測定回路に統一性があるのでウェハープ
ロセスにおける統計的工程管理が容易となり、より品質
信頼性の高い半導体装置を提供する事が出来る。
【図１】本発明による実施例の半導体装置のチップ上の
位置を示す平面図である。
位置を示す平面図である。
【図２】本発明による実施例の半導体装置の回路を示す
平面図である。
平面図である。
【図３】本発明による実施例の半導体装置の回路のロジ
ック図面である。
ック図面である。
００１・・・遅延測定回路 １００・・・ＩＮＰＵＴ １０１・・・ＯＵＴＰＵＴ １０２・・・ＶＤＤ １０３・・・ＶＳＳ １０４・・・入力抵抗 １０５・・・ダイオード １０６・・・インバーター １０７・・・出力インバーター
Claims (1)
- 【請求項１】 チップのコーナー部分に遅延評価用回路
を有する事を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3253762A JPH0595032A (ja) | 1991-10-01 | 1991-10-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3253762A JPH0595032A (ja) | 1991-10-01 | 1991-10-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0595032A true JPH0595032A (ja) | 1993-04-16 |
Family
ID=17255791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3253762A Pending JPH0595032A (ja) | 1991-10-01 | 1991-10-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0595032A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6075389A (en) * | 1994-09-02 | 2000-06-13 | Kabushiki Kaisha Toshiba | Operation speed measuring circuit and semiconductor device incorporating the same circuit |
-
1991
- 1991-10-01 JP JP3253762A patent/JPH0595032A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6075389A (en) * | 1994-09-02 | 2000-06-13 | Kabushiki Kaisha Toshiba | Operation speed measuring circuit and semiconductor device incorporating the same circuit |
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