KR101324349B1

KR101324349B1 - 반도체 결함 통합 투영 방법 및 반도체 결함 통합 투영 기능을 실장한 결함 검사 지원 장치

Info

Publication number: KR101324349B1
Application number: KR1020117018136A
Authority: KR
Inventors: 다마오 이시까와; 유따까 단다이; 시게끼 구리하라
Original assignee: 가부시키가이샤 히다치 하이테크놀로지즈
Priority date: 2009-02-04
Filing date: 2010-02-01
Publication date: 2013-10-31
Also published as: WO2010090152A1; KR20110105852A; JP5395814B2; JPWO2010090152A1; US20110296362A1

Abstract

본 발명은, 반도체 제조의 각 공정에서 이용되는 설계 회로 패턴의 위치 정보를 포함하는 설계 레이아웃 데이터를 취득하는 설계 레이아웃 데이터 읽어들임부와, 상기 설계 회로 패턴이 칩마다 복수 형성된 웨이퍼에 관한 데이터 중으로부터 적어도 설계 셀의 위치 정보를 포함하는 웨이퍼 및 칩 정보를 취득하는 웨이퍼 및 칩 정보 읽어들임부와, 상기 각 공정에서 생긴 결함의 위치 정보를 포함하는 결함 데이터를 취득하는 결함 데이터 읽어들임부와, 상기 설계 레이아웃 데이터와 상기 웨이퍼 및 칩 정보에 기초하여, 상기 설계 레이아웃 데이터 중 결함이 생긴 공정에서의 설계 레이아웃 데이터와 상기 결함 데이터를 통합 투영 처리함으로써, 설계 레이아웃 데이터 결함 통합 투영 표시도를 작성하는 설계 레이아웃 데이터 묘화 처리부와, 상기 설계 레이아웃 데이터 결함 통합 투영 표시도를 표시하는 결함 통합 투영 표시 장치를 구비하는 것을 특징으로 한다.

Description

반도체 결함 통합 투영 방법 및 반도체 결함 통합 투영 기능을 실장한 결함 검사 지원 장치{SEMICONDUCTOR DEFECT INTEGRATED PROJECTION METHOD AND DEFECT INSPECTION SUPPORT APPARATUS EQUIPPED WITH SEMICONDUCTOR DEFECT INTEGRATED PROJECTION FUNCTION}

본 발명은 반도체 디바이스나 액정 디바이스 등, 미세한 회로 패턴이 형성된 검사 장치 혹은 결함 리뷰 장치에서 취득된 데이터를 처리하고 각 장치에 피드백함으로써, 각 장치의 조작성, 편리성을 향상시키기 위한 검사 지원 기술에 관한 것이다.

일반적으로, 반도체 디바이스의 제조 공정에서는, 이물 부착 등의 이물 결함을 발견하고, 원인을 추구할 목적으로, 광학 화상을 이용하여 복수의 LSI의 동종의 회로 패턴을 비교하여 결함의 존재 위치를 검출하는 광학식 패턴 검사 장치나, 주사형 전자 현미경(SEM : Scanning Electron Microscope)의 기술을 응용하여 광학 화상보다도 분해능이 높은 전자선 화상을 이용하여, 광학식 패턴 검사 장치와 마찬가지의 비교 연산 처리에 의해 회로 패턴의 구조적 혹은 전기적인 결함의 존재 위치를 검출하는 SEM식 패턴 검사 장치 등이 사용되고 있다. 또한, 검출한 결함의 위치를 고정밀도로 촬상하고, 결함의 종류마다의 분류 처리를 자동 실행(ADC : Automatic Defect Classification)하는 결함 리뷰 장치 등도 실용화되어 있다.

일반적으로 이들 검사 장치는, 반도체 디바이스를 구성하는 각 레이어(계층)의 제조 공정마다 배치되어, 이물 검사 및 회로 패턴 검사에 의해 결함을 검출한다. 검출된 결함은, 종류를 특정하고, 종류마다의 발생수를 계측함으로써, 제조 공정의 양호, 불량을 판별하는 정보로서 사용되고 있다.

상술한 바와 같은 결함의 검출 방법으로서, 예를 들면 특허 문헌 1에는, 제조 공정마다 작성된 불량 분포 화상 데이터 또는 불량 분포 농담 화상 데이터를 비교함으로써, 어떤 제조 공정에서는 검출되지 않고, 어떤 제조 공정에서는 검출되는 불량을 찾아내어, 불량 발생의 원인으로 되는 제조 공정을 판명시키는 발명이 개시되어 있다. 그리고, 검출된 결함의 여하에 따라서, 설계 변경이나 제조 조건을 변경하는 등, 제조상의 대책이 강구된다.

또한, 특허 문헌 2에는, 광학식 검사 장치로부터 얻어지는 화상 정보와 반도체 디바이스의 설계 패턴을 비교하고, 결함과 배선 패턴과의 겹침 상태에 따라서 검출 결함의 치명ㆍ비치명을 판정하는 검사 방법이 개시되어 있다. 제조 공정의 양호, 불량을 판별하는 정보로서 정말로 필요한 것은 치명 결함의 발생수로서, 검사 속도 향상의 관점에서, 검사 장치로서는, 비치명 결함은 검출하지 않고 치명 결함만을 검출하도록 하는 기능이 요구되는 경우가 많다.

또한, 특허 문헌 3에는, 전자 빔의 조사 위치를 설계 패턴 상에서 지정하는 EB 테스터에 관한 발명이 개시되어 있다. 여기서, EB 테스터란, 웨이퍼 상의 완성된 칩에 전자선을 조사하여, 회로로서 동작하는지를 시험하기 위한 검사 장치이다. 특허 문헌 3에 개시된 발명에서는, 전자선의 조사 위치를 설계 패턴 상에서 지정할 때에, GUI 상에 표시하는 화상을 검사 대상인 배선 패턴의 화상이 아니라 배선 패턴 상의 보호막 패턴의 화상으로 변화시킴으로써, 설계 패턴과 SEM의 실제 화상과의 화상 매칭 정밀도를 향상시켜, 전자선의 조사 위치를 자동 결정할 때의 정밀도를 향상시키고 있다.

특허 문헌 1 : 일본 특개평 11-45919호 공보 특허 문헌 2 : 일본 특개 2000-311924호 공보 특허 문헌 3 : 일본 특개 2000-266706호 공보

그러나, 상기 검사 장치만으로는 원인을 결정할 수 없는 결함도 증가하고 있다. 그 때문에, 검출된 결함 정보로부터 본질적인 원인이 설계 레이아웃 데이터에 기인하는지의 여부를 판단할 때에, 시간과 코스트가 든다고 하는 문제점이 있다.

또한, 최근의 반도체 제조에서는, 집적도 향상에 수반되는 미세화에 의해, 물리적으로 설계 레이아웃 데이터에 기인하는 결함의 비율이 증가하고 있다. 이와 같이 결함이 다수 있는 경우에, 회로 설계를 재검토할지 또는 제조 조건을 변경할지 등, 그 영향도를 판단하여 문제 회피를 검토하기 위한 유효한 수단이 없다.

또한, 검사 장치에 의해 발견되는 결함이 다음 공정의 결함인지 또는 상층 이후의 결함인지 발생 위치를 판단하는 것이 어려워, 신뢰성을 보장한 제품 출하를 위한 신속한 대응을 취하기 어렵다고 하는 문제가 있다.

반도체 제조 프로세스에서는, 집적도 향상에 수반되는 미세화에 의해, 제조 프로세스 기인에 의한 결함보다도 설계 기인에 의한 결함이 증가하고 있어, 설계 기인에 의한 결함의 원인을 즉시 밝혀내어, 설계에 반영하여, 수율을 향상시키는 것이 과제로 되어 있다.

본 발명은, 상기 문제를 감안하여 이루어진 것으로, 검사 장치에 의해 발견된 결함 또는 검사 리뷰 장치에 의한 결함에 관한 정보를 설계 레이아웃 데이터와 통합하여 표시하여, 분석을 가능하게 하여, 설계 레이아웃 데이터 기인에 의한 원인을 효율적으로 밝혀내는 수단을 제공하는 것이다.

본 발명은, 반도체의 설계 레이아웃 데이터를 활용하고, 그 설계 레이아웃 데이터 상에 칩 단위의 결함을 통합 투영한다. 또한, 결함 발견 시의 결함 리뷰 장치에 의해 촬상된 화상과 그것에 대응하는 설계 레이아웃 데이터 및 임의의 설계 레이아웃 데이터를 동시에 통합 투영하고, 하층 및 상층으로 되는 회로 패턴에 대하여 표시하고, 그들 회로 패턴의 표시를 절환함으로써, 결함 부위의 해석을 지원한다.

즉, 본 발명의 반도체 검사 지원 장치는, 반도체 제조의 각 공정에서 이용되는 설계 회로 패턴의 위치 정보를 포함하는 설계 레이아웃 데이터를 취득하는 설계 레이아웃 데이터 읽어들임부와, 상기 설계 회로 패턴이 칩마다 복수 형성된 웨이퍼에 관한 데이터 중으로부터 적어도 설계 셀의 위치 정보를 포함하는 웨이퍼 및 칩 정보를 취득하는 웨이퍼 및 칩 정보 읽어들임부와, 상기 각 공정에서 생긴 결함의 위치 정보를 포함하는 결함 데이터를 취득하는 결함 데이터 읽어들임부와, 상기 설계 레이아웃 데이터와 상기 웨이퍼 및 칩 정보에 기초하여, 상기 설계 레이아웃 데이터 중 결함이 생긴 공정에서의 설계 레이아웃 데이터와 상기 결함 데이터를 통합 투영 처리함으로써, 설계 레이아웃 데이터 결함 통합 투영 표시도를 작성하는 설계 레이아웃 데이터 묘화 처리부와, 상기 설계 레이아웃 데이터 결함 통합 투영 표시도를 표시하는 결함 통합 투영 표시 장치를 구비하는 것을 특징으로 한다.

본 발명에 따르면, 발견된 설계 레이아웃 데이터에 기인하는 결함의 원인 구명, 종류의 판별, 칩 전체에 대한 영향의 정도의 판정을 용이하게 한다. 또한, 결함 정보를 다각적 또한 다층적으로 검토할 수 있다. 그에 의해, 결함 대책의 검토를 위한 유용한 정보로서, 결과적으로 수율을 향상시킬 수 있다.

도 1은 실시 형태 1에서의 반도체 결함 통합 투영 시스템의 설명이다.
도 2는 실시 형태 1에서의 결함 통합 투영 표시의 표시예이다. 도 2의 (A)는 다이 결함 통합 투영의 표시예, 도 2의 (B)는 칩 결함 통합 투영의 표시예, 도 2의 (C)는 설계 셀 결함 통합 투영의 표시예이다.
도 3은 실시 형태 1에서의 결함과 설계 레이아웃 데이터의 통합 투영 표시의 표시예이다. 도 3의 (A)는 다이 결함 통합 투영의 표시예, 도 3의 (B)는 결함 부위의 설계 레이아웃 데이터 확대 표시예, 도 3의 (C)는 임의의 설계 레이아웃 데이터 확대 표시예, 도 3의 (D)는 결함 부위의 설계 레이아웃 데이터와 복수의 임의의 설계 레이아웃 데이터와의 겹침 확대 표시예, 도 3의 (E)는 촬상 화상과 임의의 설계 레이아웃 데이터와의 겹침 확대 표시예이다.
도 4는 실시 형태 1에서의 결함 통합 투영 수단의 플로우차트를 도시하는 도면이다.
도 5는 임의의 계층의 패턴이 복수의 레이어의 설계 패턴의 겹침에 의해 형성되어 있는 것을 도시하는 개념도이다. 도 5의 (A)는 상층 패턴2(더미 패턴)에 대응하는 설계 패턴, 도 5의 (B)는 상층 패턴1(액티브 패턴)에 대응하는 설계 패턴, 도 5의 (C)는 중층 패턴(액티브 패턴)에 대응하는 설계 패턴, 도 5의 (D)는 하층 패턴(액티브 패턴)에 대응하는 설계 패턴, 도 5의 (E)는 도 5의 (A)∼(D)의 설계 패턴의 겹침에 의해 형성되는 임의의 계층의 설계 패턴이다.
도 6은 실시 형태 2의 결함 검사 지원 장치와 그 주위의 환경을 도시하는 배치도이다.
도 7은 실시 형태 2의 결함 통합 투영 수단을 실현하는 기능 블록도이다.
도 8은 액티브 패턴과 더미 패턴을 변별하여 합성한 배경도이다. 도 8의 (A)는 액티브 패턴에 대응하는 설계 패턴, 도 8의 (B)는 더미 패턴에 대응하는 설계 패턴, 도 8의 (C)는 도 8의 (A) 및 (B)에 도시하는 설계 패턴을 서로 겹친 설계 패턴이다.
도 9는 액티브 패턴과 더미 패턴을 변별하여 합성한 결함 통합 투영 화상이다. 도 9의 (A)는 결함 통합 투영 화상의 합성 전의 검사 화상, 도 9의 (B)는 배경으로 되는 설계상의 배선 패턴, 도 9의 (C)는 결함-배경 합성 처리 후의 결함 투영 화상이다.
도 10은 치명 결함 스크리닝 전후의 표시 화상이다. 도 10의 (A)는 치명 결함의 스크리닝 전에서의 웨이퍼 전체를 도시하는 결함 맵도, 도 10의 (B)는 치명 결함의 스크리닝 후에서의 웨이퍼 전체를 도시하는 결함 맵도, 도 10의 (C)는 치명 결함의 스크리닝 전에서의 셀의 일부분을 확대한 도면, 도 10의 (D)는 치명 결함의 스크리닝 후에서의 셀의 일부분을 확대한 도면이다.
도 11은 검사 화상과는 상이한 계층의 설계 레이아웃 데이터를 사용하여 합성된 결함 통합 투영 화상의 모식도이다. 도 11의 (A)는 검사 화상, 도 11의 (B)는 하류 공정의 설계 레이아웃 데이터, 도 11의 (C)는 도 11의 (A) 및 (B)의 합성 후의 결함 통합 투영 화상이다.

이하, 첨부 도면을 참조하여 본 발명의 실시 형태에 따른 반도체 결함 통합 투영 시스템에 대하여 설명한다. 단, 본 실시 형태는 본 발명을 실현하기 위한 일례에 지나지 않고, 본 발명의 기술적 범위를 한정하는 것은 아닌 것에 주의해야 한다. 또한, 각 도면에서 공통의 구성에는 동일한 참조 번호가 붙여져 있다.

(실시 형태 1)

<반도체 결함 통합 투영 시스템의 구성>

도 1은 본 발명의 실시 형태를 나타내는 반도체 결함 통합 투영 시스템의 설명이다.

반도체 결함 통합 투영 시스템은, 결함 통합 투영 수단(2)을 탑재한 컴퓨터 시스템(1)에 의해 구성되는 검사 지원 장치, 결함 통합 투영 수단(2)에 유저로부터의 지시를 공급하는 결함 통합 지시 정보 입력 장치(4), 반도체 칩의 설계 레이아웃 데이터의 제조 공정 정보, 마스크 정보, 설계 회로 패턴의 위치 정보, 설계 셀 위치 정보, 임의의 설계 패턴이 속하는 레이어의 식별 정보인 레이어 ID(ID Information : Identification Information) 등을 저장하는 설계 데이터 기억 장치(5), 웨이퍼 상의 다이 위치 정보, 칩 위치 정보, 칩 상의 설계 회로 패턴의 위치 정보나 설계 셀 위치 정보, 웨이퍼나 칩의 식별 정보인 웨이퍼 ID 또는 칩 ID, 제조 공정 정보, 촬상 데이터 등을 저장하는 웨이퍼 데이터 기억 장치(6), 각 제조 공정에서 생긴 결함의 위치 정보, 분류 정보 등을 저장하는 결함 데이터 기억 장치(7), 결함 통합 투영 수단(2)에 의해 설계 레이아웃 데이터와 결함 통합 투영을 행하는 결함 통합 투영 표시 장치(3)를 구비한다. 결함 통합 투영 수단(2)의 동작에 대해서는 후술한다.

또한, 설계 데이터 기억 장치(5), 웨이퍼 데이터 기억 장치(6), 결함 데이터 기억 장치(7)는 네트워크를 통하여 접속된 구성이어도 된다. 또는, 각 데이터를 휴대 가능한 기록 매체에 저장하고, 컴퓨터 시스템 상에 입력하여 처리하는 구성이어도 된다.

<설계 레이아웃 데이터 결함 통합 투영의 표시>

설계 레이아웃 데이터에 결함 표시를 투영하는 결함 통합 투영 표시의 예를 도 2에 도시한다. 여기서는, 웨이퍼, 다이, 칩, 셀의 순으로, 큰 단위로부터 작은 단위로, 결함 정보와 설계 레이아웃 데이터를 통합 투영 표시시킨다.

(다이 결함 통합 투영 표시의 예)

참조 부호 201은, 검사 웨이퍼 상에 복수 배열한 다이의 결함 정보(검은 동그라미)와 설계 레이아웃 데이터를 통합 투영 표시한 도면이다.

참조 부호 202는, 웨이퍼 상의 결함 정보(201)를, 다이 단위로 통합 투영 표시한 도면이다.

(칩 결함 통합 투영 표시의 예)

다이 상에 복수의 반도체 칩이 형성되고, 복수의 칩 전체가 하나의 반도체 디바이스로서 동작하는 경우도 있다. 참조 부호 203은, 다이 상에 복수 배열한 칩의 결함 정보(검은 동그라미)와 설계 레이아웃 데이터를 통합 투영 표시한 도면이다.

참조 부호 204는, 전술한 경우에, 다이 상의 결함 정보를 칩 단위로 통합 투영 표시한 도면이다.

(설계 셀 결함 통합 투영 표시의 예)

참조 부호 205는, 칩 상에 복수 배열한 셀의 결함 정보(검은 동그라미)와 설계 레이아웃 데이터를 통합 투영 표시한 도면이다.

참조 부호 206은, 칩 상의 결함 정보(205)를, 셀 단위로 통합 투영 표시한 도면이다.

이와 같이 제조 공정에서 이용되는 설계 레이아웃 데이터를 활용함으로써, 각각, 웨이퍼 단위, 다이 단위, 칩 단위, 셀 단위의 결함 정보를 용이하게 파악하고, 그 결함의 칩에의 영향에 대하여 검토하는 것이 가능하게 된다.

<설계 레이아웃 데이터 결함 통합 투영의 확대 표시>

설계 레이아웃 데이터 결함 통합 투영의 확대 표시예를 도 3에 도시한다. 여기서는, 칩 전체로부터에서는 결함의 상태를 알 수 없는 문제를 고려하여, 결함부분을 자동 또는 수동으로 확대 표시하는 것을 가능하게 하였다. 또한, 1개의 칩을 제조하기 위한 각각의 공정에 대응하는 각각의 설계 레이아웃 데이터 중, 검사 시의 공정에 따른 설계 레이아웃 데이터 상에 대하여 결함 위치를 화면에 표시시키는 것을 가능하게 하였다.

참조 부호 301은, 결함 통합 투영 수단(2)에 의해, 결함 정보를 다이 단위로 설계 레이아웃 데이터에 통합 투영 표시한 도면이다. 결함 위치는 검은 동그라미로 표시되어 있다.

참조 부호 302는, 그 결함 부위를 확대한 경우의 표시예이다.

이와 같이, 결함이 발견된 공정의 설계 레이아웃 데이터의 어느 배선 패턴 상에 결함이 있는지를 화면에서 용이하게 판별 가능하고, 그 결함의 영향을 판단ㆍ확인할 수 있다.

그러나, 결함이 발견된 공정의 설계 레이아웃 데이터만으로는 결함의 원인ㆍ종별을 판단할 수 없는 경우에는, 임의의 설계 레이아웃 데이터와 비교하여 검토할 필요가 생긴다. 여기서, 임의의 설계 레이아웃 데이터란, 예를 들면 결함이 발견된 공정 이전 또는 하층에 해당하는 설계 레이아웃 데이터 등이다. 임의의 공정의 설계 레이아웃 데이터 상의 결함 부위의 주변 정보인 접속 배선 또는 소자 등을 파악함으로써, 그 결함 부위가 칩 전체에 미치는 영향이나 심각 정도를 판단할 수 있다. 또한, 그 정보로부터, 결함의 원인ㆍ종별의 해석을 가능하게 하여, 마찬가지의 결함의 발생을 예방하는 것도 가능하다. 이상의 이유로부터, 결함 발견 시의 공정의 설계 레이아웃 데이터뿐만 아니라, 임의의 설계 레이아웃 데이터의 표시를 절환하여 표시할 필요가 있다.

참조 부호 303은, 결함 부분을 확대하고, 결함이 발견된 공정의 설계 레이아웃 데이터 및 임의의 설계 레이아웃 데이터를 겹쳐서 표시한 도면이다. 이에 의해, 결함이 발견된 공정의 설계 레이아웃 데이터의 패턴만으로는 원인을 알 수 없는 결함도, 결함의 원인ㆍ종별을 용이하게 판단 가능하게 된다.

또한, 제조 공정이 복잡한 경우 등, 결함이 발견된 공정의 설계 레이아웃 데이터만으로는 결함의 원인 등이 판단 곤란한 경우에는, 그것에 부수되는 복수의 공정(또는 하층)의 설계 레이아웃 데이터를 결함과 겹쳐서 표시할 필요가 있다. 참조 부호 304는, 결함 부분을 확대하고, 복수의 공정의 설계 레이아웃 데이터를 겹쳐서 표시하는 예이다. 이에 의해, 보다 용이하게 또한 신속하게 결함의 배선 패턴의 상태를 확인하는 것이 가능하게 된다. 여기서, 각각의 설계 레이아웃 데이터의 배선 패턴을 동시에 표시하는 경우에는, 배선 패턴을 구별하기 위해서, 색, 채우기 패턴 등을 임의로 변경하여 표시한다. 이에 의해, 각 설계 레이아웃 데이터의 배선 패턴을 용이하게 식별 가능하게 된다.

또한, 도시하지 않은 결함 리뷰 장치에 의해 촬상된 화상의 좌표 데이터를 취득하고 있으면, 이 화상의 좌표를 설계 레이아웃 데이터에 맞춤으로써, 결함 화상을 서로 겹치게 하는 것도 가능하다. 참조 부호 305는, 결함 부분을 확대하고, 촬상 화상과 설계 레이아웃 데이터를 겹쳐서 표시한 예이다. 이 경우, 필요에 따라서, 복수의 공정의 설계 레이아웃 데이터를 겹쳐서 표시해도 된다. 이와 같이 검사 장치의 결함 데이터뿐만 아니라 설계 레이아웃 데이터를 동시에 표시하여 비교함으로써, 설계 데이터를 기인으로 하는 결함의 판단이 용이해지고, 그 결함의 영향을 판단하여, 제조상의 대책을 효과적으로 행하는 것이 가능해진다.

<결함 통합 투영 수단에 의한 처리>

결함 통합 투영 수단(2)에 의해 통합 투영하는 처리의 플로우차트를 도 4에 도시한다.

처음에, 도 1에 도시한 결함 통합 투영 표시 장치 상에 결함 통합을 지시하기 위해서 필요한 정보를 입력하기 위한 GUI 화면이 표시된다. 필요한 정보란, 치명도 판단을 행하는 결함이 존재하는 레이어의 레이어 번호(식별자)와, 결함 통합을 행하는 영역의 크기, 즉 다이 단위, 칩 단위, 셀 단위 중 어느 방법으로 결함 통합을 실행할지의 종별 정보이다. 장치 이용자는, 키보드 또는 마우스 등에 의한 입력 수단인 결함 통합 지시 정보 입력 장치(4)를 이용하여, 상기의 각 정보를 GUI 화면에 입력한다. 설계 셀 해석 처리부(22)는, 후술하는 결함 통합 투영 방법을 입력 정보로부터 인식한다(S401).

다음으로, 결함 통합 투영 수단(2)의 설계 레이아웃 데이터 읽어들임부(21)는, S401에서 공급된 입력 정보에 기초하여, 해당하는 설계 레이아웃 데이터(도형 데이터)의 설계 회로 패턴 등을 설계 레이아웃 데이터 기억 장치(5)로부터 취득한다(S402).

다음으로, 설계 셀 해석 처리부(22)는, S402에서 취득한 설계 레이아웃 데이터에 기초하여, 설계 레이아웃 데이터의 설계 셀을 해석한다(S403). 여기서는, 관련짓고자 하는 결함 데이터가 어느 설계 레이아웃 데이터인지, 어느 공정의 어느 설계 셀 부분에 존재하는 것인지 등을 인식한다. 또한, 설계 레이아웃 데이터에 메모리 셀 등의 영역별의 좌표 정보가 포함되어 있고, 이것을 이용하여 칩을 셀 단위로 분할할 수도 있다.

다음으로, 웨이퍼 및 칩 정보 읽어들임부(23)는, S401의 입력 정보로부터 해당하는 웨이퍼 및 칩의 정보를 웨이퍼 데이터 기억 장치(6)로부터 취득한다(S404). 여기서 취득하는 정보는, 주로, 웨이퍼 상에 배열하는 다이 위치 정보, 칩 위치 정보, 칩 상의 회로 패턴의 위치 정보나 설계 셀 위치 정보, 웨이퍼의 촬상 데이터 등이다.

다음으로, 결함 데이터 읽어들임부(24)는, S401의 입력 정보로부터 해당하는 결함 데이터를 결함 데이터 기억 장치(7)로부터 취득한다(S405). 결함 데이터는, 결함의 식별이 가능하도록, 식별용의 ID가 부여된 좌표 정보를 갖는다.

다음으로, 컴퓨터 시스템(1)은, S401에서 입력 지시된 결함 통합 투영 방법을 판정한다. 이 판정 동작은, S401에서 설계 셀 해석 처리부(22)가 인식한 결함 통합 투영 방법의 정보를 좌표 변환 처리부(25)에 전달함으로써 실행된다.

처음에, 결함 통합 투영 방법이 다이 결함 통합 투영인지의 여부에 대하여 판정한다(S406). S406의 판정의 결과, 다이 결함 통합 투영의 경우에는, 좌표 변환 처리부(25)는, 결함 데이터의 좌표를 다이 좌표로 좌표 변환한다(S407). 여기서, 좌표 변환 동작에 대하여 상술한다. 반도체 디바이스는, 회로 패턴을 웨이퍼 전체면에 전사함으로써 제조되는 것이므로, 원리적으로는, 레이아웃 패턴 전체의 패턴 정보만 있으면, 반도체 디바이스의 제조는 가능하다. 그러나, 레이아웃 변경 등의 시에 레이아웃 패턴의 일부를 국소적으로 화면 표시하는 경우에, 웨이퍼 전체의 레이아웃 패턴을 호출하여 일부를 줌 인ㆍ줌 아웃시켜 화면 표시하는 것은 화상 처리를 실행하는 프로세서의 부담이 크다. 따라서, 웨이퍼 전체의 레이아웃 패턴뿐만 아니라, 국소적인 레이아웃 패턴 즉 일부만의 패턴 데이터도 준비해 놓고, 줌 인ㆍ줌 아웃 시의 확대율ㆍ축소율이 임의의 범위를 초과한 경우에는, 전술한 국소적인 레이아웃 패턴을 호출하여 화면 표시시킨다. 이와 같은 국소적인 레이아웃 패턴은, 다이, 칩, 설계 셀 등의, 패턴의 반복 단위로 되는 사이즈 단위로 준비되고, 설계 데이터 기억 장치(5)에 기억되어 있다.

이와 같은 국소적인 레이아웃 패턴의 데이터는, 각각 고유의 좌표계를 갖고 있고, 회로 패턴을 표현하는 선도(線圖)의 위치 정보는, 상기 고유의 좌표계로 표현된다. 원리적으로는, 웨이퍼 전체의 레이아웃 패턴을 기술하는 좌표계로 국소적인 레이아웃 패턴의 위치 정보를 표현하는 것도 가능하지만, 위치 정보를 표현하는 수치가 지나치게 커지기 때문에, 국소 레이아웃 패턴을 기술하는 좌표계로 표현하는 쪽이, 프로세서의 부담이 경감된다.

웨이퍼 전체의 좌표계도 국소 레이아웃 패턴의 좌표계도, 기본적으로는 XY 직교 좌표계로 표현되기 때문에, 웨이퍼 전체의 좌표계와 국소적인 좌표계는, 소정의 원점 오프셋량을 가감산함으로써, 상호 변환 가능하다. 웨이퍼 전체의 좌표계와 국소적인 좌표계와의 원점 오프셋량은, 국소 레이아웃 패턴의 종류를 나타내는 식별자, 예를 들면, 다이 ID, 칩 ID, 설계 셀 ID 등의 ID마다 설정되어 있고, 좌표 변환 처리부(25)는, 웨이퍼 데이터 기억 장치(6)로부터 호출한 ID에 기초하여 설계 데이터 기억 장치(5)로부터 원점 오프셋량을 읽어내어, 국소 레이아웃 패턴의 좌표계의 원점을 설정한다.

한편, 결함 위치의 정보는, 검사 장치에서 취득된 것이고, 도 1에 도시한 결함 데이터 기억 장치(7)에 저장되어 있는 결함 위치의 정보는 검사 장치가 갖는 좌표계로 표현된 정보이다. 따라서, 결함 위치를 회로 패턴에 투영하기 위해서는, 결함 위치의 좌표계를 레이아웃 패턴의 좌표계로 변환할 필요가 있다. 구체적으로는, 웨이퍼 상의 적당한 기준 위치(오리엔테이션 플랫이나 적당한 다이의 코너 좌표 등)에 대하여, 레이아웃 패턴의 좌표계로 표현된 값과 검사 장치의 좌표계로 표현된 값과의 차분을 계산하고, 그 차분값을 레이아웃 패턴의 좌표계와 검사 장치의 좌표계와의 원점 오프셋량으로서 설정한다. 이 원점 오프셋량의 설정 처리를 원점 얼라인먼트라고 칭하고, 좌표 변환 처리부(25)에 의해 실행된다.

S407의 경우, 결함 좌표의 다이 좌표로의 좌표 변환이 실행되므로, 좌표 변환 처리부(25)는, 우선, 원점 얼라인먼트를 실행하고, 레이아웃 패턴의 좌표계와 검사 장치의 좌표계의 원점을 일치시킨다. 다음으로, 화면 표시하는 다이의 다이 ID로부터 원점 오프셋량을 인식하고, 결함 위치의 좌표 정보에 가산함으로써, 다이 좌표로의 좌표 변환을 실행한다. 또한, 결함 데이터의 좌표가 검사 장치가 갖는 다이 좌표로 기억되어 있는 경우에는, 검사 장치의 다이 좌표를 표현하는 좌표계와 레이아웃 패턴 상에서의 다이의 좌표계와의 원점 얼라인먼트만을 실행하고, 웨이퍼 전체의 좌표계로부터 다이의 좌표계로의 원점 오프셋 조정은 행하지 않는다.

S406의 판정의 결과, 다이 결함 통합 투영 이외의 경우에는, 결함 통합 투영 방법이 칩 결함 통합 투영인지의 여부에 대하여 판정한다(S408). S408의 판정의 결과, 칩 결함 통합 투영의 경우에는, 좌표 변환 처리부(25)는, 결함 데이터의 좌표를 칩 좌표로 좌표 변환한다(S409). 좌표 변환의 실행 수순은, 다이 결함 통합 투영의 경우와 동일한 요령으로 실행된다. 또한, 결함 데이터의 좌표가 칩 좌표로 기억되어 있는 경우에는, 좌표 변환 처리는 불필요로 한다.

S408의 판정의 결과, 칩 결함 통합 투영 이외의 경우에는, 결함 통합 투영 방법이 설계 셀 결함 통합 투영인지의 여부를 판정한다(S410). S410의 판정의 결과, 설계 셀 결함 통합 투영의 경우에는, 좌표 변환 처리부(25)는, 결함 데이터의 좌표를 설계 셀 좌표로 좌표 변환한다(S411). 좌표 변환의 실행 수순은, 다이 결함 통합 투영, 칩 결함 통합 투영의 경우와 마찬가지이다. 또한, 결함 데이터의 좌표가 설계 셀 좌표에서 기억되어 있는 경우에는, 좌표 변환 처리는 불필요로 한다.

이상과 같이 국소 레이아웃 패턴의 종류에 따른 좌표 변환 처리를 행함으로써, 결함 위치 정보를 레이아웃 패턴에 중첩 표시하는 결함 통합 투영이 가능하게 된다.

다음으로, 결함 데이터의 좌표 변환 완료 후, 설계 레이아웃 데이터 묘화 처리부(26)는, 표시의 베이스로 되는 설계 레이아웃 데이터를 묘화한다. 표시하는 설계 레이아웃 데이터의 위치와 배율을 결정하고, 묘화해야 할 설계 레이아웃 데이터의 층(공정ㆍ프로세스)의 결정과, 표시색과 채우기 패턴의 결정을 행한다(S412). 층(레이어) 설정에서는, 복수의 설계 레이어를 하나로서 취급하도록 설정하거나, 상하층의 교체 표시, 혹은 상하층의 표시의 On, Off 등의 설정을 행한다. 또한, S402에서 취득한 설계 레이아웃 데이터에 대응하는 촬상 데이터가 있는 경우에는, 설계 레이아웃 데이터에 겹쳐서 표시해도 된다.

다음으로, 설계 레이아웃 데이터의 묘화 완료 후, 결함 통합 투영 처리부(27)는, 묘화한 설계 레이아웃 데이터 상에 결함을 통합 투영 표시한다(S413).

마지막으로, 결함 통합 투영 표시 장치(3)는, 설계 레이아웃 데이터 결함 통합 투영의 묘화도를 표시한다.

<기타>

또한, 본 발명은, 실시 형태의 기능을 실현하는 소프트웨어의 프로그램 코드에 의해서도 실현할 수 있다. 이 경우, 프로그램 코드를 기록한 기억 매체를 시스템 혹은 장치에 제공하고, 그 시스템 혹은 장치의 컴퓨터(또는 CPU나 MPU)가 기억 매체에 저장된 프로그램 코드를 읽어낸다. 이 경우, 기억 매체로부터 읽어내어진 프로그램 코드 자체가 전술한 실시 형태의 기능을 실현하게 되고, 그 프로그램 코드 자체, 및 그것을 기억한 기억 매체는 본 발명을 구성하게 된다. 이와 같은 프로그램 코드를 공급하기 위한 기억 매체로서는, 예를 들면, 플로피(등록상표) 디스크, CD-ROM, DVD-ROM, 하드디스크, 광 디스크, 광 자기 디스크, CD-R, 자기 테이프, 불휘발성의 메모리 카드, ROM 등이 이용된다.

또한, 프로그램 코드의 지시에 기초하여, 컴퓨터 상에서 가동하고 있는 OS(오퍼레이팅 시스템) 등이 실제의 처리의 일부 또는 전부를 행하고, 그 처리에 의해 전술한 실시 형태의 기능이 실현되도록 해도 된다. 또한, 기억 매체로부터 읽어내어진 프로그램 코드가, 컴퓨터 상의 메모리에 기입된 후, 그 프로그램 코드의 지시에 기초하여, 컴퓨터의 CPU 등이 실제의 처리의 일부 또는 전부를 행하고, 그 처리에 의해 전술한 실시 형태의 기능이 실현되도록 해도 된다.

또한, 실시 형태의 기능을 실현하는 소프트웨어의 프로그램 코드를, 네트워크를 통하여 배신함으로써, 그것을 시스템 또는 장치의 하드디스크나 메모리 등의 기억 수단 또는 CD-RW, CD-R 등의 기억 매체에 저장하고, 사용 시에 그 시스템 또는 장치의 컴퓨터(또는 CPU나 MPU)가 그 기억 수단이나 그 기억 매체에 저장된 프로그램 코드를 읽어내어 실행하도록 해도 된다.

(실시 형태 2)

[배경기술]에서 설명한 대로, 반도체 디바이스의 제조 프로세스에서는, 최근, 설계 기인에 의한 결함이 증가하고 있어, 설계 기인에 의한 결함의 원인을 즉시 밝혀내어, 설계에 반영하여, 수율을 향상시키는 것이 과제로 되어 있다. 이 때문에, 종래부터, 특허 문헌 1∼3에 개시되어 있는 바와 같이 설계 레이아웃의 참조 기능을 내장한 검사 장치가 사용되고 있다.

그러나, 반도체 제조 프로세스에서 사용되는 각 검사 장치는 하나의 제조 공정에 대하여 한대씩 배치되는 것이기 때문에, 각 장치로부터 얻어지는 정보는, 기본적으로는 동일 레이어의 결함 정보이다라고 하는 제약이 있다. 최근의 반도체 디바이스에서는, 회로 구조의 미세화와 상하의 레이어의 물리적인 거리의 근접화가 진행되어, 단일의 레이어로부터 얻어지는 정보만으로는 결함의 발생 레이어를 특정할 수 없고, 따라서 제조 공정의 양호, 불량을 판별할 수 없는 케이스가 증가하고 있다.

이와 같은 결함의 발생 레이어를 특정하기 위해서는, 복수 레이어의 결함 정보를 통합할 필요가 있고, 종래의 검사 장치에서 이와 같은 기능을 실현하는 경우, 복수의 검사 장치를 접속하여 그 중의 1대에 결함 정보를 집약할 필요가 있다. 종래의 검사 장치에 실장되어 있는 정보 처리 장치는 결함 검출을 위한 화상 처리로 상당히 특화되어 있어, 상기한 바와 같은 집약된 결함 정보의 처리 기능을 실현하기 위해서는, 현상의 검사 장치에 실장되어 있는 정보 처리 장치에서는 능력 부족이고, 무리하게 기능 실장하면 회로 규모가 상당히 커지고, 따라서 결함 검사에 요하는 코스트가 지나치게 든다고 하는 문제점이 있다.

이 때문에, 실제의 반도체 제조 라인에서는, 각 검사 장치로부터 출력되는 검사 결과를 한대의 정보 처리 장치(서버)에 집약하고, 불량한 제조 공정의 특정, 제조 프로세스의 분석을 서버 상에서 실행하는 경우가 많다.

그런데, 반도체 디바이스 중의 각 레이어는, 통상은 복수의 제조 프로세스를 거쳐 형성되는 것이고, 그것에 따른 복수의 설계 레이아웃 정보가 존재한다. 또한, 최근에는 반도체 디바이스의 회로 설계가 복잡화되고, 더미 패턴이나 테스트용 회로 등, 디바이스의 동작과는 직접 관련이 없는 회로 요소가 디바이스 내에 배치되는 경우도 많다. 예를 들면, 도 5에서는, 반도체 디바이스의 임의의 레이어가 상층, 중층, 하층의 3층의 패턴에 의해 구성되고, 또한 상층 패턴이 상층 패턴1 및 상층 패턴2라고 하는 2개의 패턴을 노광함으로써 형성되어 있는 것으로 한다. 이 중, 상층 패턴2가 더미 패턴이었던 경우, 상층 패턴2 상에 결함이 존재하고 있었다고 해도, 반도체 디바이스의 최종적인 성능에는 하등 영향을 주지 않는다. 종래의 검사 장치 혹은 검사 지원 장치 상에 실장되어 있던 설계 레이아웃의 참조 기능에는, 디바이스의 동작과는 관련되는 배선 패턴과 관련되지 않는 패턴을 변별하는 기능이 없고, 따라서, 장치 사용자가 정말로 치명적인 결함을 확인할 수 없다고 하는 과제가 있었다.

본 실시 형태의 검사 지원 장치는, 상술한 과제를 해결하는 것으로, 반도체의 설계 레이아웃 데이터를 반도체 디바이스의 회로 혹은 동작에 실제로 관련이 있는 레이아웃 데이터와 그렇지 않은 레이아웃 데이터로 변별하고, 결함을 투영하는 배경 화상을, 디바이스 특성에 직접 영향을 주는 패턴과 영향을 주지 않는 패턴, 혹은 액티브 패턴과 더미 패턴을 장치 사용자가 식별할 수 있는 형태로 생성함으로써, 상기의 과제를 해결한다. 이에 의해, 검출 결함 데이터로부터 정말로 치명도가 높은 결함을 추출하는 처리가 용이해져, 반도체 제조 프로세스의 양호, 불량을 보다 높은 정밀도로 판정 가능한 검사 지원 장치가 실현된다.

이하, 본 실시 형태의 구체 구성에 대하여, 도면을 이용하여 설명한다.

도 6은 본 실시 형태의 검사 지원 장치(600)가 배치되는 환경과 검사 지원 장치의 내부 구성을 도시하는 도면이다. 본 실시 형태의 검사 지원 장치(600)는, 통신 네트워크(604)를 통하여, 설계 데이터 기억 장치(605), 웨이퍼 정보 기억 장치(607) 및 결함 데이터 기억 장치(609)와 접속되어 있다. 또한, 이들 정보 기억 장치는, 레이어1 제조 장치, 레이어2 제조 장치, … 레이어n 제조 장치라고 하는 반도체 디바이스의 제조 설비인 각종 레이어의 제조 장치(601), 상기 각 레이어의 외관 검사를 실행하는 레이어1 외관 검사 장치, 레이어2 외관 검사 장치, … 레이어n 외관 검사 장치라고 하는 외관 검사 장치(602), 상기 각 레이어의 외관 검사 장치에서 취득된 결함 후보 위치의 고배율 리뷰상을 취득하여 ADC를 실행하는 레이어1 리뷰 장치, 레이어2 리뷰 장치, …, 레이어n 리뷰 장치라고 하는 리뷰 장치(603) 등에, 통신 네트워크(604)를 통하여 접속되어 있다.

외관 검사 장치(602)에서 검출된 결함의 위치 정보는, 신규로 검출된 결함 마다 결함 ID가 부여되어, 결함 데이터 기억 장치(609)에 저장된다. 동시에, 검사를 행한 웨이퍼의 웨이퍼 ID나, 반도체 디바이스의 제조 프로세스 중의 어느 프로세스를 거친 웨이퍼에 대하여 검사를 실행한 것인지를 나타내는 프로세스 ID도 결함 데이터 기억 장치(609)에 저장된다. 결함 리뷰 장치는, 각 결함 ID의 결함에 대하여 결함의 상세 구조를 알 수 있을 정도의 분해능으로 화상을 취득하고, 취득 화상에 기초하여 ADC를 실행한다. ADC의 결과 얻어진 결함의 부대 정보, 예를 들면, 결함의 종별 정보나 결함 사이즈 및 결함의 중심 위치 데이터, 혹은 ADC를 실행하기 위해서 사용한 화상의 배율 정보 등은, 웨이퍼 ID나 프로세스 ID라고 하는 ID와 함께 결함 데이터 기억 장치(609)에 저장된다.

웨이퍼 정보 기억 장치(607)에는, 웨이퍼 상의 다이, 칩, 칩 상의 설계 회로 패턴, 설계 셀(기능 셀)의 각 영역의 위치 정보, 웨이퍼나 칩의 식별 정보인 웨이퍼 ID 또는 칩 ID, 제조 공정 정보, 촬상 데이터 등이 저장된다. 또한, 설계 데이터 기억 장치(605)에는, 설계 패턴을 나타내는 패턴 데이터 외에, 다이 ID, 칩 ID, 셀 ID 등 설계 레이아웃의 국소 영역을 나타내는 식별자나, 설계 패턴이 속하는 레이어의 식별 정보인 레이어 ID, 설계 레이아웃 데이터의 제조 공정 정보인 프로세스 ID, 마스크의 정보인 마스크 ID 등이 저장된다.

본 실시 형태의 검사 지원 장치(600)는, 결함 판정에 필요한 각종 처리를 실행하는 기능이 구비된 컴퓨터(611)와, 결함 판정에 필요한 설정 조건을 입력하기 위한 GUI나 판정 결과가 표시되는 표시 장치(612)에 의해 구성되어 있다. 표시 장치는, 장치 사용자가 GUI 화면을 조작하기 위한 키보드나 마우스 등의 입력 디바이스도 구비하고 있다. 컴퓨터(611)는, 본 실시 형태의 검사 지원 장치의 주요한 기능을 실현하기 위한 소프트웨어가 저장되는 메모리(615)와, 메모리에 저장된 소프트웨어를 실행하는 프로세서, 통신 네트워크(604)에 접속되어 있는 각 정보 기억 장치(서버)와의 통신 처리를 실행하는 통신 인터페이스부(617), 통신 네트워크(604)에 접속하기 위한 물리 배선이 접속되는 통신 단자(618)를 구비한다. 도 6에서는, 본 실시 형태의 검사 지원 장치의 주요한 기능을 실현하는 소프트웨어의 일례로서, 결함 판정을 실행하는 결함 투영 수단과, 결함 판정 결과를 리포트 형식으로 출력하기 위한 리포트 작성부의 2개를 예시하였지만, 이 이외의 기능이 실장되어 있지 않은 것을 나타내는 것은 아니다.

도 7에는, 도 6에 도시한 메모리(615)의 메모리 공간 내에 전개되는 기능 블록을 도시하였다. 또한, 도 7에 도시한 기능 블록은, 편의상, 메모리(615) 내에 형성되도록 나타내고 있지만, 실제로는, 도 7에 도시한 기능 블록은 프로세서가 메모리(615)에 기억된 소프트웨어를 실행함으로써 실현된다. 이하, 공급된 결함 정보에 대하여 치명도 판정을 행하는 순서를 따라, 도 7의 기능 블록의 동작에 대하여 설명한다.

검사 지원 장치(600)를 기동하면, 표시 장치(612) 상에 표시되는 GUI 화면에, 결함 판정을 행하는 웨이퍼의 웨이퍼 ID 및 프로세스 ID의 입력을 요구하는 웨이퍼 ID 입력란 및 프로세스 ID 입력란이 표시된다. 장치 사용자가, 원하는 웨이퍼 ID 및 프로세스 ID를 입력하면, 결함 데이터 읽어들임부(701)는, 웨이퍼 ID 및 프로세스 ID를 참조 키로 하여, 결함 데이터의 취득 요구를 발생한다. 이 취득 요구는, 통신 인터페이스(617)에서 요구 패킷의 형태로 정형되고, 통신 네트워크(604)를 통하여 결함 데이터 기억 장치(609)에 전송된다. 결함 데이터 기억 장치(609)는, 요구 패킷에 대한 회신의 형태로, 요구된 웨이퍼 ID 및 프로세스 ID에 대응하는 결함 데이터를 회신한다. 결함 데이터는, 결함 데이터 기억 장치(609) 내에, 결함 ID와, 그 결함 ID에 대응하는 결함의 X 좌표 정보, Y 좌표 정보, 또한 결함을 포함하는 국소 영역의 화상 데이터를 각각 포함하여 저장되어 있고, 예를 들면, 도 6에 도시한 결함 테이블(610)과 동일한 형식으로 저장되어 있다. 또한, 웨이퍼의 중심 위치나 오리엔테이션 플랫 위치, 혹은 웨이퍼 상의 적당한 다이 코너 위치 등의, 원점 얼라인먼트를 위한 기준 위치의 위치 정보도 부대 정보의 형태로 포함되어 있다.

결함 데이터(610)를 취득하면, 표시 장치(612) 상의 GUI 화면은, 원점 얼라인먼트의 실행 화면으로 천이한다. 원점 얼라인먼트 실행 화면 상에는, 취득한 결함 위치 정보가 웨이퍼 전체를 나타내는 원 형상의 선도 상에 결함 맵의 형태로 표시된다. 결함 맵 상의 결함은, ADC에 의해 판명된 결함의 종별 정보에 따라서, 색 구별이나 도트의 형상을 변화시키는 등, 장치 사용자가 시인할 수 있는 형태로 표시된다.

이때 GUI 상에 표시되는 결함 맵 상의 결함 위치 및 웨이퍼 전체를 나타내는 선도는, 검사 지원 장치(600)가 갖는 좌표계로 표현된 위치이고, 웨이퍼 전체의 중심이 디스플레이의 시야 중심으로 되도록 표시되어 있는 것에 불과하다. 원점 얼라인먼트 시에는, 결함 데이터(610)에 포함되는 위치 정보로 얼라인먼트에 사용할 수 있는 위치의 정보가, 가이드로서 GUI 상에 표시되고, 장치 유저는 그 가이드에 따라서, 원점 얼라인먼트를 실행하는 기준점을 결함 맵 상에서 지정한다. 간단하게 하기 위해서, 본 실시 형태에서는, 원점 얼라인먼트의 기준점으로서, 웨이퍼의 중심 위치가 지정된 것으로 한다. 원점 얼라인먼트의 기준 위치가 지정되면, 좌표 변환 처리부(706)는, 검사 지원 장치(600)가 갖는 좌표계로 표현된 기준 위치의 좌표와 결함 데이터(610)에 포함되는 기준 위치의 좌표와의 차분 계산을 실행하여, 원점 얼라인먼트량을 산출한다. 이에 의해, 검사 지원 장치(600)가 갖는 좌표 원점과 결함 검출을 실행한 검사 장치(예를 들면, 결함 리뷰 장치나 외관 검사 장치 등)가 갖는 좌표 원점을 일치시킨다. 이때에 실행되는 원점 얼라인먼트는, 검사 지원 장치(600)가 갖는 좌표 원점과 결함 검출을 실행한 검사 장치가 갖는 좌표 원점을 정합시키기 위한 얼라인먼트이고, 이하에서는, 제1 원점 얼라인먼트로서 인용한다.

제1 원점 얼라인먼트의 종료 후, 표시 장치(612) 상의 GUI 화면에는, 결함 판정을 행하는 영역을 지정하기 위한 영역 지정 화면이 표시된다. 영역 지정은, 웨이퍼 전체의 결함 맵 상에서, 결함 판정을 실행하고자 하는 위치를 포인터로 둘러쌈으로써 실행된다. 영역 지정을 행하는 것은, 반도체 디바이스의 제조 과정에서 발생하는 결함은, 발생 위치가 결함의 종류에 따라서 웨이퍼 상의 특정한 영역에 분포하는 경향이 있고, 장치 사용자는, 반드시 웨이퍼 전체면의 결함 판정을 행하고자 한다고는 할 수 없기 때문이다.

영역 지정이 실행되면, 웨이퍼 및 칩 정보 읽어들임부(702)는, 웨이퍼 정보 기억 장치(607)에 대하여, 우선 웨이퍼의 다이 ID와 위치 정보 및 제1 원점 얼라인먼트 시에 지정된 기준 위치를 요구한다. 이 요구도, 통신 인터페이스(617)에서 요구 패킷의 형태로 정형되고, 통신 네트워크(604)를 통하여 웨이퍼 정보 기억 장치(607)에 전송된다. 결함 데이터 기억 장치(607)는, 요구 패킷에 대한 회신의 형태로, 요구된 다이 ID와 대응하는 다이의 위치 정보 및 원점 얼라인먼트의 기준 위치 정보를 회신한다. 회신된 데이터 패킷은, 통신 인터페이스(617)에서 데이터가 취출되어, 웨이퍼 및 칩 정보 읽어들임부(702)에 반송되고, 또한 좌표 변환 처리부(706)에 전송된다.

좌표 변환 처리부(706)는, 설계 레이아웃 데이터를 기술하는 좌표계에 대한 원점 얼라인먼트를 전술한 요령으로 실행하고, 검사 지원 장치(600)가 갖는 좌표 원점과 웨이퍼 정보 기억 장치(607)에 저장된 위치 정보의 좌표 원점을 정합시킨다. 이하에서는, 이 동작을 제2 원점 얼라인먼트라고 칭한다. 제2 원점 얼라인먼트 계산 후, 좌표 변환 처리부(706)는, 취득한 다이의 위치 정보를 검사 지원 장치(600)가 갖는 좌표계로 변환한다. 변환 후의 다이의 위치 정보와 다이 ID는, 웨이퍼 및 칩 정보 읽어들임부(702)에 반송된다.

웨이퍼 및 칩 정보 읽어들임부(702)는, 반송된 다이의 위치 정보를 이용하여, 지정 영역에 포함되는 다이의 다이 ID를 추출하는 처리를 실행하고, 추출한 ID의 다이에 대하여, 각 다이에 포함되는 모든 칩 및 셀의 ID와 위치 정보를 웨이퍼 정보 기억 장치(607)에 대하여 요구한다. 이 요구도, 통신 인터페이스(617)를 통하여 웨이퍼 정보 기억 장치(607)에 전송되고, 웨이퍼 정보 기억 장치(607)는, 지정된 ID의 다이에 대하여, 다이 내부에 포함되는 칩 ID와 칩의 위치 정보를 반송한다. 웨이퍼 및 칩 정보 읽어들임부(702)는, 현재 결함 판정 중인 웨이퍼의 프로세스 ID와 웨이퍼 ID, 다이 ID 및 반송된 칩 ID를 설계 레이아웃 데이터 읽어들임부(703)에 전송한다.

설계 레이아웃 데이터 읽어들임부(703)는, 취득한 프로세스 ID, 웨이퍼 ID, 다이 ID 및 칩 ID를 검색 키로 하여, 대응하는 설계 레이아웃 데이터를 송신하도록 설계 데이터 기억 장치(605)에 대하여 요구한다. 이 요구도, 통신 인터페이스(617)를 통하여 설계 데이터 기억 장치(605)에 전송되고, 설계 데이터 기억 장치(605)는, 요구된 웨이퍼 ID, 프로세스 ID, 다이 ID, 칩 ID 및 셀 ID에 대응하는 설계 레이아웃 데이터를 설계 레이아웃 데이터 읽어들임부(703)에 반송한다. 도 5에서 설명한 바와 같이, 동일한 프로세스 ID에 포함되는 설계 레이아웃 정보는 복수 존재하고, 따라서, 설계 데이터 기억 장치(605)로부터 반송되는 설계 레이아웃 데이터는, 복수의 설계 레이아웃 정보에 대응한 복수의 레이어 ID를 갖는 설계 레이아웃 데이터가 포함되어 있다. 따라서, 설계 데이터 기억 장치(605)로부터는, 어느 레이어 ID의 설계 레이아웃 정보가 어떤 기능을 갖는 데이터인지(예를 들면, 액티브 패턴과 더미 패턴의 종별)를 나타내는 대응 정보도 송신된다. 설계 레이아웃 데이터 읽어들임부(703)는, 반송된 데이터를 또한 설계 셀 해석 처리부(704)에 전송한다.

설계 셀 해석 처리부(704)는, 상기의 대응 정보를 이용하여, 취득한 설계 레이아웃 데이터에 대하여 액티브 패턴과 더미 패턴을 종별하는 식별자를 부여하는 처리를 실행한다. 이에 의해, 취득한 설계 레이아웃 데이터의 종별을 검사 지원 장치(600)가 인식하는 것이 가능하게 된다.

부여된 식별자 정보는, 설계 레이아웃 데이터 묘화 처리부(705)에 전송되어, 결함 정보를 합성하는 배경으로 되는 설계 패턴의 선도가 생성된다. 이 동작은, 예를 들면 도 5에 도시한 대로의 것이다.

도 5에서는, 임의의 프로세스 ID의 제조 프로세스에 의해 형성되는 레이어가 하층, 중층, 상층2, 상층1의 4개의 패턴에 의해 구성되는 것을 나타내고 있고, 각 패턴에 따라서 상이한 레이어 ID, 예를 들면, 아래부터 순서대로 레이어1, 레이어2, 레이어3, 레이어4라고 하는 식별자가 부여되어 있다. 설계 셀 해석 처리부(704)는, 이 「레이어1, 레이어2, 레이어3, 레이어4」라고 하는 식별자에 대하여, 또한 「레이어1=1, 레이어2=0, 레이어3=0, 레이어4=0」이라고 한 식별자를 부여한다. 이 경우, 「1」이 더미 패턴을 의미하는 식별자이고, 「0」이 액티브 패턴을 의미하는 식별자이다.

설계 레이아웃 데이터 묘화 처리부(705)는, 설계 셀 해석 처리부(704)에 의해 부여된 설계 레이아웃 데이터의 종별 코드(식별자)에 의해, 액티브 패턴과 더미 패턴을 변별하여 배경 패턴을 생성한다. 「변별하여 생성」이란, 예를 들면, 액티브 패턴과 더미 패턴을 색 구별하여 생성하는 등의 처리를 의미하지만, 장치 사용자를 변별할 수 있는 형식이면, 다른 표현 형식이어도 된다. 도 8에는, 임의의 프로세스 ID에 포함되는 복수의 레이어 ID의 패턴이, 설계 레이아웃 데이터 묘화 처리부(705)에 의해, 액티브 패턴에 대응하는 설계 패턴인 도 8의 (A)와 더미 패턴에 대응하는 설계 패턴인 도 8의 (B)에 통합된 모습을 도시하였다. 도 8의 (C)는, 도 8의 (A)에 도시한 패턴과 도 8의 (B)에 도시한 패턴을 다시 중첩한 모습을 도시하는 모식도이고, 결함 화상 및 결함 위치 정보는, 도 8의 (C)와 같은 배경 화상 상에 합성된다.

생성된 배경 패턴은, 결함-배경 합성 처리부(707)에 전송된다. 동시에, 좌표 변환 처리부(706)로부터는 검사 지원 장치(600)가 갖는 좌표계로 변환된 결함 위치의 위치 정보, 결함 데이터 읽어들임부(701)로부터는 결함의 화상 정보가 결함-배경 합성 처리부(707)에 전송된다. 결함-배경 합성 처리부(707)는, 취득한 화상 정보에 포함되는 배율 정보로부터, 취득 화상과 배경 화상의 표시 사이즈를 일치시키는 표시 사이즈 조정 처리를 행하고, 또한, 이들 배경 화상, 결함 화상 및 결함 위치 정보를 합성하는 처리를 실행한다. 합성된 결함 통합 투영 화상은, GUI 화면 상에 결과 표시되어, 장치 사용자가 검출 결함의 치명도를 목시 확인하기 위해서 제공된다. 또한, 액티브 패턴/더미 패턴을 변별하는 식별자가 부여된 결함 ID의 데이터는, 결함 데이터 기억 장치에 업데이트되고, 동종의 회로 패턴이 형성된 웨이퍼에 대하여 ADC를 실행할 때에 참조된다.

도 9에는, 결함 통합 투영 화상의 합성 전의 검사 화상(A), 배경으로 되는 설계상의 배선 패턴(B) 및 결함-배경 합성 처리 후의 결함 투영 화상(C)를 모식적으로 도시하였다. 검사 화상(A)에 존재하는 결함 A는, 결함 투영 화상(C) 상에서는 더미 패턴 영역(도 (B)에서 세로의 해칭이 그어져 있는 패턴)에 존재하고 있는 것을 목시 확인할 수 있기 때문에, 장치 사용자는, 결함 A가 비치명 결함인 것을 판정할 수 있다. 한편, 검사 화상(A)에 존재하는 결함 B는, 결함 투영 화상(C) 상에서는 액티브 패턴 영역(도 (B)에서 비스듬하게 해칭이 그어져 있는 패턴)에 존재하고 있어, 치명 결함이라고 판정할 수 있다.

GUI 상에 표시하는 결과 표시 화면에서, 치명 결함만을 표시하는 것도 가능하다. 결함 투영 화상이 결과 표시되는 GUI 화면 상에는, 사용자가 이 일람표로부터 결함을 선택하고, 설계 배선 패턴과 검사 화상으로부터 결함 타입이나 종별 식별자를 설정하는 것이 가능하게 된다. 구체적으로는 액티브 패턴 상의 결함인지 더미 패턴 상의 결함인지를 용이하게 판별하고, 설정한다. 이 판정 처리는 배선 패턴과 결함 좌표로부터의 계산 처리를 짜 넣음으로써 자동적으로 계산시키는 것이 가능하게 된다. 사용자는 일람표에서 결함 타입 또는 종별 식별자로 상세 검색을 실시하면, 그 조건에 따라서 도 7에 도시한 치명 결함 추출부(708)는 해당하는 결함만을 추출한다. 그에 의해 치명 결함 추출부(708)에서의 추출 결과는 설계 레이아웃 데이터 묘화 처리부(705)에 전송되어, GUI 화면 상에 표시하는 결함 통합 투영 화상으로부터 더미 패턴에 상당하는 좌표의 결함을 마스크하여 표시시킨다. 혹은, 더미 패턴에 상당하는 좌표의 결함을 표시시키지 않도록 해도 된다.

도 10에는, 치명 결함의 스크리닝 처리 실행 후에 화면 표시되는 스크리닝 결과의 일례를, 실행의 전후에서 대비하여 도시하였다. 도 10의 (A) (B)는, 웨이퍼 전체를 나타내는 결함 맵 형식, 도 10의 (C) (D)는, 셀의 일부분을 확대한 형식으로, 각각 스크리닝 결과를 표시한 것이다. 도 10의 (B)에서는, 비치명 결함이 제거되어 표시된 것에 의해, 치명 결함의 분포 영역이 도 10의 (A)에 비해 보다 특정되어 있는 것을 알 수 있다.

결함 통합 투영 처리에서, 검사 화상에 합성하는 설계 레이아웃 데이터는, 반드시 동일 계층의 데이터에 한정되지 않고, 상이한 계층의 데이터를 합성하는 것도 가능하다. 도 11에는, 하류 공정의 설계 패턴, 즉 검사 화상을 취득한 레이어 상에 앞으로 형성되는 계층의 설계 패턴을 합성하는 모습을 도시하였다. 합성 시의 원점 얼라인먼트 처리나 좌표 변환 처리 등은, 동일 계층의 레이아웃 데이터를 합성할 때와 동일하므로, 설명은 반복하지 않는다.

도 11의 (A)가 검사 화상, 도 11의 (B)가 하류 공정의 설계 레이아웃 데이터(간단하게 하기 위해서, 모두 액티브 패턴인 것으로 함), 도 11의 (C)가 합성 후의 결함 통합 투영 화상을 나타낸다. 도 11의 (A)에서 나타내어진 2개의 결함 A, B는, 모두 배선간에 존재하는 결함이고, 검사 화상 상에서는 양방 모두 비치명 결함으로 인식되는 것이지만, 도 11의 (C) 상에서는, 결함 A는 하류 공정의 설계 패턴 상에서 어떠한 패턴도 존재하지 않는 개소, 결함 B는 패턴이 존재하는 개소 상에 존재하고 있고, 따라서, 결함 A는 하류 공정에 대하여 영향을 미치지 않지만, 결함 B는 하류 공정에 대하여 영향을 미칠 가능성이 높다고 판단할 수 있다.

도 11의 (C)에 도시한 바와 같은, 상이한 계층의 설계 레이아웃 데이터와의 결함 통합 투영 화상은, 예를 들면, GUI 상에 「상이 계층과의 상간(相間)」과 같은 버튼을 표시하고, 장치 사용자에게 상이 계층 결함 통합 투영 화상의 취득 필요 여부와, 상간을 보고자 하는 계층의 ID(예를 들면, 프로세스 ID와 레이어 ID)를 입력시킴으로써, 합성 처리가 개시된다. 이때에 실행되는 처리는, 설계 레이아웃 데이터 읽어들임부(703)가, 결함 데이터 읽어들임부(701)에 의해 취득된 프로세스 ID가 아니라, GUI 상에서 입력된 프로세스 ID를 이용하여 설계 레이아웃 데이터를 취득하는 것 이외는, 이미 설명한 처리와 동일하기 때문에, 설명은 생략한다. 또한, 상이 계층의 설계 레이아웃 데이터에 대해서도, 액티브 패턴/더미 패턴의 변별 표시가 가능한 것은 물론이다.

1 : 컴퓨터 시스템
2 : 결함 통합 투영 수단
3 : 결함 통합 투영 표시 장치
4 : 결함 통합 투영 지시 정보 입력 장치
5 : 설계 레이아웃 데이터 기억 장치
6 : 웨이퍼 데이터 기억 장치
7 : 결함 데이터 기억 장치

Claims

반도체 제조의 각 공정에서 이용되는 설계 회로 패턴을 포함하는 설계 레이아웃 데이터를 취득하는 설계 레이아웃 데이터 읽어들임부와,
상기 설계 회로 패턴이 칩마다 복수 형성된 웨이퍼 상에서의 상기 설계 회로 패턴의 위치 정보인 웨이퍼 및 칩 정보를 취득하는 웨이퍼 및 칩 정보 읽어들임부와,
상기 각 공정에서 상기 설계 회로 패턴에 대응하는 회로 패턴에 생긴 결함의 위치 정보를 포함하는 결함 데이터를 취득하는 결함 데이터 읽어들임부와,
상기 설계 레이아웃 데이터와 상기 웨이퍼 및 칩 정보에 기초하여, 상기 설계 레이아웃 데이터 중 결함이 생긴 공정에서의 설계 레이아웃 데이터와 상기 결함 데이터를 겹쳐서 표시하는 설계 레이아웃 데이터 결함 통합 투영 표시도를 작성하는 통합 투영 처리부와,
상기 설계 레이아웃 데이터 결함 통합 투영 표시도를 표시하는 결함 통합 투영 표시 장치를 구비하는 것을 특징으로 하는 반도체 결함 검사 지원 장치.
반도체 디바이스를 구성하는 복수의 계층의 회로 패턴에 대한 결함 위치의 검사 결과와, 상기 복수의 계층의 회로 패턴에 대한 설계 레이아웃 정보가 각각 저장된 복수의 정보 기억 장치에 접속되어 사용되고, 상기 검사 결과와 설계 레이아웃 정보를 화면 표시함으로써, 결함 검사의 지원 작업을 실행하는 결함 검사 지원 장치로서,
소정의 기준 위치의 좌표 정보를 이용하여, 상기 결함 위치의 좌표를 기술하는 좌표계의 좌표 원점과 상기 결함 검사 지원 장치가 갖는 좌표계의 좌표 원점을 정합시키는 제1 원점 얼라인먼트 및 상기 설계 레이아웃 정보를 기술하는 좌표계의 좌표 원점과 상기 결함 검사 지원 장치가 갖는 좌표계의 좌표 원점을 정합시키는 제2 원점 얼라인먼트를 실행하는 수단과,
상기 설계 레이아웃 정보로부터 얻어지는 회로 패턴과 상기 결함을 겹쳐서 표시하는 결함 통합 투영 화상을 생성하는 수단과,
상기 결함 통합 투영 화상을 표시하는 화면 표시 수단을 구비하는 것을 특징으로 하는 결함 검사 지원 장치.
제2항에 있어서,
상기 화면 표시 수단에는, 상기 결함 통합 투영 화상의 배경으로 되는 상기 회로 패턴이 속하는 계층을 특정하기 위한 식별 정보를 입력시키기 위한 입력란이 표시되고,
상기 결함 검사 지원 장치는,
상기 입력된 식별 정보에 대응하는 계층의 설계 레이아웃 정보를 상기 정보 기억 장치에 대하여 요구하고, 그 설계 레이아웃 정보를 취득하는 설계 레이아웃 데이터 읽어들임부를 더 구비한 것을 특징으로 하는 결함 검사 지원 장치.
제2항에 있어서,
결함 통합 투영 화상으로서, 적어도 반도체 웨이퍼 전체와 그 반도체 웨이퍼의 국소 영역의 적어도 2개를 생성 가능한 것을 특징으로 하는 결함 검사 지원 장치.
제4항에 있어서,
상기 국소 영역의 설계 레이아웃 정보는, 그 국소 영역의 사이즈에 따른 고유의 좌표계를 갖고 있고,
상기 결함 위치의 좌표를, 상기 국소 영역의 사이즈 단위에 따른 고유의 좌표계로 변환하는 좌표 변환을 행하는 수단을 구비한 것을 특징으로 하는 결함 검사 지원 장치.
제5항에 있어서,
상기 국소 영역의 사이즈 단위가, 다이 단위, 칩 단위, 셀 단위 중 어느 하나인 것을 특징으로 하는 결함 검사 지원 장치.
제2항에 있어서,
상기 회로 패턴을, 그 패턴에 포함되는 액티브 패턴과 더미 패턴으로 변별하여 상기 결함 통합 투영 화상의 배경 화상을 생성하는 것을 특징으로 하는 결함 검사 지원 장치.
제7항에 있어서,
상기 더미 패턴에 겹쳐서 표시되는 결함이 상기 화면 표시 수단 상에 마스크하여 표시되는 것을 특징으로 하는 결함 검사 지원 장치.
제7항에 있어서,
상기 액티브 패턴 상에 존재하는 결함만을 스크리닝하여 표시하는 기능을 구비한 것을 특징으로 하는 결함 검사 지원 장치.