CN110727247B

CN110727247B - 半导体厂缺陷操作系统及装置

Info

Publication number: CN110727247B
Application number: CN201810786547.7A
Authority: CN
Inventors: 吕一云; 蔡瑞圳
Original assignee: Elite Semiconductor Inc
Current assignee: Elite Semiconductor Inc
Priority date: 2018-07-17
Filing date: 2018-07-17
Publication date: 2022-10-04
Anticipated expiration: 2038-07-17
Also published as: CN110727247A

Abstract

一种半导体厂缺陷操作系统，经由『半导体厂缺陷操作系统』来立即处理多个缺陷数据；接着，进行坐标校正、缺陷尺寸校正及使用关键区域分析来分析，产生致命缺陷数据文件；之后由集成电路设计公司进行故障分析及产生失败致命缺陷数据，以产生新的设计布局图数据；之后，再藉由网络将新的设计布局图数据及失败致命缺陷数据回传至半导体厂，此『半导体厂缺陷操作系统』乃是集成电路设计公司及半导体厂相互付出暨回馈缺陷数据及解决缺陷根本原因，以达到提升良率之目的。

Description

半导体厂缺陷操作系统及装置

技术领域

本发明系涉及一种半导体厂在将晶圆制造成具有功能性芯片过程中的缺陷操作系统及装置；特别是涉及一种应用于IC设计公司与半导体制造工厂、IC设计公司与半导体封装制造厂、IC设计公司与印刷电路板制造工厂、IC设计公司与光罩制造工厂、设计公司与平面显示器制造工厂、设计公司与太阳能板制造工厂、设计公司与LED制造或是组装厂的半导体厂缺陷操作系统及装置。

背景技术

一般而言，集成电路设计公司或称IC设计公司在完成具有功能性的电路设计后，需要委托半导体厂(Semiconductor fab)根据其所设计的集成电路设计布局图(IC designlayout)来生产制造。很明显的，IC设计公司委托半导体厂来生产制造，但其本身并不投资盖厂买设备机台，因此，IC设计公司类似拥有半导体厂。此外，在本发明中所述的半导体厂，是指半导体晶圆代工厂(Foundry fab)，以下用半导体厂为例之简称。然而，随着产品应用的需要，本发明的半导体厂可以不限于晶圆代工厂，还可以进一步应用至半导体厂、封装厂(Assembly fab)(例如:Wafer bump、3D IC、2.5D IC、 Fan-out wafer assembly fab)等、印刷电路板厂(PC Board fab)、面板厂(Flat panel display fab)、发光二极管制造厂(例如:OLED、LED、Mini LED、Micro LED fab)及太阳能厂(Solar energy fab)。待晶圆完成制造后，再送至晶圆测试厂(Wafer sort fab)进行良率测试，再将测试通过的正常晶粒(gooddie或是pass die)交由封装厂(Assembly fab)进行封装及测试，最后纔送交至客户。由于半导体厂在生产及制造集成电路(Integrated Circuit；IC)的过程中，均必须透过光罩、微影、蚀刻、薄膜沉积、铜制程、化学机械研磨及多重曝光等设备及制程，才能制造出具有功能性的芯片。因此，在整个制造的过程中，可能由于设备本身的精度偏差、异常故障、制程产生的粒子、设计布局图的绘图瑕疵以及黄光制程窗口 (window)不足而产生随机缺陷与系统缺陷(Random and systematic defect)，这些缺陷造成晶粒发生断路(open)或短路(short)型失败，而使得晶圆制造的良率降低。在现有制造过程中，无论是设备机台问题、制程参数调整、找寻缺陷成因等等，均是由半导体厂全权负责，IC设计公司完全只能依赖半导体厂的经验来排除断路或短路的良率问题。假如:半导体厂工程部门资源、经验不足等因素，未能达到预期晶圆良率时，可能延迟新产品的试量产或是上市的时程。而IC设计公司，为了解决此一制造良率的问题，也会投入大量金钱及资源来解决。因此，以现有制造过程来看，当半导体厂解决缺陷的能力不足时，半导体厂与IC设计公司可能都无法尽早提升营收及盈利，一样感受到巨大损失。

半导体厂会提供IC设计公司的数据，关于线路设计方面，包含设计准则(Designrule)、模拟电性参数(Spice model)、制造优化设计(DFM,Design For Manufacturing)准则(guideline)及IP cell 等信息，关于生产数据仅仅包含晶圆在制程中的站点信息，亦即生产线晶圆进度(WIP,Wafer In Production)资料，其中，生产线晶圆进度(WIP)表示方式包含日期、时间、批号(lot ID)及晶圆数量、制程站点如poly1黄光及contact蚀刻等站点、预期出货日期等信息，但是不包含任何生产量测、生产事故(incidence)，例如:不符合某制程站点量测规格，将晶圆重做该制程步骤，亦就是rework；或是当经历停电而重新启动后，批号晶圆正在制程机台内制造，虽工程师判断可以通过制程规格，但未将此一可能造成良率的风险讯息或各式检测数据等，提供给客户(即IC设计公司)知悉。客户(即 IC设计公司)唯有在晶圆进行电性测试数据后，例如晶圆电性验收测试(WAT,Wafer Acceptance Test)或是晶圆电性测试(E-test, Electrical test)等，必须符合规格才可以出货，其中，测试规格如V_t(Threshold voltage)、I_dsat(Saturation current)、 B_vdss(Breakdown voltage)、R_s_Cont(Contact resistance)及 R_s_Metal1(Metal1 resistance)等电性数据，才将这些电性数据提供给IC设计公司。至于和良率有关的缺陷资料，在线线宽、厚度等数据，则是不提供给IC设计公司，以至于必须等到晶圆出货及晶圆良率测试时，才知道产品有无低良率问题，例如:机台异常问题所造成的低量率等。然而，此时已经是在数周之后了，造成无法如期交货给客户的问题，影响到未来的生意。因此，目前IC设计公司针对半导体厂的管理仅限于追踪晶圆的进度，对于会影响准时交货有关的缺陷信息是否异常，缺乏实时监控装置，并且是毫无任何方法，特别是当制程尺寸迈入奈米级之后，IC设计公司从线路设计开发、设计绘图、晶圆生产阶段，均耗费数千万美金以上，但是半导体厂的管理却依然停留在微米级阶段。但迈入奈米级，黄光曝光已达光学极限，采用浸润式光学机台(Immersion scanner)，多重曝光等技术，制程、光学近似修正、设计图案互相影响，系统缺陷及随机缺陷愈见复杂。很明显的，若IC设计公司针对半导体厂的管理还是如以往完全交由半导体厂而毫无参与缺陷问题的排除时，则必然无法缩短改善良率的时间，进而延迟了先进制程产品推出的时间。

随着半导体制程尺寸往下微缩，系统缺陷问题愈来愈严重，举一个14奈米实施例，于晶圆上完成poly层次一(简称poy1)的黄光制程系统缺陷曝光量/焦距制程窗口实验(exposure energy/defocus process window experiment)后，对晶圆进行系统缺陷曝光量/焦距制程窗口实验之系统缺陷扫描检测分析，系统缺陷数量一般会达到一百万的数量级。此外，因系统缺陷特征是其缺陷图形会重复发生，所以系统缺陷图形会有不少发生在不同设计图形群组(design layout pattern group)上，可以经由图形分组(patterngrouping) 方法将同样的缺陷设计图形归类于同一群组，经过图形分组步骤之后，一百万个系统缺陷变成例如一万个系统缺陷图形群组。但因受限于扫描式电子显微镜(ScanningElectron Microscope，SEM)的照相速率，在半导体厂中，只能以取样方式选取例如数百个系统缺陷群组去照相，其中，每个系统缺陷图形群组也只能选取其中的十个系统缺陷去实际照相，而每个系统缺陷会照上视(top view)及侧视(side view)二张照片，因此，若以选取五百个系统缺陷图形群组照相为例，必须照一万张SEM照片。很明显的，通过此一取样过程，想要找到真正会造成断路或短路型失败的系统缺陷，是非常困难的。此外，如果真正的系统缺陷并不在这五百个系统缺陷图形群组中，半导体厂就无法准确且实时提供这些造成失败良率的系统缺陷SEM照片给制程工程师，进而难以根据系统缺陷的SEM照片来分析制程、光学近似修正、布局图中导致系统缺陷的源头，延迟改进系统缺陷良率的时间，增加半导体厂及IC设计公司的成本。

而在随机缺陷检测方面，随着半导体制程尺寸往下微缩，随机缺陷数量亦因尺寸缩小而大量增加，故每次随机缺陷检测可以得到数千至数万个随机缺陷，同样的，因受限于扫描式电子显微镜(SEM) 的照相速率，只能以取样方式选取数十至数百个随机缺陷去照相，这种情形与系统缺陷的检测与排除过程相同，都会造成半导体厂改进随机缺陷良率的成效不佳，增加半导体厂及IC设计公司的成本。

在半导体厂的实务运作里，以前用实时(real-time)的缺陷及影像图形分类的数据分析，是过去在微米(micron)级制程增进良率的重要方法，但是该方法在奈米(nanometer)级半导体制程的缺陷分析已经很难找到失败的致命随机缺陷。本发明的缺陷操作系统将会使用IC设计布局图数据、缺陷图案重迭设计布局图、坐标转换校正、缺陷尺寸校正及关键区域分析(Critical Area Analysis,CAA)等方法，配置或安装至一个「缺陷作业平台」50中，藉由「缺陷作业平台」50，将晶圆良率测试失败晶粒对应至关键区域分析得到之每一致命随机缺陷及执行此致命随机缺陷的故障分析，来快速的找出失败致命随机缺陷并加以解决，使得制程良率可以快速提升。

发明内容

本发明的商业模式主要目的之一，是藉由一种「半导体厂缺陷操作系统」来执行系统缺陷的筛选，也就是将缺陷操作系统及装置配置于半导体厂中，使得在晶圆制造过程中，IC设计公司能够亲自参与自身产品的系统缺陷设计图形改善。透过本发明的商业模式， IC设计公司从参与共享光罩(wafer shuttle)阶段的设计布局图案开始，就和半导体厂共同解决系统缺陷的问题，提早迈入试量产阶段。此外，每一家IC设计公司均参与解决系统缺陷的问题时，半导体厂可以藉由多个IC设计公司的贡献，受益于提早迈入试量产阶段，占有市场、增加营收及尽早回收投入的资金成本。IC设计公司亦同样受益于提早迈入试量产阶段，占有市场、增加营收及尽早回收投入的资金成本。

本发明的商业模式另一主要目的，是藉由一种「半导体厂缺陷操作系统」来执行随机缺陷的筛选，也就是将缺陷操作系统及装置配置于半导体厂中，使得在晶圆制造过程中，IC设计公司参与自身产品的随机缺陷良率改善。例如:在不同制程层次(process layer)进行的随机缺陷(Random defect)扫描检测分析结果，可以将各个制程检测的致命随机缺陷或是高风险的致命随机缺陷整合在一起，即可决定晶圆良率的高低。经由本发明的「半导体厂缺陷操作系统」的处理及筛选，IC设计公司可以观察到自身产品的各层次随机缺陷及缺陷种类信息，结合自身的晶圆良率测试以及故障分析(failure analysis)，获得在半导体厂内晶圆缺陷检测取得之失败随机缺陷信息以外之各层次失败随机缺陷及缺陷种类信息，可以将失败致命随机缺陷和良率关系建立起来，并提供半导体厂改善良率的重要信息，结合半导体厂及IC设计公司的合作，可以更快速地提升晶圆良率。

根据上述之目的，本发明首先提供一种半导体厂缺陷操作系统，是由内存单元及数据处理单元所组成，内存单元用以储存由半导体厂输入的每一个制程层次上的系统缺陷检测数据及由IC设计公司输入的IC设计布局图，其特征在于:

数据处理单元，将制程中的每一个层次上的系统缺陷检测数据经过坐标转换及坐标校正，再将所述每一系统缺陷坐标转换至设计布局图案坐标后，执行系统缺陷布局图形群组分析，以产生多个系统缺陷布局图形群组，藉以得到所述每一个系统缺陷布局图形群组在设计布局图案坐标区域内的图文件讯息；

数据处理单元，执行每一系统缺陷的尺寸校正，并将经过尺寸校正后的每一系统缺陷执行关键区域分析，用以过滤出所述系统缺陷中属于致命系统缺陷的布局图形群组在设计布局图案坐标区域内的图文件讯息；及

数据处理单元，将所述致命系统缺陷布局图形群组在设计布局图案坐标区域内的图文件讯息转换成系统缺陷文字及影像数据文件。

根据上述之目的，本发明接着提供一种半导体厂缺陷操作系统，是由内存单元及数据处理单元所组成，内存单元用以储存由半导体厂输入的每一个制程层次上的系统缺陷检测数据及由IC设计公司输入的IC设计布局图以及晶圆良率测试结果，其特征在于:

数据处理单元，执行每一系统缺陷的尺寸校正，并将经过尺寸校正后的每一系统缺陷执行关键区域分析，用以过滤出所述系统缺陷中属于致命系统缺陷的布局图形群组在设计布局图案坐标区域内的图文件讯息；

数据处理单元，将晶圆良率测试结果中属于失败晶粒的测试失败项目进行分析，以获得每一失败晶粒的测试失败的致命系统缺陷应该落入位在设计布局图案坐标区域内的图文件讯息；

数据处理单元，将经过所述关键区域分析及测试失败项目分析后的致命系统缺陷进行比对，以确认致命系统缺陷确实位在设计布局图案的层次及区域；及

数据处理单元，将致命系统缺陷布局图形群组在设计布局图案坐标区域内的图文件讯息转换成系统缺陷文字及影像数据文件。

根据上述之目的，本发明接着再提供一种半导体厂缺陷操作系统，是由内存单元及数据处理单元所组成，内存单元用以储存由半导体厂输入的每一个制程层次上的随机缺陷检测数据及由IC设计公司输入的IC设计布局图，其特征在于:

数据处理单元，将制程中的每一个层次上的随机缺陷检测数据经过坐标转换及坐标校正，再将所述每一随机缺陷坐标转换至设计布局图案坐标后，执行每一随机缺陷的尺寸校正，得到所述每一随机缺陷在设计布局图案坐标区域内的图文件讯息；

数据处理单元，将经过尺寸校正后的每一随机缺陷执行关键区域分析，用以过滤出所述随机缺陷中属于致命随机缺陷在设计布局图案坐标区域内的图文件讯息；及

数据处理单元，将所述致命随机缺陷在设计布局图案坐标区域内的图文件讯息转换成随机缺陷文字及影像数据文件。

数据处理单元，将经过尺寸校正后的每一随机缺陷执行关键区域分析，用以过滤出随机缺陷中属于致命随机缺陷在设计布局图的层次及分布讯息；及

数据处理单元，将所述致命随机缺陷在设计布局图的层次及分布讯息转换成随机缺陷文字及影像数据文件。

根据上述之目的，本发明继续提供一种半导体厂缺陷操作系统，是由内存单元及数据处理单元所组成，内存单元用以储存由半导体厂输入的每一个制程层次上的随机缺陷检测数据及由IC设计公司输入的IC设计布局图以及晶圆良率测试结果，其特征在于:

数据处理单元，将经过尺寸校正后的每一随机缺陷执行关键区域分析，用以过滤出所述随机缺陷中属于致命随机缺陷在设计布局图案坐标区域内的图文件讯息；

数据处理单元，将晶圆良率测试结果中属于失败晶粒的测试失败项目进行分析，藉以分析出造成测试失败的致命随机缺陷应该落入在设计布局图案坐标区域内的图文件讯息；

数据处理单元，将经过所述关键区域分析得到的致命随机缺陷在设计布局图案坐标区域内的图文件讯息及经过所述测试失败项目分析得到的致命随机缺陷应该落入在设计布局图案坐标区域内的图文件讯息进行比对，以确认致命随机缺陷在设计布局图案坐标区域内的图文件讯息；及

数据处理单元，将所述确认后的致命随机缺陷在设计布局图案坐标区域内的图文件讯息转换成缺陷文字及影像数据文件。

根据上述之目的，本发明进一步提供一种半导体厂缺陷操作系统，是由内存单元及数据处理单元所组成，内存单元用以储存由半导体厂输入的每一个制程层次上的随机缺陷检测数据及由IC设计公司输入的IC设计布局图以及晶圆良率测试结果，其特征在于:

数据处理单元，将制程中的每一个层次上的随机缺陷检测数据经过坐标转换及坐标校正后，再将所述每一随机缺陷坐标转换至设计布局图案坐标后，执行每一随机缺陷的尺寸校正，得到所述每一随机缺陷在设计布局图案坐标区域内的图文件讯息；

数据处理单元，将经过所述关键区域分析得到的致命随机缺陷在设计布局图案坐标区域内的图文件讯息及经过测试失败项目分析得到的致命随机缺陷应该落入在设计布局图案坐标区域内的图文件讯息进行比对，以确认致命随机缺陷确实位在设计布局图案的层次及区域；

数据处理单元，将所述确认致命随机缺陷确实位在设计布局图案的层次及区域转换成随机缺陷文字及影像数据文件。

根据上述之目的，本发明进一步再提供一种半导体厂缺陷操作系统，是由内存单元及数据处理单元所组成，内存单元用以储存由半导体厂输入的每一个制程层次上的缺陷检测数据及由IC设计公司输入的IC设计布局图以及晶圆良率测试结果，其特征在于:

数据处理单元，将每一个制程层次上的缺陷进行尺寸校正，并将经过尺寸校正后的每一缺陷执行关键区域分析，用以过滤出缺陷中的致命缺陷及致命缺陷在IC设计布局图区域内的图文件讯息；

数据处理单元，将晶圆良率测试结果中属于失败晶粒的测试失败项目进行分析，以确认测试失败晶粒的失败项目落在IC设计布局图的区域；

数据处理单元，将失败晶粒上的IC设计布局图分割为多个区域；

数据处理单元，将失败晶粒的失败项目落在IC设计布局图区域与经过分割的多个区域范围进行比对，以标示出该失败晶粒的失败项目是位在多个区域范围中的其中一个特定区域以及显示出位在此特定区域中的致命缺陷；及

数据处理单元，对特定区域中的每一个致命缺陷进行故障分析。

附图说明

图1，是本发明的智能型的缺陷校正、分类及取样系统之运作架构示意图。

图2，是本发明「智能型的缺陷校正、分类及取样系统」的流程图。

图3A，是本发明「智能型的缺陷校正、分类及取样系统」取得设计布局图的示意图。

图3B，是本发明「智能型的缺陷校正、分类及取样系统」取得缺陷数据的示意图。

图3C，是本发明「智能型的缺陷校正、分类及取样系统」设计布局图及缺陷数据坐标转换的示意图。

图4，是本发明的缺陷对设计布局图的坐标转换及偏差修正的校正流程图。

图5，是本发明的尺寸调整的坐标转换流程图。

图6A至图6D，是本发明提供精确坐标偏差校正量的多个实施例示意图。

图7A至图7E，是本发明撷取缺陷轮廓并重迭至设计布局图上的缺陷坐标位置的多个实施例示意图。

图8A及图8B，是本发明建立缺陷尺寸、面积的校正系统的流程图。

图8C，是本发明原始缺陷尺寸经过分辨率高的缺陷图像文件校正后的缺陷尺寸表。

图9，是本发明执行缺陷轮廓和布局图案的多边图案比对分析的流程图。

图10，是本发明的缺陷分类流程图。

图11A至图11G，是本发明的缺陷图形数据库。

图12A，是目前从研发至量产阶段的缺陷分析架构示意图。

图12B，是本发明从研发至量产阶段的「半导体厂缺陷操作系统」的缺陷分析架构示意图。

图13A，是本发明「半导体厂缺陷操作系统」的架构示意图。

图13B，是本发明「半导体厂缺陷操作系统」的具体实施例的系统架构示意图。

图14A，是本发明「半导体厂缺陷操作系统」筛选出系统缺陷中的致命随机缺陷的实施例示意图。

图14B，是本发明「半导体厂缺陷操作系统」的具体解决系统缺陷的实施例架构示意图。

图14C，是本发明「半导体厂缺陷操作系统」用以判断系统缺陷解是否解决的流程图。

图14D，是本发明「半导体厂缺陷操作系统」用以解决系统缺陷的另一实施例的流程图。

图14E，是本发明「半导体厂缺陷操作系统」的晶圆良率测试失败项目布局图区域示意图。

图14F，是本发明「半导体厂缺陷操作系统」用以解决系统缺陷的总流程图。

图14G，是本发明「半导体厂缺陷操作系统」中的系统致命缺陷的文字及影像数据文件。

图15A，是本发明在晶圆量产阶段由「半导体厂缺陷操作系统」筛选出随机缺陷中的致命随机缺陷的实施例示意图。

图15B，是本发明「半导体厂缺陷操作系统」筛选出随机缺陷中的致命随机缺陷的另一实施例示意图。

图15C，是本发明「半导体厂缺陷操作系统」筛选出随机缺陷中的致命随机缺陷的再一实施例示意图。

图15D，是本发明由IC设计公司使用「半导体厂缺陷操作系统及装置」对致命随机缺陷信息及晶圆测试失败的晶粒测试信息来解决随机缺陷良率的系统架构示意图。

图15E，是本发明在IC设计公司使用「半导体厂缺陷操作系统」来解决随机缺陷的良率的流程图。

图15F，是本发明在IC设计公司使用「半导体厂缺陷操作系统」来解决随机缺陷的晶圆测试失败的晶粒测试信息及筛选出随机缺陷中的致命随机缺陷示意图。

图15G，是本发明在IC设计公司使用「半导体厂缺陷操作系统」对致命随机缺陷造成失败晶粒的位置判断示意图。

图15H，是本发明针对随机缺陷以「半导体厂缺陷操作系统」为基础的「缺陷作业平台」，用缺陷作业平台执行故障分析致命缺陷，确认为短路型或是断路型失败缺陷的实施例子说明。

图15I，是本发明「半导体厂缺陷操作系统」用以解决随机缺陷的总流程图。

图15J，是本发明「半导体厂缺陷操作系统」中的随机致命缺陷的文字及影像数据文件。

图15K，是本发明「半导体厂缺陷操作系统」所有层次的致命随机缺陷转换成系统缺陷文字及影像数据文件。

具体实施方式

在半导体制造工厂、半导体封装制造厂、平面显示器制造工厂、太阳能板制造工厂、印刷电路板制造工厂、光罩制造工厂、LED制造或是组装厂里，均需要透过光罩、半导体微影、蚀刻及薄膜沉积等设备及制程方法来形成具有特定功能性的产品；由于制造过程上的许多繁复步骤，制程及设备参数的管控、设备参数偏差、材料及气体纯度、或技术上的瓶颈均造成影响产品良率的缺陷，这些缺陷的产生是无可避免的。因此，在半导体厂在制造过程中，均会执行缺陷的检测与分析来提升良率及降低成本。

此外，本发明所述的「半导体厂缺陷操作系统」包括:应用于IC 设计公司与半导体制造工厂、IC设计公司与半导体封装制造厂、IC 设计公司与印刷电路制造工厂、IC设计公司与光罩制造工厂、IC设计公司与平面显示器制造工厂、IC设计公司与太阳能板制造工厂、IC设计公司与LED制造或是组装厂等，将晶圆制造成具有功能性芯片过程中的缺陷操作系统及装置。此外，在本发明中所述的半导体厂，是指半导体晶圆代工厂(Foundry fab)，以下实施例亦使用半导体晶圆代工厂为例进行说明。

再者，在以下的说明过程中，本发明的「半导体厂缺陷操作系统」亦可称为「缺陷作业平台」、「缺陷管理平台」、「共享缺陷平台」、「共享IC缺陷平台」、「共享半导体缺陷平台」、「共享晶圆缺陷平台」；而在英文名称，亦可称为「Defect Operating Platform」、「OpenShortPlatform」、「Defect Management Platform」、「Shared Defect Platform」或是「DefectSharing Platform」等。以及，在封装厂亦可以称做「共享封装缺陷平台」或是在面板厂亦可以称做「共享面板缺陷平台」等，来取代「半导体厂缺陷操作系统」。

首先，请参阅图1，是本发明的智能型的缺陷校正、分类及取样系统之运作架构示意图。如图1所示，本发明的实施例将以晶圆制造为例来说明，同时，在以下的说明过程中，将以「智能系统」来取代「智能型的缺陷校正、分类及取样系统与其实施方法」。整体上来说，智能系统可以在晶圆代工厂20(以下简称工厂端20)中执行，也可以在集成电路设计公司30(以下简称设计公司端30)中执行，当然，也可以是通过工厂20与设计公司端30透过有线网络或是经由天线24、34及无线网络来执行。

例如，当设计公司端30完成了一个具有特定功能的集成电路IC 设计布局图(ICdesign layout)后，数据处理单元31会将设计布局图的GDS或OASIS档案先储存至内存单元33中；接着，可以透过有线网络或是无线网络将GDS或OASIS档案传递给工厂端20；其中，IC设计布局图案1110(显示于图3A)中包含许多个布局图案(例如:组件的布局图)，而各个布局图多边图均包含布局图尺寸、布局图坐标、布局图图层(Layer)、文字标示或大小；一般而言，IC设计布局图案1110的格式(format)可以是图像数据库系统(Graphic DatabaseSystem，GDS)格式、GDS-II格式或公开存取同时信息系统(Open Access Same-timeInformation System，OASIS)格式。接着，工厂端20会将所接收到的档案经过数据处理单元21处理后，储存至内存单元23中。之后，工厂端20会根据IC设计布局图案1110所制造的光罩来进行相关半导体制程，用以在晶圆10上制造出许多重复的晶粒11(显示于图3B)。通常，工厂端20在进行半导体芯片制造时，会采用设计公司端30的档案。

在晶圆10制造的过程中，缺陷会在制造的各个制程中在晶圆10 上产生，例如:随机缺陷(random defect)或是系统缺陷(systematic defect)等。因此，工厂端20在制造过程中的任何阶段或是多个制程步骤上，都会使用缺陷检测机台，例如:扫描式电子显微镜(SEM)、电子束(E-beam)检测机台、光学检测机台、缺陷扫描仪或照相机等，对这些晶圆10进行缺陷扫描及检测，并产生出晶圆的原始缺陷检测数据；这些缺陷检测数据报括:缺陷的尺寸大小、形状、面积、晶粒位置、坐标或图形等)，而这些缺陷数据会经过数据处理单元21 处理成JPG、TIFF、PNG及纯文本(text)规格的缺陷文字及影像数据文件1130(显示于图3B)后，储存至内存单元23中。

根据上述，很明显的，工厂端20的内存单元23中已经储存着设计公司端30的IC设计布局图档案1110，以及缺陷文字及影像数据文件 1130。因此，本发明的「智能系统」可以在工厂端20执行缺陷校正、分类及取样等工作。同样的，若工厂端20将缺陷文字及影像数据文件1130透过有线网络或是无线网络传递至设计公司端30后，本发明的「智能系统」可以在设计公司端30执行缺陷校正、分类及取样等工作。当然，工厂端20与设计公司端30也可以实时通过有线网络或是无线网络来将交换相关档案，以实时分析(real-time analysis) 执行缺陷校正、分类及取样等工作。对于上述由谁来执行缺陷校正、分类及取样等工作，本发明并不加以限制。

接着，当图1使用在本发明的『半导体厂缺陷操作系统』之运作架构时，本发明的实施例将以半导体制造工厂20为例来说明，同时，在以下的说明过程中，将以「缺陷作业平台」50来取代「半导体厂缺陷操作系统」。整体上来说，「缺陷作业平台」50可以在半导体制造代工厂20(以下简称半导体厂20)中执行，也可以在集成电路设计公司30(以下简称设计公司端30)中执行，当然，也可以是通过半导体厂20与设计公司端30透过有线网络或是经由天线24/34及无线网络来执行。例如，当设计公司端30完成了一个具有特定功能的集成电路IC设计布局图(IC design layout pattern)1110后，数据处理单元31会将设计布局图的GDS或OASIS档案先储存至内存单元33 中；接着，可以透过有线网络或是无线网络将GDS或OASIS档案传递给半导体厂20；其中，设计布局图案中包含许多个布局图案(例如: 组件的布局图)，而各个布局图(layout pattern)或多边图 (polygon)均包含布局图尺寸、布局图坐标、布局图图层(Layer)、文字标示或大小等。一般而言，设计布局图案的格式(format)可以是图像数据库系统(Graphic Database System，GDS)格式、GDS-II 格式或公开存取同时信息系统(Open Access Same-time Information System，OASIS)格式。接着，半导体厂20会将所接收到的档案经过数据处理单元21处理后，储存至内存单元23中。之后，半导体厂20会根据设计布局图案所制造的光罩来进行相关半导体制程，用以在晶圆10上制造出许多具有相同功能的晶粒。通常，半导体厂20在进行半导体芯片制造时，会采用公司端30的GDS或OASIS 设计档案。

根据上述，半导体厂20的内存单元23中已经储存着设计公司端30 的设计布局图档案以及缺陷文字及影像数据文件1130。因此，本发明的「缺陷作业平台」50可以在半导体厂20执行缺陷校正、分类及取样等工作。同样的，若半导体厂20将缺陷文字及影像数据文件透过有线网络或是无线网络传递至设计公司端30后，本发明的「缺陷作业平台」50也可以在设计公司端30执行缺陷校正、分类及取样等工作。当然，半导体厂20与设计公司端30也可以实时通过有线网络或是无线网络来将交换相关档案，以实时分析(real-time analysis)执行缺陷校正、分类及取样等工作。对于上述由谁来执行缺陷校正、分类及取样等工作，本发明并不加以限制。

本发明的「缺陷作业平台」50可以是一个IC设计公司与半导体厂之间共享的云端平台，彼此之间互相以付出(feed forward)及回馈 (feedback)流程，互享缺陷信息以及共同解决缺陷问题，用以提升良率及缩短缺陷良率学习周期(shorten learning curvecycle time)。其中，互享缺陷信息包括:I)可以将分析缺陷产生的每一光罩及制程层次的缺陷检测数据、缺陷SEM照片(包括:半导体厂检测过程拍的SEM照片或FA照片等)、缺陷布局图案1111(大小如SEM 照片尺寸大小，例如:1μm x 1μm大小的缺陷设计图形，或是数倍于SEM照片尺寸等)、缺陷图形分类数据、系统缺陷的曝光量/焦距制程窗口实验(exposureenergy/defocus process window experiment)信息、光学近似修正(OPC)更改模型说明、重制光罩信息、缺陷改善会议计划与纪录、制程及设备良率改善信息，上传至「缺陷作业平台」50，并且下载IC设计公司所上传至「缺陷作业平台」50的缺陷信息做分析。II)IC设计公司，可以将分析系统及随机缺陷检测数据所产生的致命系统及随机缺陷数据、把未被半导体厂执行缺陷取样照相的致命随机缺陷执行故障分析后，所得到的失败致命随机缺陷SEM照片(即由IC设计公司做故障分析所拍的SEM照片)、系统及随机缺陷布局图案1111、晶圆测试良率数据、系统缺陷图形及微调IC设计布局图1110及说明等，也会上传至「缺陷作业平台」50，并且下载半导体厂所上传至「缺陷作业平台」50的系统及随机缺陷信息做分析。此「缺陷作业平台」50运作时，是以双方设置密码、用户身份管理、及其他网络信息安全管理设施，达到IC 设计公司与半导体厂之间缺陷共享(defect sharing)、付出(feed forward)及回馈(feedback)流程、解决缺陷问题方案及时间表、追踪解决缺陷问题执行功效，提升良率双赢目标。服务器及储存装置可以设置在半导体厂、或是设置在IC设计公司、或是双方皆设置。

接着，请参考图2，是本发明「智能型的缺陷校正、分类及取样系统」的流程图。如图2所示，本发明「智能系统」的流程图100是由数据处理单元21取得IC设计布局图1110及取得缺陷文字及影像数据文件1130开始，如步骤110及步骤120所示；接着，由步骤130 来将取得的IC设计布局图1110及缺陷文字及影像数据文件1130进行坐标转换及偏差校正(deviation calibration)，用以将晶圆10 上的缺陷坐标位置转换至设计布局图相应的坐标位置，用以判断缺陷影像1101会落在IC设计布局图1110的那些坐标位置上；再接着，由步骤140来将每一个缺陷影像的轮廓(contour)进行重迭 (superposition)或是映射(mapping)至IC设计布局图1110上的每一个缺陷影像1101相对应的缺陷布局图1111的坐标位置；接着，由步骤150来判断出致命缺陷指数(Killer Defect Index；KDI)，其中，致命缺陷指数(KDI)是根据步骤140的每一个重迭或是映像后的缺陷影像坐标位置，并再根据关键区域分析(Critical Area Analysis，CAA)方法分析缺陷影像的轮廓尺寸在具有缺陷位置及其偏差范围面积内的设计布局图上的关键区域(Critical Area)来判断；同时，也可以藉由步骤160来检查缺陷影像的轮廓与至少两个布局图案重迭结果，并检查缺陷影像的轮廓与至少一个布局图案交会的结果。之后，进行步骤170的缺陷分类，是藉由步骤150或步骤160的判断结果，根据缺陷的致命缺陷指数(KDI)、缺陷讯号参数(defect signalparameter)、缺陷与缺陷图案数据文件(defect pattern library)的图形匹配(patternmatch)结果，以及缺陷与高失败频率缺陷数据库(frequent failure defect library)的图形匹配结果来进行缺陷分类，其中，缺陷图案数据文件(defect pattern library)与高失败频率缺陷数据库(frequent failure defect library)是可以从内存单元23、33中取得(如步骤180)；或是，根据布局图案交会的短路或断路结果来进行缺陷分类；最后，由步骤190来进行缺陷的取样，是根据步骤170的缺陷分类及缺陷取样规则进行缺陷的取样。

再接着，详细说明「智能系统」的流程图100中的每一步骤的具体实施方式。首先，就步骤110的取得设计布局图而言，主要是根据设计公司端30所完成的IC设计布局图1110来进行处理。请参考图 3A，是本发明「智能系统」取得设计布局图的示意图。如图3A所示，使用者(例如:设计公司端30的工程师)预先藉由数据处理单元31取出IC设计布局图1110；其中，IC设计布局图1110的格式(format)可以是GDS格式、GDS-II格式或OASIS格式。

接着，请参考图3B，是本发明「智能型的缺陷校正、分类及取样系统」取得缺陷数据的示意图。如前所述，在IC设计布局图1110已经由设计公司端30完成设计并提供给工厂端20，工厂端20于制造过程，即可在晶圆10上形成具有完整芯片布局(full-chip layout)11的图案，且完整芯片布局11中包括多个晶粒(die)，例如:11D 1、 11D 2、11D 3。接着，工厂端20使用缺陷检验机台对晶圆10进行缺陷扫描检测，用以获得在芯片布局11上的多笔缺陷影像1101的档案及缺陷文字数据；之后，由数据处理单元21撷取并计算出一个或是多个缺陷影像1101产生在晶圆10上的哪几个晶粒以及位于晶粒上的那些位置上。

接着，如图3B所示，数据处理单元21取得晶圆10每一个缺陷坐标 (X₁,Y₁)并取得缺陷影像1101的图像文件1001以及图像文件1001上的线路1102。请继续参考图3B，显示在晶圆10上的多个晶粒中的一个晶粒11上，总计检测有7个缺陷影像1101产生，数据处理单元21根据缺陷影像坐标(X₁,Y₁)是相对于晶粒11的第一参考原点坐标 (X₀₁,Y₀₁)；例如:第一参考原点坐标(X₀₁,Y₀₁)是由缺陷检测机台的输入程序(recipe)所产生，通常第一参考原点坐标(X₀₁,Y₀₁)选择在晶粒11的角落或是容易找到的辨识位置，以作为标记(marker)，对此本发明并不加以限制。最后，由数据处理单元21取得每一个缺陷的文字及图像文件案后，再以晶圆10来做为缺陷文字及影像数据文件 1130，其中，在缺陷文字及影像数据文件1130中，记载每一缺陷影像1101的内容包含晶粒11的编号以及缺陷影像1101的序号(identification number)、产品名称、缺陷检测步骤、批号、缺陷检测机台编号、缺陷坐标(X₁,Y₁)及粗略的缺陷影像尺寸(包括:X 方向的最大尺寸及Y方向的最大尺寸)等。最后，都会将缺陷文字及影像数据文件1130储存于内存单元23中。

接着，进行步骤130的缺陷数据坐标转换及偏差修正。请参考图 3C，是本发明「智能型的缺陷校正、分类及取样系统」设计布局图及缺陷数据坐标转换的示意图。如图3C所示，由数据处理单元21读取缺陷文字及数据文件1130中的每一个缺陷影像1101位于晶粒11上的缺陷坐标(X₁,Y₁)后，经过数据处理单元21处理后，例如:数据处理单元21是根据缺陷文字及数据文件1130中缺陷坐标(X₁,Y₁)，经过坐标转换后，会根据IC设计布局图1110上参考坐标找出相对缺陷影像1101在IC设计布局图1110中的缺陷布局图1111上的缺陷坐标 (X₂,Y₂)，如图3C即是缺陷序号1-7上的7个缺陷影像1101转换至缺陷布局图1111相对上的缺陷坐标(X₂₁,Y₂₂)至缺陷坐标(X₂₇,Y₂₇)。而缺陷布局图1111的尺寸大小，则是根据缺陷检测机台的精度或是偏差范围来决定；例如:当使用一个偏差范围为-0.5μm～+0.5μm的光学缺陷检测机台进行缺陷扫描检测后，则缺陷布布局图1111的偏差范围面积为1μmx1μm，其中，缺陷布局图1111中的导线尺寸可以为 50nm，而导线与另一导线间的尺寸距离可以为30nm。

此外，要将缺陷坐标(X₁,Y₁)转换至IC设计布局图案1110上的布局图坐标(X₂,Y₂)位置的目的，是要能判断此一缺陷影像1101是否会造成线路1102的断路或是短路的缺陷。然而，如前所述，缺陷影像1101 的坐标(X₁,Y₁)是藉由缺陷描检测机台来量测，其参考坐标可能是以晶粒11的第一参考原点坐标(X₀₁,Y₀₁)为中心；而IC设计布局图案 1110则有自己的参考原点坐标(X₀₂,Y₀₂)，经由光罩数据含布局图案参考原点坐标(X₀₂,Y₀₂)与标记布局图坐标的相对位置，当缺陷检测机台选定标记布局图坐标为参考原点坐标(X₀₁,Y₀₁)，则设计布局图案相对于缺陷检测机台的参考原点坐标(X₀₁,Y₀₁)即可计算至坐标转换系统中；另外，在缺陷检测机台量测晶圆10时，会因光学绕射等效应在线路1102边缘或角落产生圆弧形(rounding)，使得缺陷影像 1101的坐标(X₁,Y₁)离直角角落有一定偏差距离；而在IC设计布局图1110上的坐标，则是90度直角多边形图案。很明显的，同一参考原点坐标(X₀₁,Y₀₁)在晶圆10及参考原点的IC设计布局图1110上存在着一定偏差，此偏差即显示在坐标转换后的布局图案的坐标上，将由坐标偏差校正系统得出来并修正。最后，将经过偏差校正的缺陷数据转换缺陷文字及影像数据文件1140储存于内存单元23中。

再者，在某些情况下，缺陷影像1101的文件格式跟IC设计布局图 1110的文件格式不一致，例如缺陷影像1101的文件格式单位是 pixel、微米或奈米等，而IC设计布局图1110GDS的文件格式单位是微米或奈米等，这些不同文件格式之间，也可能存在着偏差。因此，在本发明的一个较佳实施例中，增加了一个精确校正的程序，如步骤200所示。步骤200的实际校正过程，请参考图4，是本发明的缺陷对设计布局图的坐标转换及偏差修正的校正流程图。首先，如图4中的步骤110及步骤120所示，是先取得设计布局图及取得缺陷数据，其过程与图2相同，故不再赘述。接着，请参考步骤210，是要将缺陷图像文件1001及IC设计布局图1110两者的尺寸调整成一致；例如:可以选择将缺陷影像1101的图像文件1001及IC设计布局图1110的单位尺寸调整为一致，即是pixel单位或微米、奈米等共同单位。之后，才能完成步骤220，将缺陷影像1101正确的转换至IC设计布局图1110上，如此，即可以先克服缺陷影像1101的文件格式跟IC设计布局图1110的图像文件1001格式不一致所造成坐标转换很大偏差的问题。

接着，为了使缺陷影像对设计布局图的坐标转换及偏差修正能够更完整的考虑到所有可能影响坐标转换精确度的因素都列入考虑。因此，本发明更进一步的提供较佳实施例，请参考图5，是本发明的尺寸调整的坐标转换流程图。如图5所示，首先，步骤2110是取得缺陷检测机台参数，例如:由数据处理单元21至内存单元23中取得缺陷检测机台的对准参考坐标以及尺寸等数据；或是由步骤2120 来取得IC设计布局图1110的参数，例如:由数据处理单元21至内存单元23中取得IC设计布局图1110的原始坐标、对准参考坐标以及尺寸等数据；以及由步骤2130来取得光罩(Mask)的参数，例如:由数据处理单元21至内存单元23中取得光罩参数的对准参考坐标、原始坐标、中心点坐标以及尺寸等数据。之后，如步骤2140所示，将取得的缺陷影像1101的尺寸、IC设计布局图1110的尺寸以及光罩制造的尺寸调整成一致后，才能完成步骤220，使用者须选定一个或数个标记图形(marker pattern)作为设定缺陷检测机台的对准参考坐标点，其中，标记图形可以是L型、十字型或矩形等容易对准的简单图形。在一般状况下，这些标记图形可能是被放置于晶粒的附近切割道(scribeline)上而非晶粒设计布局图上，光罩(Mask)数据含有切割道(scribe line)上各个标记图形、设计布局图角落及中心点坐标，故必须由光罩(Mask)的参数算出此标记点至IC设计布局图1110的原始坐标或对准参考坐标的距离，以使缺陷坐标至IC设计布局图1110的坐标转换系统可以由上述相对坐标关系计算转换而成，将缺陷影像1101的图像文件1001正确的缺陷坐标(X₁,Y₁)转换至 IC设计布局图1110上的坐标(X₂,Y₂)。最后，在本实施例中，经过步骤220的处理后，就可以确保无论是从坐标转换的修正或是在缺陷影像1101的图像文件1001与IC设计布局图1110间的实时图形匹配(real time pattern match)，都是以坐标偏差数据来进行偏差的修正，如步骤230所示。

请再参考图4，当步骤220已经将所有可能造成坐标偏差的因素都修正后，可以确认缺陷影像1101的图像文件1001已经修正并转换至 IC设计布局图1110上的一个缺陷布局图1111中的坐标(X₂,Y₂)；很明显的，每一个缺陷布局图1111具有不同的布局图案及不同的缺陷影像1101图案；例如，当晶圆10上可以形成1000个晶粒11D时，在将缺陷影像1101的缺陷坐标(X₁,Y₁)转换至IC设计布局图1110上的缺陷坐标(X₂,Y₂)时，有可能在每一个缺陷设计图案上形成偏差。因此，本发明进一步将提供三种方式来进行IC设计布局图1110上的缺陷坐标(X₂,Y₂)的校正。首先，如步骤2410所示，由数据处理单元21至内存单元23选择一个缺陷影像1101；例如:选择一个代表晶体管 (Transistor)组件的布局图案；接着，由数据处理单元21取得第一个缺陷布局图1111；再接着，由数据处理单元21取得相应第一组件的缺陷影像1101的图像文件1001后，一起在显示器屏幕51上显示出缺陷布局图1111及缺陷影像1101的图像文件1001；在一实施例中，所显示的缺陷布局图1111及缺陷影像1101的图像文件1001在尺寸单位上已经调成一致(例如:均已经调整为pixel单位或微米、奈米等单位)；之后，由执行校正人员以手动方式在显示器屏幕51上进行一定数量的比对及统计；例如:由执行校正人员以手动方式在显示器屏幕51上将缺陷布局图1111及缺陷影像1101的图像文件1001 以一设定坐标对准，如图6A的上半部所示。若显示出转换至缺陷布局图1111上的缺陷坐标位置(X₂,Y₂)与缺陷图像文件1001的新坐标位置(X₂’,Y₂’)位置不在同一个位置时，就要进行偏差的校正至新坐标位置(X₂’,Y₂’)；例如:由校正人员以手动方式将缺陷图像文件 1001的位置在缺陷布局图1111上相对的位置标示出新坐标位置 (X₂’,Y₂’)。很明显的，缺陷图像文件1001位置转换至缺陷布局图 1111上的实际缺陷坐标位置(也就是坐标偏差校正量)为 (X₂’-X₂,Y₂’-Y₂)，如图6A的下半部所示。之后，根据上述方式依序进行一定数量的坐标偏差校正量，例如:取得至少51笔的坐标偏差校正量；之后，如步骤250所示，由数据处理单元21汇整成一表格并经过统计分析后，可以得到一个在X轴及Y轴的平均坐标精度值(Average Coordinate_Precision Value)及坐标精度的标准偏差值 (StandardDeviation)的坐标修正阀值，如图6D所示。在一较佳实施例中，若数据处理单元21的内存容量及处理器速度够快时，是可以选择将缺陷布局图1111及每一个缺陷影像1101的图像文件1001 逐一比对后，例如:比对10,000个缺陷影像1101后，取得一个更精准的统计值来作为坐标偏差校正量或是修正阀值，对此，本发明并不加以限制。最后，如步骤260所示，在取得精准的统计值来作为坐标偏差校正量或是修正阀值后，可以根据所得到的坐标精度标准偏差值导入坐标转换系统，对转换至缺陷布局图1111上的缺陷影像 1101的坐标位置进行坐标偏差量校正，其中坐标偏差量为 (X₂’-X₂,Y₂’-Y₂)或是将坐标偏差量(X₂’-X₂,Y₂ ^’-Y₂)经过统计分析的 X轴及Y轴的平均坐标精度值及坐标精度的标准偏差值。最后，将进行坐标偏差量校正后的档案1150储存于内存单元23中。

此外，本发明也可以选择另一个校正的方式来得到精准的坐标偏差校正量。如步骤2420所示，由数据处理单元21取得第一个组件的缺陷布局图1111檔；接着，由数据处理单元21取得相应第一个组件的缺陷影像1101的图像文件1001后，一起在显示器屏幕51上显示出缺陷布局图1111及缺陷影像1101的图像文件1001；同样的，在一实施例中，所显示的缺陷布局图1111及缺陷影像1101的图像文件1001 在单位上已经调成一致(例如:均已经调整为pixel单位或微米、奈米等单位)；之后，再由执行校正人员经由图形用户接口(GraphicalUser Interface；GUI)直接以鼠标上的箭头(cursor)将实际缺陷影像1101与线路1102图案之间的位置在缺陷布局图1111的相应线路图案的位置上标示新坐标位置(X₂’,Y₂’)，如图6B的上半图所示；例如:由校正人员以手动方式以箭头(cursor)来将缺陷图像文件 1001的位置在缺陷布局图1111上相对的位置标示出新坐标位置 (X₂’,Y₂’)；之后，可以将缺陷影像1101的坐标位置(X₁,Y₁)转换并标示缺陷布局图1111上的坐标位置(X₂,Y₂)显示。若显示出转换至缺陷布局图1111上的缺陷影像1101的坐标位置(X₂,Y₂)与缺陷影像1101 的位置与缺陷布局图1111上的新坐标位置(X₂’,Y₂’)不在同一位置时，就可以得到偏差的校正，其中坐标偏差校正量为 (X₂’-X₂,Y₂’-Y₂)，如图6B的下半图所示。之后，如步骤250至步骤260 所示，根据上述方式依序进行一定数量的校正，其过程与方式与图 6A的过程相同，也是可以取得一个在X轴及Y轴的平均坐标精度值 (Average Coordinate Precision Value)及坐标精度的标准偏差值 (Standard Deviation)的坐标修正阀值，以作为偏差校正之根据及导入坐标转换系统，故不再赘述。

此外，本发明也可以选择另一个校正的方式来得到精准的坐标偏差校正量。如步骤2430所示，由数据处理单元21取得第一个组件的缺陷布局图1111檔；接着，由数据处理单元21取得相应第一个组件的缺陷影像1101的图像文件1001后，一起在显示器屏幕51上显示出缺陷布局图1111及缺陷影像1101的图像文件1001。同样的，在一实施例中，所显示的缺陷布局图1111及缺陷影像1101的图像文件1001 在尺寸单位上已经调成一致(例如:均已经调整为pixel单位或微米、奈米等单位)；之后，由数据处理单元21将缺陷布局图1111上的线路1113图案与缺陷影像1101的图像文件1001上的线路1102图案进行自动对准，如图6C的中间图所示；之后，可以将缺陷影像1101 文件的坐标位置(X₁,Y₁)在缺陷布局图1111上的位置标示出新坐标位置(X₂’,Y₂’)。若显示出转换至缺陷布局图1111上的缺陷坐标位置 (X₂,Y₂)与标示出的新坐标位置(X₂’,Y₂’)位置不在同一个位置时，进行偏差的校正，其中坐标偏差校正量为(X₂’-X₂,Y₂’-Y₂)，如图6C下半图所示。之后，如步骤250至步骤270所示，根据上述方式依序进行一定数量的校正，其过程与方式与图6A的过程相同，也是可以取得一个在X轴及Y轴的平均坐标精度值(Average Coordinate Precision Value)及坐标精度的标准偏差值(Standard Deviation) 的坐标修正阀值，以作为进行偏差校正之根据及导入坐标转换系统，故不再赘述。

上述的图6A、图6B及图6C都是说明本发明能够提供精确坐标偏差校正量的多个实施方式，因此，只要选择图6A、图6B及图6C中的任何一种方式，都能经由步骤250至步骤260所示，得到以坐标偏差校正量或是以精确的统计值来作为坐标偏差校正量或是修正阀值。

在完成步骤200后，本发明的「智能系统」已经取得缺陷影像1101 转换至IC设计布局图1110上的坐标位置偏差的校正之后，其中坐标偏差校正量为(X₂’-X₂,Y₂’-Y₂)或是坐标偏差校正量的统计值(也就是前述的坐标修正阀值)，例如:X轴及Y轴的平均坐标精度值(Average Coordinate Precision Value)及坐标精度的标准偏差值(StandardDeviation)。再接着，就是要判断缺陷影像1101产生在IC设计布局图1110档后，此一缺陷影像1101是否会造成断路 (open circuit)或短路(short circuit)等失败的致命缺陷。由于缺陷影像1101或其轮廓(contour)都是影像图形，而IC设计布局图 1110是GDS或OASIS格式，同时，IC设计布局图1110上并无缺陷图案，因此根本无法执行缺陷影像1101所造成的短路或是断路缺陷分析。又由于缺陷影像1101的轮廓可能是不规则的形状，因此，本发明提供一种缺陷影像1101的撷取(clip)缺陷轮廓方法，用以得出缺陷影像1101的缺陷尺寸大小及面积，作为断路或短路型失败的致命缺陷的基础。

如步骤140所示，也请同时参考图7A至图7D，是本发明的撷取缺陷影像的缺陷轮廓并重迭至设计布局图上的缺陷坐标位置的示意图。首先，「智能系统」由数据处理单元21从缺陷文字及影像数据文件1130中的图像文件1001取得一个缺陷影像1101的轮廓尺寸，包括X轴的最大尺寸及Y轴的最大尺寸。接着，由数据处理单元21根据所撷取得缺陷影像1101的轮廓尺寸，产生一个和缺陷轮廓最大X轴、 Y轴尺寸相同的多边形(Polygon)缺陷影像1103图案；例如:若X轴的最大尺寸为0.1微米及Y轴的最大尺寸为0.08微米，则多边形缺陷影像1103图案的面积0.008平方微米(μm²)，如图7A下方的箭头。再接着，将撷取缺陷影像1101的轮廓图案或多边形的缺陷图案1103重迭 (Superposition)或是映射(mapping)至校正后的缺陷布局图1111 的坐标(X₂’,Y₂’)或是坐标偏差校正量为(X₂’-X₂,Y₂’-Y₂)或是坐标偏差校正量的统计值上，据以判断此一撷取后的缺陷影像1101或是多边形缺陷影像1103图案大小是否对缺陷布局图1111档上的线路 1113产生短路或是断路等的致命缺陷的影响；如图7B左边的缺陷布局图1111所示，即为一种短路的系统缺陷，即两个线路1113被一个缺陷影像1101连接在一起；又如图7B右边的缺陷布局图1111所示，即为一种断路的系统缺陷，即一个线路1113被一个缺陷影像1101完全覆盖而形成阻断。接着，才可以利用步骤150或步骤160判断缺陷图案1001或是缺陷布局图1111上是否有断路或短路型的致命缺陷。

接下来，进行步骤150的关键区域分析(Critical Area Analysis， CAA)方法。当数据处理单元21已经将撷取的多边形缺陷影像1103面积重迭至缺陷布局图1111上的相对缺陷影像1101坐标处，此时，就可以使用关键区域分析方法来分析此一撷取的多边形缺陷影像 1101于缺陷布局图1111上之关键区域，并可以判断出断路或短路型失败的缺陷的机率值；此一缺陷的机率值即是致命缺陷指数(KDI)，也就是CAA值。例如:工程师将每一个撷取的多边形缺陷影像1101图案重迭至缺陷布局图1111上，并据以判断是否会造成线路1113的短路或是断路，同时，工程师也可以根据多边形缺陷影像1103图案与线路1113的关键区域面积大小来判断出致命缺陷机率值。如图7C所示(乃是图3C缺陷图形6)的致命缺陷判断，当撷取的缺陷影像1101 图案或是撷取的多边形缺陷影像1103图案的尺寸远小于线路1113的尺寸或是线路1113之间的距离时；例如:当多边形缺陷影像1103 图案的尺寸为0.008μm²时，而线路1113的宽度及线路1113之间距尺寸都为0.1μm时，则无论是缺陷影像1101图案或是撷取的多边形缺陷影像1103图案都不会对线路1113造成断路或短路型的系统缺陷，则判断关键区域面积为0，故致命缺陷指数KDI＝0；若当多边形缺陷影像1103图案的尺寸(为0.001μm²时)与线路1113的宽度尺寸(为 0.1μm时)相当或接近时，虽然会造成线路1113的断路或短路，但因缺陷影像1101图案或是多边形缺陷影像1103落在缺陷布局图 1111的线路1113上的机率是与缺陷布局图1111上的线路1113多少有关。又如图7C所示，当线路1113的关键区域面积只占缺陷布局图 1111总坐标偏差范围区域的1/10时，则判断关键区域面积为0.1，故致命缺陷指数KDI＝0.1，也就是说，多边形缺陷影像1103图案会造成图7C的缺陷布局图1111上的线路1113断路或短路的机率为0.1。

同样的，再以图7D来说明如何分析及判断致命缺陷指数的实施。如图7D所示，本发明所使用的关键区域分析(Critical Area Analysis)方法是常被使用于Design ForManufacturing的良率模拟分析，也就是分析IC设计布局图的关键区域。在进行模拟分析时，是假设有一组缺陷以随机数方法任意放置于一任意坐标上，判断有多少缺陷影响良率并据以估计出可能的良率。本发明所使用的关键区域分析方法，是将缺陷检测机台的缺陷数据中，撷取缺陷影像1101及其缺陷尺寸大小、面积，将其转换至缺陷布局图1111上的相应坐标上，并计算出此坐标偏差范围区域(如前所述的，因为缺陷检测机台移动控制马达精度造成的偏差，缺陷可能在此坐标偏差范围区域的任一坐标)内的缺陷布局图1111之关键区域，而致命缺陷指数(KDI)是分析得出的关键区域面积除以坐标偏差范围区域面积 (即缺陷布局图1111的面积)，并据以计算出断路或短路型失败的缺陷的机率值，即是致命缺陷指数(KDI)。如图7D左边的示意图所示，当缺陷影像1101图案或是撷取的多边形缺陷影像1103图案都不会对线路1113造成断路或短路型的系统缺陷，则判断关键区域面积为 0，则判断缺陷取样的KDI值等于0或趋近于0时，代表缺陷造成线路断路或短路(即晶粒失败)的机率愈低。如图7D右边的示意图所示，当缺陷影像1101或是撷取的多边形缺陷影像1103图案的尺寸(为 0.001μm²时)与线路1113的宽度尺寸(为0.1μm)相当或接近时，就会造成线路1113的断路或短路，此时就需要计算出造成断路的关键区域面积(Open Critical Area；OCA)及造成短路的关键区域面积 (Short Critical Area；SCA)，如图7E中的虚线所示区域，由于断路的关键区域面积及短路的关键区域面积都会造成系统缺陷或是随机缺陷，故需要将两者的关键区域面积相加之后，再除以坐标偏差范围区域面积(如前述偏差范围为-0.5μm～+0.5μm的光学缺陷检测机台进行缺陷扫描检测后，则缺陷布局图1111的坐标偏差范围区域面积为1μmx1μm)；例如:当缺陷布局图1111中的导线尺寸为 50nm，而导线与另一导线间的尺寸距离为30nm时，而当缺陷影像 1101图案的尺寸为60nm时，很明显的，当尺寸为60nm的缺陷影像1101无论落在缺陷布局图1111中的哪个位置都会造成致命缺陷，因此，当断路的关键区域面积(OCA)为0.7μm²及造成短路的关键区域面积(SCA)为0.3μm²时，则KDI值等于0.7μm²+0.3μm²/1μmx1μm＝1；因此，判断缺陷取样的KDI值等于1 或趋近于1；当判断结果为KDI值等于1或趋近于1时，代表缺陷造成线路断路或短路(即晶粒失败)的机率愈高，缺陷取样的选取机会愈大。最后，这些缺陷的多边形缺陷影像1101图案的缺陷机率值会记录至内存单元23中。

此外，本发明也可以选择步骤160，直接在撷取一个具有缺陷影像1101所在的图像文件1001(此图像文件1001如前所示，包括缺陷轮廓影像1101及其相对于邻近线路的位置)之后，将其与图像文件 1001相对应的缺陷布局图1111重迭(如图6C中间的示意图)，用以进行判断缺陷影像1101是否造成断路或短路型失败缺陷。例如:当数据处理单元21直接将撷取到的一个具有原始缺陷影像1101轮廓的图像文件1001与相对缺陷影像1101所在的缺陷布局图1111进行重迭后，此时，数据处理单元21或是工程师可以根据原始缺陷影像 1101的轮廓与缺陷布局图1111经过图形比对匹配后的重迭位置来判断是否为断路(OpenCircuits)型失败缺陷或是否为短路(Short Circuits)型失败缺陷；如果均判断结果为断路或短路型失败时，判断是属于致命缺陷，则判断致命缺陷指数(KDI)为1；如果判断结果为均无断路或短路型失败时，判断是属于非致命缺陷，则判断致命缺陷指数(KDI)为0。最后，将这些缺陷影像1101的致命缺陷指数 (KDI)判断结果记录至内存单元23中。很明显的，由于本实施例是直接将撷取到具有原始缺陷影像1101轮廓的图像文件1001与相对缺陷影像1101所在的缺陷布局图1111进行重迭后，就可以直接判断缺陷影像1101的致命缺陷指数(KDI)值；因此，在进行步骤160的一个较佳实施例是，先经过图4或图5的步骤后，也就是在取得正确的原始缺陷影像1101轮廓的坐标以及精准的转换出相对缺陷影像 1101的坐标所在的缺陷布局图1111是关键的；此外，在进行步骤160 的另一较佳实施例是缺陷影像1101的图像文件1001是通过SEM扫描的图像文件。再次强调，由于SEM扫描的精度高，故扫描到的原始缺陷影像1101就是实际缺陷所在位置，此时，就已经知道缺陷影像 1101的致命缺陷指数(KDI)值，也因此，在本实施例中，致命缺陷指数(KDI)的值祇有1或0；而选择直接将具有原始缺陷影像1101轮廓的图像文件1001与相对缺陷影像1101所在的缺陷布局图1111进行重迭的目的，就是要知道缺陷影像1101是在缺陷布局图1111上的哪个位置，以便后续可以针对造成致命缺陷的缺陷布局图1111进行必要的布局图修改。

根据上述，在进行缺陷影像1101的致命缺陷指数(KDI)或是关键区域分析(CAA)分析时，本发明的「智能系统」可以选择使用具有原始缺陷影像1101轮廓的图像文件1001来与相对缺陷影像1101所在的缺陷布局图1111进行重迭，如步骤160所示；也可以选择使用撷取的缺陷影像1101面积来重迭至IC设计布局图1110上的相对缺陷影像1101坐标上，如步骤150所示；对此，本发明并不加以限制。

根据前述，一般在进行晶圆10的缺陷影像1101扫描时，为达到快速扫描之目的，大都是选择由显微镜设备、电子束(E-beam)检测机台、光学检测机台、缺陷扫描仪或照相机等光学设备，来快速获得晶圆上的缺陷数据(例如:缺陷的尺寸、宽度、大小、坐标或轮廓等)。由于在使用前述的光学设备进行缺陷影像1101扫描时，光学设备与被扫描的晶圆10之间可能会有一些光学设备本身镜头及波长的扫描检测的分辨率(Resolution)不足以清晰呈现缺陷影像，例如:当缺陷影像1101失焦(defocus)后，就会造成缺陷影像1101 的边缘模糊，使得扫描到的缺陷影像1101较实际的缺陷图案更大，会造成致命缺陷的误判。此外，每一种光学扫描设备都有一定的精度限制，当精度不足时，会造成扫描缺陷及判别所使用的最小单位相对于最小尺寸布局图案更大，这种造成缺陷影像1101的模糊失焦的情形，也会造成致命缺陷的误判。例如:当光学设备的分辨率 (Resolution)单位为50奈米，而缺陷影像1101实际的X轴或是Y 轴尺寸均为35奈米时，则光学设备其所能判断出的缺陷影像1101 的最小尺寸为50奈米；这个结果会造成在缺陷文字及影像数据文件1130中的原始检测缺陷报告是以扫描比对分析的最小单位的倍数来纪录所扫描侦测的缺陷影像1101尺寸及面积，而此一缺陷影像1101的尺寸及面积是远大于用精度1、2奈米等级的电子显微镜 (SEM)所照出的实际缺陷影像1101尺寸及面积；很明显的，此一原始缺陷尺寸的不正确会影响到致命缺陷指数，即可能造成误判非致命缺陷或低风险致命缺陷成高风险致命缺陷；例如:实际缺陷影像 1101尺寸及面积不会造成断路或短路型失败的缺陷，但因为最小单位的精度不足模糊失焦的结果是会造成缺陷报告的多个缺陷影像 1101面积过大而判断为风险较高的致命缺陷，将会降低真正断路或短路型失败缺陷被取样的机率，而造成良率改善缓慢或是成本增加等问题。很明显的，此一缺陷影像1101原始检测缺陷报告之缺陷尺寸，因扫描比对的最小单位的精度不足，需要进一步校正成接近实际的缺陷尺寸，才能做出精确的判断，提升断路或短路型失败缺陷取样的成功率。

为了解决上述光学设备在扫描晶圆10过程中的失焦问题，本发明提供一种对缺陷影像1101的缺陷尺寸及面积进行校正的方法。如图 8A的步骤500所示，其中，图8A是本发明建立缺陷尺寸、面积的校正系统的流程图，而准确的缺陷尺寸校正乃是关键区域分析(CAA)及致命缺陷指数(KDI)精确度校正的不二法门。图8B的最左端是由数据处理单元21从缺陷文字及影像数据文件1130中读取缺陷检测报告提供的原始缺陷尺寸、面积；接着，在由数据处理单元21从缺陷文字及影像数据文件1130中撷取分辨率高的缺陷图像文件的缺陷尺寸；在依较佳实施例中，分辨率高的缺陷图像文件为SEM所取得的图像文件尺寸、面积；再接着，根据分辨率高的缺陷图像文件尺寸来校正原始缺陷轮廓尺寸及转成多边形缺陷图案；图8C是表示最左端的原始缺陷尺寸经过分辨率高的缺陷图像文件校正后的近似实际缺陷轮廓尺寸的缺陷尺寸表；详细说明如下。

如图8A所示，本发明的关键区域分析及致命缺陷指数校正的流程图500是由数据处理单元21取得缺陷文字及影像数据文件1130开始；首先，如步骤120所示，由数据处理单元21自缺陷文字及影像数据文件1130中取得原始缺陷数据(包括文本文件及缺陷图像文件案)；接着，如步骤510所示，由数据处理单元21从缺陷文字及影像数据文件1130中的缺陷文字取得多边形缺陷影像1103在X轴及Y轴的原始缺陷尺寸(original defect size)及缺陷面积(area)；当扫描缺陷的光学设备精度不足(即扫描出的缺陷尺寸较实际缺陷尺寸还大时)，例如:当一个光学设备的精度为50奈米时，其所检测出的最小缺陷尺寸为50奈米，故当原始缺陷尺寸小于50奈米时，光学设备是以50奈米的倍数为单位呈现，故光学设备检测出的最小缺陷尺寸和精度较高的SEM照片(例如:精度单位为2奈米)所检测出的最小缺陷尺寸有偏差；例如:图8C中的第3个缺陷影像1101的原始尺寸是 X轴为50奈米及Y轴为50奈米；而第4个缺陷影像1101的原始尺寸是X 轴为150奈米及Y轴为150奈米，例如:图8C中的第3个原始缺陷影像 1101的致命缺陷指数判断为0.4；而第4个缺陷影像1101的致命缺陷指数判断为1。接着，如步骤520所示，数据处理单元21从内存单元 23撷取每一个经过确认为精准度高的缺陷影像1101并得到缺陷轮廓尺寸(image contour defect size)及缺陷轮廓面积；例如:当所使用扫描式电子显微镜(SEM)照片的分辨率为3奈米时，可以解析出图8C中的第3个缺陷影像1101的精确尺寸是X轴为35奈米及Y轴为35 奈米；而第4个缺陷影像1101的精确尺寸是X轴为100奈米及Y轴为 120奈米。因此，经过本实施例的校正后，可以得到精准校正后的致命缺陷指标(KDI)；例如:图8C中的第3个缺陷影像1101在校正后的实际致命缺陷指数修正为0.1；而第4个缺陷影像1101在校正后的的实际致命缺陷指数修正为0.55。再接着，如步骤530所示，应用统计方法对多个原始缺陷尺寸、缺陷面积组和多个精准度高的缺陷轮廓尺寸、缺陷轮廓面积组进行校正并找出最佳统计方法；接着，如步骤540所示，建立使用统计方法的缺陷尺寸校正系统及量测不确定度分析，将在线执行快速缺陷检测的光学设备所产生的原始缺陷尺寸数据转换成近似实际的缺陷尺寸数据，而实际转换过程，将在下一段详细说明。此外，要强调的是，即然缺陷检测最精准的是 SEM机台，为何不直接使用，而要经过复杂的校正程序。这是由于缺陷检测是在晶圆10完成制造后才进行，而SEM虽然精确但实际操作过程复杂，故其检测能力仅能处理约1％的原始缺陷尺寸资料，为了加速制程时间，所以无法使用SEM来处理所有缺陷，只能使用检测速度较快的光学设备来快速的扫描；因此，如果不进行缺陷尺寸校正，如上所述，造成致命缺陷指数误判，除了影响缺陷分类外，也会影响缺陷良率的改善，进而造成制造时间及成本的增加；如步骤550所示，经由缺陷尺寸校正等于实际提升关键区域分析得出的致命缺陷指数准确度和精准的判别致命缺陷。在本实施例中，要选择多少的SEM的精确缺陷影像来执行统计即修正，本发明并不加以限制。接着，再进一步说，如果SEM设备的扫描速度改进或是有其他先进的扫描设备可以快速地提供所有缺陷的处理，则缺陷的致命缺陷指数就可以使用先前已说明过的步骤160来得到精确的结果。因制程继续微缩，例如布局图最小尺寸1、2奈米或低于1奈米时，逐渐和SEM精度相当或更小，上述缺陷尺寸校正系统及方法，仍然适用于新的缺陷检测机台及照相机台，在此不加以限制。

请继续参考图8C，说明半导体厂在线缺陷检测机台扫描晶圆产生的缺陷报告为不准确的原始缺陷尺寸数据，经由本「缺陷尺寸校正系统」的校正及量测不确定度分析，转换成近似实际的缺陷尺寸数据的缺陷尺寸校正流程。8A及图8B所示。如步骤540所示，数据处理单元21可以对每一个缺陷影像1101在校正前的原始缺陷尺寸 (original defect size)与校正后的真实缺陷影像(real defect size)进行一个统计运算，用以建立一个统计模型，并根据此统计模型来修正缺陷影像1101在X轴及Y轴的尺寸；例如:由致命缺陷指数为1的缺陷影像1101进行校正后的统计模型定义出一个校正因子 (factor)＝0.85；例如:图8C中的第4个缺陷影像1101的原始尺寸是X 轴为150奈米及Y轴为150奈米，再经过步骤540后，需要将缺陷影像 1101或是多边形缺陷影像1103的原始尺寸与因子(factor)＝0.85相乘，因此可以直接得到修正后的缺陷影像1104或修正后的多边形缺陷影像1105的尺寸是X轴为130奈米及Y轴为130奈米。或是由致命缺陷指数为0.5的缺陷影像1101进行校正后的统计模型定义出一个校正因子(Calibration factor)＝0.9，其转换过程如前所述，不再赘述。之后，如步骤550所示，数据处理单元21根据统计模型定义出因子，自动对每一个缺陷影像1101进行校正并重迭至IC设计布局图 1110上的相对缺陷影像1101坐标处。最后，由数据处理单元21或是工程师重新判断校正后，可以得到每一个缺陷影像1101较精确的致命缺陷指数。

经过图8A、图8B、及图8C的校正过程，可以更精确的得到实际的缺陷尺寸数据，因为致命缺陷指数是和缺陷尺寸呈正向关系，不正确的缺陷尺寸数据将会造成高致命缺陷指数缺陷数量偏高，选取断路或短路型失败的缺陷变得更困难，增加良率改善的时间及成本。图8C表的致命缺陷文字及影像数据文件1160即显示校正前及经过校正后的缺陷尺寸。很明显的，在上述的实施例中，直接选择使用 SEM的缺陷扫描档案进行校正，为最佳之效果；其次为阀值，同时，当决定阀值的样本愈多时，阀值的统计值会愈接近SEM的扫描结果。

在经过图2中的步骤150及步骤160的缺陷断路或短路型失败的分析及步骤500的校正之后，本发明可以进一步对缺陷影像1101进行分类。如步骤170所示，藉由前述步骤对缺陷的校正结果，将缺陷分类成非致命缺陷(Non-killer defect)或是致命缺陷(Killerdefect)。例如，步骤150执行结果是以致命缺陷指数(KDI)值、缺陷讯号参数(defectsignal parameter)以及是否有和缺陷图形数据库及高失败频率的缺陷数据库的图形匹配者，来进行分类；其中，上述的缺陷讯号参数是针对或选择一个具有缺陷影像1101的图像文件1001并使用影像分析二度空间里每一个像素pixel上的强度值 (intensity或brightness)，如图11A所示，其中横轴是以强度值及纵轴是以像素数量为单位；藉由图11A来分析缺陷图案相对其周围背景图案的对比值(contrast)及判断此缺陷图案及其光影变化是在背景的上层或底下的极性值(polarity)。而步骤160执行结果是以缺陷轮廓和二个不同的多边图案(polygon)重迭或是和一个多边图案重迭，也是将缺陷分类成非致命缺陷或是断路或短路型失败的致命缺陷，详细执行方式，如后说明。

另外，利用图2步骤180建立缺陷图形数据库(defect pattern library)及高失败频率的缺陷数据库(frequent failure defect library)；其中，缺陷图形来源之一，包括:违反设计绘图准则 (design rule check error)的布局图形，例如距离准则为30奈米，实际图案为28奈米，因缩小制程窗口，较易造成低良率，会被选入缺陷图形数据库，如图11B所示。另一缺陷图形来源是在进行制造优化设计(DFM,Design for Manufacturing)模拟测试分析IC设计布局图1110时，是否出现因制程窗口仿真分析值风险较高，亦可能造成低良率，须要进一步比对晶圆上实际相对位置上是否有缺陷造成断路或短路，故被选入缺陷图形数据库，如图11C上的X标记所示。此外，在建立高失败频率的缺陷数据库(frequent failuredefect library)方面，是通过结合多笔由光学设备实际扫描出的缺陷影像 1101数据后，再使用图形匹配方法，取得一致或相似图形的图案，建立于高失败频率缺陷数据库，如图11D所示，当设计布局图上的线路愈密集处，即属于高失败频率的缺陷图案，需要进一步比对晶圆上实际相对位置上是否有缺陷造成断路或短路，故会列入高失败频率的缺陷数据库。因此，用户可以将系统缺陷布局图1111、故障分析(failure analysis)发现的断路或短路型缺陷布局图案、违反设计规则(DRC error)之布局图案、制造优化设计仿真测试为风险布局图案(Design For Manufacturing check as weak pattern)均建立于缺陷图形数据库，用户亦可引用同一发明人于2013年核准的专利号码US8607169B2关于高失败频率的缺陷数据库(frequent failure defect library)的专利方法，建立高失败频率的缺陷数据库。步骤170便会将缺陷检测机台侦测的缺陷数据和缺陷图形数据库及高失败频率的缺陷数据库执行图形匹配(pattern match同一发明人于2016年核准的中国台湾专利号码第I534646号)，找出相同或相似的缺陷布局图案来进行缺陷分析。

此外，请参考图9，是执行缺陷轮廓和布局图案的多边图案比对分析的流程图。如图9所示，是藉由步骤160执行缺陷轮廓和布局图案的多边图案比对分析来判断有无断路或短路型失败的缺陷之后进行分类。其中，如步骤1610所示，假如缺陷影像1101位置在缺陷布局图1111的坐标偏差范围内无线路1113图案或是为非实际线路的虚拟布局图案(dummypattern)，故无断路或短路型失败可能，此判断为虚拟图案缺陷(dummy pattern defect)，如图11E所示，属于非致命缺陷(Non-killer defect)。接着，如步骤1620所示，假如缺陷影像1101位置在缺陷布局图1111的坐标偏差范围内有线路1113图案，但由步骤160执行缺陷轮廓和布局图案的多边图案比对分析，并无断路或短路型失败可能，此判断为零风险缺陷(nuisance defect)，如图11F所示，缺陷布局图1111中只有一区有线路1113且此线路尺寸远大于缺陷影像尺寸，故无论缺陷影像落在此区域中，都不会造成断路或短路型失败的可能，故属于非致命缺陷(Non-killer defect)。再接着，如步骤1630所示，假如缺陷影像1101位置在缺陷布局图1111的坐标偏差范围内有线路1113图案，但由步骤160执行缺陷轮廓和布局图案的多边图案比对分析，可能存在断路或短路型失败，此为断路或短路型失败缺陷(open or short defect)，如图7D在KDI＝1所示，故属于致命缺陷(Killer defect)。

最后，请参考如图10，是本发明的缺陷分类流程图。如图10所示，取得缺陷讯号数据及KDI值，依据每个缺陷的致命缺陷指数KDI值及讯号参数值，加上有无和缺陷图形数据库及高失败频率的缺陷数据库执行图形匹配的缺陷，将缺陷分类成非致命缺陷(Non-killer defect)及致命缺陷(Killer defect)，提供缺陷取样的依据。藉由步骤1710取得缺陷数据及分析的缺陷讯号数据，而步骤1720，则是取得步骤150关键区域分析方法计算的缺陷致命缺陷指数KDI值，步骤1730则是依据每个缺陷的致命缺陷指数KDI值及缺陷讯号参数值，加上有无和缺陷图形数据库及高失败频率的缺陷数据库执行图形匹配的缺陷，将缺陷做分类；其中，缺陷图形数据库请参考图11A 至图11G。之后，步骤1740则是判断有无断路或短路型失败可能，例如:当判断缺陷的致命缺陷指数KDI值等于0时，则不论缺陷讯号参数值为多少(如图11A所示)，判断此为虚拟图案缺陷(如图11E所示)，属于非致命缺陷(Non-killer defect)，要被过滤掉，也就是在后续执行缺陷取样分析时，可以不计入缺陷的选择；例如:在5000 个缺陷影像1101中，有3000个属于非致命缺陷时，则在缺陷取样分析时，即将这3000个缺陷不计入缺陷的选择。而在步骤1750，则是当判断出缺陷的致命缺陷指数KDI值等于或是趋近于0时，不论缺陷讯号参数值为多少，判断此为零风险缺陷(如图11F所示)，也属于非致命缺陷(Non-killer defect)，因此，同样也要被过滤掉，其过滤方式如步骤1740，不在赘述。

接着，进行步骤1760。首先，是针对未被过滤掉的缺陷进行分类，例如:选择将高致命缺陷指数KDI值(例如:0.75～1)及高缺陷讯号参数值列为第一优先取样群；其次，选择高致命缺陷指数KDI值(例如:0.75～1)及中等缺陷讯号参数值列为第二优先取样群；再接着，选择将中间值的致命缺陷指数KDI值(例如:0.5～0.75)及高缺陷讯号参数值列为第一优先取样群；其次，将中间值的致命缺陷指数KDI 值(例如:0.5～0.75)及中间值的缺陷讯号参数值列为为第二优先取样群；要说明的是，以上均是属于高风险致命缺陷(high riskkiller defect)的取样群是必须进行修改的缺陷群；但若需要在最短的时间内完成缺陷群的修改时，则可以更优先选择分类为第一优先取样群，包括:选择高致命缺陷指数值及高缺陷讯号参数值列的取样群以及选择中间值致命缺陷指数值及高缺陷讯号参数值列的取样群；对于如何决定取样群，本发明并不加以限制。

再其次，是选择将低致命缺陷指数KDI值(例如:0.2～0.5)，以及高、中缺陷讯号参数值作为另一取样群，由于已是属于低风险致命缺陷(low risk killer defect)，缺陷取样优先次序列为第三优先取样群，仅做些微缺陷取样；至于最低致命缺陷指数KDI值(例如:<0.2)，例如:属于极低风险致命缺陷及低缺陷讯号参数值等，均是属于极低风险致命缺陷(negligible risk killer defect)，此种缺陷近似零风险缺陷(nuisance defect)，非常近似于非致命缺陷(Non-killer defect)，故不需列入缺陷取样或是也列入要被过滤掉的取样群。上述的过程，已经将晶圆10上所有的缺陷影像 1101进行了分类及取样，因此这些分类及取样的结果会继续在缺陷文字及影像数据文件1130(显示于图3B)中扩充(将在后续的图14G 及图15J中说明)，也就是将每一个缺陷影像1101都标示出是属于哪一取样群；当然，扩充后的缺陷文字及影像数据文件1130也会更新并储存在内存单元23中。

此外，如步骤1770所示，在完成步骤1730的缺陷分类后，及可以选择和缺陷图形数据库及失败频率高的缺陷数据库执行图形比对匹配，如有相同或相似的缺陷，且是属于警戒缺陷，则必须被取样；但假如是属于假性缺陷布局图案(如图11G所示)，则是将假性缺陷过滤掉。

根据上述之说明，本发明的「智能型的缺陷校正系统与其实施方法」是以缺陷坐标及缺陷尺寸校正系统提升缺陷的关键区域分析准确度，提升判断半导体缺陷有无造成断路或短路型的致命缺陷精准度，将非致命缺陷过滤排除在缺陷取样，再结合缺陷讯号参数，将致命缺陷及其风险分类等级作为缺陷取样优先级，相较于传统方法以缺陷讯号强度值及缺陷尺寸大小为缺陷取样标准，提升发现真正断路或短路型的致命缺陷的能力，缩短缺陷良率学习曲线及提升良率，提早量产可增加营收，而良率提升可降低成本。

接着，请参考图12A，是目前从研发至量产阶段的缺陷分析架构示意图。如图12A所示，在奈米先进制程从研发至量产阶段，IC设计公司都会选择由共享光罩(wafer shuttle)111开始，然后，在量产阶段才会选择自家独立光罩112。一般IC设计公司会在研发阶段，参与共享光罩111的计划，多家IC设计公司可以先设计一个或是多个小的模块芯片设计图(module chip design)，例如:A公司的设计档案放在共享光罩111的M1上，B公司的设计档案放在共享光罩 111的M2及M3上，C公司的设计档案放在共享光罩111的M4上等。当 IC设计公司完成产品线路设计及设计绘图后，可以选择交由半导体厂完成光罩，最后，由半导体厂负责制程开发及设备机台参数调整至最佳生产条件。很明显的，实际在晶圆上制造成具有功能性的芯片，是属于半导体厂制程工程师的专长，因此，就晶圆制造过程而言，是不会有任何问题。然而，在执行缺陷检测时，目前也是交由半导体厂的制程工程师，在在线(in-line)执行缺陷扫描检测晶圆，以得到晶圆10上每一个制程(例如:poly layer层次一；简称poly1) 的缺陷1101分布资料。接着，也是由半导体厂制程工程师进行分析，以找出晶粒失败所造成的良率问题。由于在奈米先进制程里，因为缺陷尺寸变小，所以扫描检测出的缺陷1101数量愈来愈多，例如:随机缺陷(random defects)有数千至数万个。接着，却只能根据经验选取或取样100至200个的随机缺陷至SEM照相，来确认这些被取样到的缺陷是否会造成线路1102的短路或断路。很明显的，这种依靠制程工程师使用随机缺陷抽样的良率分析方式，其命中短路型 (short circuit)及断路型(open circuit)的致命缺陷(killerdefect)的机率甚低。实际上，无论制程工程师如何的执行取样，其也只是得到一部份致命缺陷的SEM照片及分析出是由那些制程或设备机台所产生，但仍有大部份未被取样照相的短路型及断路型的致命缺陷不在SEM照片里，故现行由制程工程师来执行良率改善的效率差，通常需要数年才能达到良率的改善目标，以致延迟达到好的量产良率目标。这是目前IC设计公司与半导体厂运作模式过程中的缺陷检测及提升良率方式，完全靠制程工程师的经验及运气，分析找出良率失败故障的原因，限制了快速解决缺陷良率的机会。

图12B，是本发明从研发至量产阶段的「半导体厂缺陷操作系统」的缺陷分析架构示意图。如图12B所示，在奈米先进制程，同样的，一般IC设计公司会在研发阶段，参与共享光罩111计划，也会如图12A所述的方式，多家IC设计公司可以先设计一个或是多个小的模块芯片设计图，例如:A公司的设计档案放在共享光罩111的M1上等，不再赘述。同样的，在IC设计公司30负责产品线路设计及绘图后，可以选择交由半导体厂20完成光罩，最后，由半导体厂20负责制程开发及设备机台参数调整至最佳生产条件，同时，也是由半导体厂的制程工程师，在在线(in-line)执行扫描检测晶圆10上的缺陷，用以得到晶圆10上每一个制程层次(例如:1层Poly layer及10层金属制程)上的缺陷1101分布数据。接着，经由「半导体厂缺陷操作系统」或称「缺陷作业平台」50的比对及判断，用以得到这些多个层次上的多个可能致命缺陷(killer defects)1101资料后，IC设计公司30就可以根据「缺陷作业平台」50处理后所得到的这些实际在晶圆10各层次上产生致命缺陷1101的报告数据，找出可能符合晶粒序号、坐标位置、制程层次、致命风险等级的缺陷位置，进行故障分析(failure analysis)。很明显的，通过「缺陷作业平台」50 所提供的致命缺陷1101的报告资料，可以找出那些不在SEM照片里的大部份未被取样照相的短路型及断路型的致命缺陷1101，弥补在线取得真正失败的缺陷效率不足之处。然后，由IC设计公司30根据致命系统缺陷1101所在位置，直接在布局图形编辑(layout editor) 之图形接口(GUI)上修改IC设计布局图1110。如此，藉由本发明所提供的「缺陷作业平台」50，IC设计公司30在芯片制造的每一层次的制程过程中，可以参与半导体厂20的『良率』分析及修改IC设计布局图1110，因此，可以更容易及更快速达到好的量产良率目标，这是新型态IC设计公司30与半导体厂20运作模式快速解决缺陷良率的方式。

再接着，请参考图13A，是本发明「半导体厂缺陷操作系统」的架构示意图。如图13A所示，半导体厂20根据IC设计公司30所提供的IC设计布局图1110来制造出光罩之后，再由半导体厂20进行每一层次的制造及缺陷检测，并且由半导体厂20提供每一层的原始缺陷数据文件至「缺陷作业平台」50中储存。原始缺陷数据文件包含: 缺陷文字及影像数据文件1130，其中，在缺陷文字及影像数据文件 1130中，记载每一缺陷影像1101的内容包含晶粒11的编号以及缺陷影像1101的序号(identification number)、产品名称、缺陷检测步骤、批号、缺陷检测机台编号、缺陷序号、缺陷坐标(X₁,Y₁)及粗略的缺陷影像尺寸(包括:X方向的最大尺寸及Y方向的最大尺寸) 等。最后，将缺陷文字及影像数据文件1130传递并储存于「缺陷作业平台」50的内存单元23中。接着，由「缺陷作业平台」50对这此缺陷数据进行坐标转换，这是因为半导体厂20所检测到这些形成在晶圆10上的缺陷1101坐标位置与设计图案上的坐标位置不相同，故必须将形成在晶圆10上的缺陷坐标位置转换至IC设计布局图1110 的坐标位置后，才能执行缺陷分析。其次，必须经由流程图100中的步骤200、步骤300及步骤500进行坐标校正及缺陷尺寸校正；例如:在本发明所提供的「缺陷作业平台」50中来执行步骤200及步骤 300的坐标校正及缺陷尺寸校正；接着，由「缺陷作业平台」50中来执行流程图100中的步骤150及步骤160的关键区域分析(CAA, Critical Area Analysis)方式，用以将非致命缺陷滤除，之后，才能将致命缺陷交由IC设计公司30去判断哪些缺陷图形是属于系统缺陷中的致命系统缺陷图形群组(killer systematic defect pattern groups)以及哪些是属于随机缺陷中的致命随机缺陷 (killer random defects)等的分析。

当系统缺陷的检测数据可能达到一百万个以上的缺陷数目时，IC 设计公司30是不可能执行分析的，故必须先进行处理，例如:经由本发明所提供的「缺陷作业平台」50来执行系统缺陷图形分组(pattern grouping)及关键区域分析(CAA)，也就是先通过执行系统缺陷图形群组分组(即已经将一百万个以上的系统缺陷数目降低至一万个系统缺陷图形群组)，再以CAA分析方式过滤掉非致命系统缺陷图形群组及低风险系统缺陷图形(换句话说，此时，即已经将一万个缺陷数目降低至一千个致命系统缺陷图形群组)。之后，IC 设计公司30可以选择将这一千个致命系统缺陷图形群组所在位置的数据储存在记忆装单元33中，或是直接与「缺陷作业平台」50连接以取得这一千个致命系统缺陷图形群组所在位置的数据。接着，再由数据处理单元31根据这一千个致命系统缺陷图形群组所在的位置，在布局图形编辑之图形接口(GUI)上修改IC设计布局图1110，也可以选择再从一千个系统缺陷图形群组取样一定数量(例如:500 个)的系统缺陷图形群组进行SEM的照相，并在确认致命系统缺陷图形的位置后，根据致命系统缺陷图形所在的位置，在布局图形编辑之图形接口(GUI)上修改IC设计布局图1110，用以解决系统缺陷中的致命系统缺陷来提高良率。最后，由IC设计公司30将修改后的IC 设计布局图1110存回至「缺陷作业平台」50的内存中

另外，由于随机缺陷的检测数据可能是数千至数万个缺陷数目，由本发明所提供的「缺陷作业平台」50至少需要执行流程图100中的步骤200、步骤300及步骤500的坐标转换、坐标校正及缺陷尺寸校正，以及流程图100中的步骤150及步骤160的关键区域分析(CAA) 后，才可以过滤掉大部分属于非致命随机缺陷及低风险随机缺陷，并在剩下约10％的致命随机缺陷后，才由IC设计公司30来整合多个层次缺陷检测之致命随机缺陷及对应之失败晶粒测试失败区域，执行故障分析取得的缺陷SEM照相，用以确认致命随机缺陷中的每一个失败致命随机缺陷后，透过「缺陷作业平台」50传送给半导体厂 20，由半导体厂20根据致命随机缺陷所在的位置及含短路型及断路型的失败致命随机缺陷SEM照片，来提出解决方案，用以解决随机缺陷中的致命随机缺陷来提高良率。很明显的，假如未经过「缺陷作业平台」50的处理，IC设计公司30是无法处理数量庞大的系统缺陷及随机缺陷，也无法进一步判断出重要的致命缺陷在哪里，更没有时间一笔一笔针对缺陷数据去比对分析。因此，本发明所提供的「缺陷作业平台」50是IC设计公司30提高制程良率并快速进入产品量产之重要关键系统。如前所述，在图12A所示的现有技术中，提高制程良率是完全靠半导体厂20中的制程工程师的经验及运气来进行。而在本发明的实施例中，已经交由「缺陷作业平台」50来执行。「缺陷作业平台」50至少必须执行流程图100中的坐标转换、坐标校正及缺陷尺寸校正、缺陷图形分组及关键区域分析后，只保留属于致命缺陷的部分，故使得系统缺陷或是随机缺陷的数量已经大幅度的减少，之后，才能透过「缺陷作业平台」50交由IC设计公司30根据他们的IC设计布局图1110及致命系统缺陷所在的位置，通过数据处理单元31，以布局图形编辑之图形接口(GUI)来修改IC设计布局图1110，用以解决系统缺陷来提高良率，最后，由数据处理单元31将修改后的IC设计布局图1110存回至「缺陷作业平台」50的内存中。而前述这些执行坐标转换、坐标校正及缺陷尺寸校正、缺陷图形分组及关键区域分析等的软件(例如:流程图100)及硬件，都已经建置在「缺陷作业平台」50中。

图13B，是本发明「半导体厂缺陷操作系统」的具体实施例的系统架构示意图。如图13B所示，IC设计公司30购买或是租用一个服务器，并于服务器中安装了本发明的「缺陷作业平台」50，其中，此服务器装置可以为一台或是多台，并且在本实施例中，服务器是配置在半导体厂20内部，通常是在计算机机房内部，除了可以确保半导体厂20对晶圆10执行扫描及检测后的原始缺陷数据1130不会外流，并可以确保半导体厂20与制程良率相关的缺陷文本文件及缺陷图像文件案均存在半导体厂20内。其次，还可以实时地处理及分析缺陷扫描检测机台的晶圆缺陷检测数据，使得晶圆缺陷检测所得到新的晶圆原始缺陷数据1130，能立即存储记忆装置23(例如:硬盘)中；其中，记忆装置23可以配置在「缺陷作业平台」50中，也可以单独设置，如图13B所示。在本实施例中，是由半导体厂20来执行缺陷分析。例如，当半导体厂20完成了晶圆原始缺陷数据并储存至「缺陷作业平台」50后，「缺陷作业平台」50可立即将原始缺陷数据经过处理，例如:经过流程图100的处理后，过滤出可能是属于致命缺陷的数据，经过储存后并传回给半导体厂20。之后，依据缺陷测试种类(例如:系统缺陷或是随机缺陷)，开始执行系统缺陷或是随机缺陷分析，其分析方式如下所述。

根据图13A及图13B所示，首先，针对系统缺陷进行分析，「缺陷作业平台」50会根据晶圆原始系统缺陷数据1130，进行系统缺陷图案群组及各个系统缺陷图案群组的致命风险等级分类处理(例如: 流程图100的方式执行)，如果是属于非致命的系统缺陷图案群组，则不做缺陷取样，而仅针对致命的系统缺陷图案群组，做系统缺陷取样并进行SEM照相，之后，将所有可能属于致命系统缺陷的图案群组的图文件转换成系统缺陷文字及影像数据文件(例如:致命系统缺陷文字及影像数据文件1160)。最后，将致命系统缺陷文字及影像数据文件1160，经由网络传输或FTP等方式传送至IC设计公司 30后，再由IC设计公司30将致命系统缺陷文字及影像数据文件1160 转换成系统缺陷设计布局图1111、层次及坐标位置，并以图形接口 (GUI)方式呈现供使用者浏览。此外，针对随机缺陷进行分析时，是根据晶圆原始随机缺陷数据1130，依照流程图100的方式将各个随机缺陷的致命风险等级分类，如是属于非致命的随机缺陷时，则不做缺陷取样，仅针对致命随机缺陷(killer random defects)做缺陷取样。之后，将所有可能的致命随机缺陷，选择一部分致命随机缺陷进行SEM照相，用以确认致命随机缺陷在晶圆上的坐标位置及哪些是短路型及断路型的失败致命随机缺陷。接着，将所有可能的致命随机缺陷在晶圆上的坐标位置，加上SEM的随机缺陷照片，以及经由半导体厂20技术员检验过的随机缺陷分类结果等数据，转换成随机缺陷文字及影像数据文件(例如:致命随机缺陷文字及影像数据文件1160)，经由网络传输或FTP等方式传送至IC设计公司30 后，再由IC设计公司30将致命随机缺陷文字及影像数据文件1160转换成随机缺陷设计布局图1111、层次及坐标位置，并以图形接口 (GUI)方式呈现供使用者浏览。

接着，请参考图14A，是本发明「半导体厂缺陷操作系统」用以解决系统缺陷的实施例架构示意图。首先，如图14A所示，是IC设计公司30经由放置在半导体厂20的「缺陷作业平台」50将原始检测的系统缺陷数据文件1130经过流程图100处理后，「缺陷作业平台」 50将所有可能属于致命系统缺陷图案群组的缺陷布局图1111转换成致命系统缺陷文字及影像数据文件1170(显示于图14G)，经由如网络传输、FTP、等方式传送至IC设计公司30，其中，在致命系统缺陷图案群组的系统缺陷布局图1111中，可以显示缺陷影像1101与布局线路1113的位置关系。接着，在转换成各个系统缺陷布局图 1111后，IC设计公司30就可以根据这些致命系统缺陷布局图1111以布局图形编辑之图形接口(GUI)修改或微调IC设计布局图1110，之后再透过「缺陷作业平台」50将完成修改或微调后的IC设计布局图 1110回馈至半导体厂20，将于后续的图14B中详细说明。很明显的，当原始系统缺陷数据1130未经过「缺陷作业平台」50执行流程图100 中的步骤200、步骤300及步骤500的坐标转换、坐标校正及系统缺陷图形分组，以及执行流程图100中的步骤150及步骤160的CAA分析来过滤出致命系统缺陷布局图1111时，这些可能多达百万笔系统缺陷数量，对于IC设计公司30而言是无用的，工程师不可能一个一个去分析。因此，必须经由本发明的「缺陷作业平台」50来执行流程图100的处理之后，将相同系统缺陷图形以图形比对(pattern match)方式，将其归类在同一个系统缺陷图形群组(systematic defect pattern group)，例如:第一个系统缺陷图形群组含有900 个相同缺陷图形，第二个系统缺陷图形群组含有860个相同缺陷图形，直至最后一个系统缺陷图形群组含有15个相同缺陷图形。很明显的，系统缺陷的分析可以选择先将一百万个缺陷图形经过图形群组化处理后，可以缩减缺陷数量，例如:缩减至一万个系统缺陷图案群组。之后，再经过关键区域(CAA)分析方法过滤之后，区分出致命系统缺陷图形群组(killer systematic defect pattern group)及非致命的系统缺陷图形群组(nuisanceor non-killer systematic defect pattern group)，其中，只保留致命系统缺陷图形群组进行分析。因此，通过CAA分析方法处理后，即可再将一万个系统缺陷图案群组进一步缩减，例如:缩减至一千个致命系统缺陷图案群组。再接着，本发明的「缺陷作业平台」50即会将这一千个致命系统缺陷图案群组与其所在的IC设计布局图1110中的哪个区域上，直接在IC设计公司30的图形接口(GUI)上显示，如图14A 右侧所示的致命系统缺陷布局图1111。因此，IC设计公司的线路设计工程师便可以直接在布局图形编辑之图形接口(GUI)上，针对剩余的一千个重要致命系统缺陷图案群组作分析、修正或微调IC设计布局图1110案后，再透过「缺陷作业平台」50回馈至半导体厂。

图14B，是本发明「半导体厂缺陷操作系统」的解决系统缺陷的架构示意图。首先，如图14B所示，当半导体厂20在执行任何IC设计公司30产品上，为侦测系统缺陷所做某一黄光层次(例如poly1层次)的曝光量/焦距矩阵制程窗口实验(exposure energy/defocusmatrix process window experiment)后，进行缺陷扫描检测分析后，半导体厂20会将缺陷扫描检测到的系统缺陷数据储存至「缺陷作业平台」50的记忆装置中。接着，透过「缺陷作业平台」50执行流程图100的分析及处理之后，「缺陷作业平台」50将所有可能属于致命系统缺陷图案群组的系统缺陷布局图1111转换成系统缺陷文字及影像数据文件1170，经由如网络传输、FTP、等方式传送至 IC设计公司30。之后，由IC设计公司30将所收到致命系统缺陷文字及影像数据文件1170储存到记忆装单元33中。再接着，由数据处理单元31将系统缺陷文字及影像数据文件1170转换成系统缺陷设计布局图1111、层次及坐标位置，并以图形接口(GUI)方式将致命系统缺陷图案群组的系统缺陷布局图1111呈现，以供使用者浏览，详细过程如图13B所述(请参考第61段)。接着，IC设计公司30的线路设计师及设计绘图工程师可以在数据处理单元31所显示的布局图形编辑之图形接口(GUI)下，根据这些可能是致命系统缺陷1101所在的设计布局图案1113坐标位置，进行修改或是微调各个设计布局图案1110，例如:增加生产的制程窗口(process window)、增加导线间的间距(spacing)或加厚线宽(line width)等设计布局图案 1110的改善，用以解决系统缺陷中的致命系统缺陷问题。完成改善后，IC设计公司30再将完成修改或是微调后的各个集成电路IC设计布局图1110储存至「缺陷作业平台」50。之后，再透过「缺陷作业平台」50输出至半导体厂20。换句话说，图14B的示意图，也就是本发明的IC设计布局图1110的修复架构(design layout fixarchitecture)。

接着，请参考图14C，是本发明「半导体厂缺陷操作系统」用以判断系统缺陷解是否解决的流程图。首先，如图14C所示，当半导体厂20透过「缺陷作业平台」50接收到IC设计公司30所提供的新的 (修改或是微调后的)IC设计布局图1110档案后，就会根据这些新的 IC设计布局图1110处理光学近似修正(Optical Proximity Correction,OPC)，如步骤411所示。接着，根据新的光学近似修正来制作新光罩(Mask)，如步骤421所示。之后，再次进行晶圆的生产制程。如步骤431所示，重新执行晶圆的黄光制程之侦测系统缺陷的曝光量/焦距矩阵制程窗口实验(exposure energy/defocus matrix process window experiment)以及执行晶圆缺陷扫描检测分析，去验证原先的在布局线路1113坐标位置中的致命系统缺陷1101及所有在布局图形线路1113坐标位置中的可能致命系统缺陷 1101，是否均已被解决(即不在出现在同一位置上)。再接着，如步骤441所示，如果原先的致命系统缺陷1101已经解决(即原先有致命缺陷的位置经图13B的处理后，不在同一个位置出现；或是经良率测试后，良率已经由0提升至一定良率值，例如15％)时，则判断系统缺陷已经排除或修复，因此，结束系统缺陷修复的程序，如步骤 451所示。若原先的致命系统缺陷1101还是出现在原来的位置上或是产生新的致命系统缺陷或是良率还是0至5％时，就表示在系统缺陷中还存在致命系统缺陷，使得良率无法提升。因此，就必须再次经进入图14B所示的IC设计布局图1110修复架构(design layout fix architecture)中，由工程师在数据处理单元31所显示的布局图形编辑之图形接口(GUI)下，再次将这些可能是致命系统缺陷1101所在的布局图形线路1113坐标位置，修改或是微调各个IC设计布局图1110，如步骤461所示。之后，将修改或是微调后的IC设计布局图1110档案传送至半导体厂20，由半导体厂20根据新的IC设计布局图1110处理光学近似修正(Optical Proximity Correction, OPC)，如步骤411所示，进行再一次的制造程序。

经由本发明在图14B及图14C所示的架构及处理过程，当使用本发明所提供的「缺陷作业平台」50进行分析及处理后，可以让IC设计公司30在开发一个新世代制程时，在一开始就和半导体厂20一起合作，从第一次共享光罩111开始至试量产阶段，IC设计布局图1110必须出现数次修正及布局图形优化(layout pattern optimization)。因此，在使用「缺陷作业平台」50架构下营运时， IC设计公司30可以在前后二次不同IC设计布局图1110之间，督促半导体厂20需要针对多个黄光制程层次进行重复多次侦测系统缺陷的曝光量/焦距矩阵制程窗口实验(exposure energy/defocus matrix process window experiment)并执行缺陷扫描检测分析。经由「缺陷作业平台」50进行多次分析及处理后的系统缺陷图案群组数据，可以提供给IC设计公司30针对系统缺陷中的致命系统缺陷 1101所位在布局图形线路1113的位置，在数据处理单元31所显示的布局图形编辑之图形接口(GUI)上，来执行修正或是微调各个IC设计布局图1110，例如:增加生产的制程窗口(process window)、增加导线间的间距(spacing)或加厚线宽(line width)等设计布局图案改善。又例如，IC设计公司30在试量产之前，已做过四次IC设计布局图1110的修改后，则每一层次的光罩制程，例如:各个重要层次poly1、metal1及metal2等黄光制程层次，都至少进行三次系统缺陷的曝光量/焦距矩阵制程窗口实验(exposure energy/defocus matrix process windowexperiment)并执行缺陷扫描检测分析。因此，运用图14B的IC设计布局图修复架构中的「缺陷作业平台」 50来分析及处理后、再交由IC设计公司30的数据处理单元31所显示的布局图形编辑之图形接口(GUI)上修正或是微调各个IC设计布局图1110的过程，比起现行交由半导体厂20调整制程参数及光学近似修正值的营运模式，更能有效且快速地跨越系统缺陷零良率障碍，可以快速的进入试量产阶段。更进一步说，本发明的「缺陷作业平台」50还能扩增至多个IC设计公司30参与并负责修改或是微调可能包含致命风险系统缺陷1101的各个布局图形线路1113。特别是在奈米级先进制程上，相较于仅由半导体厂20一肩扛起所有改善系统缺陷良率的现况，本发明运用图14B及图14C的IC设计布局图修复架构中的「缺陷作业平台」50来改善系统缺陷良率的创新模式远比现行模式要快速且有效。

图14D，是本发明「半导体厂缺陷操作系统」用以解决系统缺陷的另一实施例流程图。首先，如图14D所示，当半导体厂20完成所有晶圆制造步骤，将具有多个功能性晶粒11的晶圆10交付IC 设计公司30，如步骤470所示。接着，IC设计公司30可以在自家晶圆测试机台(Tester)或是在委外的晶圆测试厂执行晶圆测试 (wafer sorting)，用以判断半导体厂20制造完成的晶圆良率状况，如步骤471所示。晶圆测试是在测试机台上以探针卡(probecard)直接接触每个晶粒11上的每一个金属接触点(metal pad)。在一个具有功能的晶粒11上的金属接触点，一般有数十至数百个之多，机台本身连结至探针卡也会是多达数百条连接线。而探针卡执行晶粒测试项目包含1)短路及断路(open-short circuit) 测试，并设定其测试代码设为2。2)漏电流(leakage current) 测试，并设定其测试代码设为9。3)待机下电流(standby current)测试，并设定其测试代码设为6。4)功能(function)测试，并设定其测试代码设为E等多项目测试。当然还有其他的测试项目及其测试代码，并未逐一列出，其中，本实施例是以探针卡执行晶粒测试最常出现失败的4项测试为例子来说明。例如:power线路测试，包括:当Vcc电源线路或是接地线路(Ground) 上有致命缺陷时，就会造成短路/断路失败，使得测试结果显示 Vcc或是Ground线路失效，换句话说，当探针卡执行晶粒测试后，显示Vcc或是Ground线路失效时，就可以判断在与Vcc或是Ground有关的线路或区域上，可能有致命缺陷存在。又例如: 漏电流(leakage current)测试，当致命缺陷正好落在一个输入端(input pin)或是输出/输入端(I/O pin)时，而当此一输出/ 输入端是用来控制CMOS晶体管时，就会造成CMOS晶体管是一直处在运作(On)且无法关上(Off)，造成该input pin或是I/O pin 一直产生漏电流，换句话说，当探针卡执行晶粒测试后，显示漏电流失效时，就可以判断在与输入端或是输出/输入端有关的线路或区域上，可能有致命缺陷存在。此外，还有待机下电流 (standby current)测试，例如:当致命缺陷正好落在一个chip enable CMOS晶体管的控制线路，晶粒功能正常时，当chip enable关掉后，整个晶粒的晶体管均应被关掉，只剩下chip enable CMOS晶体管的的控制电流，但如有致命缺陷落在此chip enable的控制线路上时，造成此功能是一直维持「开」(On)且无法「关」(Off)，造成待机下电流(standby current)一直产生电流而超出规格，换句话说，当探针卡执行晶粒测试后，显示待机下电流失效时，就可以判断在与chip enable CMOS晶体管的控制线路有关的线路或区域上，可能有致命缺陷存在。以及，功能 (function)测试，包括:在rowdecoder、column decoder、或是memory array、SRAM array的位置上，有一个或是多个致命缺陷时，会造成一列内存单元(row memory cell 256bits)失效、一行内存单元(columnmemory cell 512bits)失效、一个内存单元(1bit)或是数个内存单元(a few bits)失效，换句话说，当探针卡执行晶粒测试后，显示失败晶粒是属于某一种「功能性失效」时，就可以判断与这些功能有关的布局图形线路1113或布局图形区域上，可能有致命缺陷存在。例如:若出现是某一列内存单元失效，就可以判断与此一列内存单元有关的布局图形线路 1113或布局图形区域上，可能有致命缺陷存在。在此要强调，各种应用IC验证的测试项目众多，并未一一罗列。

接着，IC设计公司30进一步可以将各个晶圆测试失败项目对应至 IC设计布局图1110之某一个特定区域范围，如图14E所示，是本发明「半导体厂缺陷操作系统」的晶圆良率测试失败项目布局图区域示意图。首先，IC设计公司30中的工程师可以将整个晶粒上的IC设计布局图1110依照对应至每一个晶圆测试项目上之布局图坐标区域，先区分成多个晶圆测试项目之坐标区域范围，并储存至「缺陷作业平台」50，亦即将整个晶粒面积切割成为N个区域(其中N为整数)，同时，也可以选择将各个区域面积可以设定相同大小区域或是不同大小区域面积，如图14E所示。因此，「缺陷作业平台」50 会记录每个测试项目所对应至整个IC设计布局图1110上的坐标区域范围，并以包括产品型号、名称、每一测试项目对应至IC设计布局图1110上的坐标区域范围数据，用以产生「晶圆良率测试失败项目布局图区域(wafersort testing failure zone)的数据库」，并将此一数据库储存至「缺陷作业平台」50。在执行晶圆良率测试得到失败晶粒之测试失败项目时，「缺陷作业平台」50自动比对「晶圆良率测试失败项目布局图区域数据库」，得出位于此失败晶粒之测试失败项目布局图区域范围的所有致命系统缺陷作为故障分析，也就是当在执行故障分析时，只需针对失败晶粒晶圆测试失败项目所对应到的IC设计布局图1110的某一个特定坐标区域上之致命缺陷做故障分析，更能提升故障分析效率。如无以上设定时，N＝1即是整个晶粒面积。此一特定功能不论是系统缺陷或是随机缺陷均可以适用。例如:当晶粒功能测试失败是出现在第一层的输入/输出端 (I/O1pin)上，即可以将此I/O1pin位在IC设计布局图1110的某一个特定区域范围确定出来。又例如:当有32个input pin及64个I/O pin，系统缺陷可能会任意落入某一个input pin或是某一个I/O pin，即会有32个input pin及64个I/O pin的设计布局图1110的区域范围被工程师预先定义出来，当功能测试失效于某一个input pin 或是某一个I/Opin时，可以立即知道此一致命缺陷1101应落在设计布局图1110的某一个特定坐标区域范围的布局图形线路1113。同理，其他各个晶圆良率测试项目如漏电流、待机下电流等，亦可经由设计工程师预先定义出晶圆良率测试失效的设计布局图坐标区域范围，如此可以更节省执行故障分析的时间。亦可以如图14E所示例子，将整个晶粒切割成4个或是9个区域，如何切割依据工程师设定及设计布局图之功能而异，而进一步的说明，将会在图15G中说明。

请继续参考图14D所示。如步骤471所示，当数片晶圆测试良率达到预估值(例如:良率已达到15～20％)时，即表示系统缺陷存在的问题已经排除，故停止系统缺陷的检测程序，如步骤472所示。当数片晶圆测试良率还是零或是非常低，即表示仍有未被发现的系统缺陷存在，此时必须针对这些失败的晶粒作故障分析(Failure Analysis，FA)，特别是针对测试失败的晶粒11来分析其发生失败是于那一个或是那几个pin，并且于IC设计布局图去追踪致命系统缺陷可能出现在哪个层次及在那些坐标位置，如步骤473所示。而在本发明中，首先，步骤473可以由图14B的IC设计布局图修复架构中的「缺陷作业平台」50取得已执行过的侦测系统缺陷的某个黄光层次之曝光量/焦距矩阵制程窗口实验，及将晶圆系统缺陷数据作系统缺陷图形群组分类及CAA分析所得到的致命系统缺陷图形群组数据1170。接着，由IC设计公司30透过「缺陷作业平台」50取得位于各个晶粒11的可能致命系统缺陷图形的光罩制程层次及致命系统缺陷图形的坐标数据(也就是致命系统缺陷图形群组数据1170) 后，进一步交由数据处理单元31去和测试失败项目的相关线路或坐标区域做比对。当数据处理单元31比对并确定致命系统缺陷可能是在哪一层次(例如:是Ground线路失效的第3金属层-metal3)的哪一个坐标区域时，就可以进行故障分析(FA)，而故障分析的方式是使用剥除层次(de-layer)方式进行。例如:将晶粒一层一层由护层 (passivationlayer)、顶层金属(top metal)往下逐层剥除至想要找的光罩制程层次。例如:要验证金属层3(metal3)层次的致命系统缺陷，必须已知失败晶粒上的的致命系统缺陷数量及在层次上的分布状况；接着，可以选择使用化学溶液、干式蚀刻(dry etch)、或是机械研磨方式，剥除护层(passivation layer)、顶层金属(top metal)、..、金属层4(metal4)、金属介质层3(Inter-metal dielectric layer 3)等，之后，才看到金属层3(metal3)层次的系统缺陷状况。然后，经过SEM照相来确认在该特定区域(例如:造成短路型或断路型失败的系统缺陷是否在Ground线路所在的区域中) 是否有发现一些致命系统缺陷(包括原预估有的或是发现新的致命系统缺陷)，并且可能是那些致命系统缺陷造成短路型或断路型失败缺陷。如果确认是，则确认是这些致命缺陷1101造成短路型或断路型失败的缺陷，将其记录至致命系统缺陷图形数据库1170，包括层次、批号、晶圆序号、设计图形坐标、系统缺陷图形群组序号、关键区域分析值等，如图14G所示。如果在该特定区域找不到造成失败的致命系统缺陷1101时，则需再由数据处理单元31比对并重新确定致命系统缺陷可能是在哪一层次，之后，重复步骤剥除层次 (de-layer)方式进行，一直到SEM找到造成短路型或断路型失败的致命系统缺陷1101，也将其记录更新至致命系统缺陷图形数据库1170(包括:层次、批号、晶圆序号、设计图形坐标、系统缺陷图形群组序号、关键区域分析值)。

之后，如步骤474所示，IC设计公司30将这些确认是造成短路型或断路型失败致命系统缺陷1101在数据处理单元31处理后，将缺陷布局图1111显示在图形接口(GUI)上，由IC设计公司30的线路设计工程师在布局图形编辑之图形接口(GUI)下，根据这些确定是致命缺陷1101所在的布局线路1113坐标位置，修改或是微调各个IC 设计布局图1110，例如:增加生产的制程窗口(process window)、增加导线间的间距(spacing)或加厚线宽(linewidth)等设计图案改善，用以解决系统缺陷造成良率太低问题。接着，IC设计公司30 将修正后的IC设计布局图1110传送至「缺陷作业平台」50储存。之后，半导体厂20透过「缺陷作业平台」取得后，会根据修正后的 IC设计布局图1110修正光学近似修正(OPC)图案并重制新光罩后，再重复图14B及14C的IC设计布局图修复步骤(design layout fix step)。当IC设计公司30执行晶圆测试(wafer sorting)后，判断半导体厂所提供晶圆的良率已经提高(例如:提高至15％以上)时，表示已经有效的解决系统缺陷，此时，就会停止系统缺陷检测的程序。很明显的，本发明再增加了晶粒测试的讯息后，「缺陷作业平台」可以更精确且快速的找到发生致命系统缺陷的层次及位置，可以进一步快速的解决系统缺陷的问题。

根据上述，本发明在解决系统缺陷过程中，除了使用「缺陷作业平台」50执行流程图100，将系统缺陷先进行群组化处理，经过坐标转换及坐标校正后，再通过「缺陷作业平台」50执行CAA比对分析后，IC设计公司30就可以针对可能是致命系统缺陷1101所在的位置，显示的布局图形编辑之图形接口(GUI)上进行IC设计布局图 1110的修改。更进一步的，还可以结合晶粒测试的讯息后，通过「缺陷作业平台」50的晶圆测试项目对应至设计布局图坐标区域范围分析(例如:位于晶粒N个坐标区域的某一区域)所对应的致命系统缺陷及层次及执行CAA比对分析后，IC设计公司30可以更快速且更精确的找到发生致命系统缺陷1101的层次及位置，因此，可以针对确定是致命系统缺陷1101所在的位置，显示的布局图形编辑之图形接口(GUI)上进行IC设计布局图1110的修改，也因此，可以进一步快速的解决系统缺陷的问题。同时，IC设计公司30的线路设计工程师可以直接在布局图形编辑之图形接口(GUI)修正或微调IC设计布局图案1110，可以加速IC设计公司30对IC设计布局图案1110的修正时间，使得提高良率的时间可以进一步的缩短。

最后，请参考图14F，是本发明「半导体厂缺陷操作系统」用以解决系统缺陷的总流程图。首先，如图14F所示，一开始，是于「缺陷作业平台」50中，已经安装好流程图100的应用程序。接着，半导体厂20根据IC设计公司30的IC设计布局图1110执行一个光罩层次的系统缺陷制程实验，即是曝光量/焦距矩阵制程窗口实验，以及执行系统缺陷检测，之后，将检测到的所有系统缺陷数据及SEM 照片数据至「缺陷作业平台」50中，如1.0付出步骤(详细说明请参考步骤411、421及431)。接着，「缺陷作业平台」50通过执行流程图100的应用程序，来分析系统缺陷数据，产生系统缺陷图形群组数据，以区分出含致命系统缺陷及非致命系统缺陷图形群组。再接着，由IC设计公司30自「缺陷作业平台」50下载致命系统缺陷图形群组，并针对致命系统缺陷图形群组数据，修正设计布局图，之后，再将修正后的设计布局图上传至「缺陷作业平台」50中，如1.1回馈步骤(详细说明请参考步骤441)。接着，再由半导体厂20至「缺陷作业平台」50取得修正后的设计布局图后，执行光学近似修正并制造新光罩后，返回1.0付出步骤，重复系统缺陷实验及系统缺陷检测步骤，如1.2回馈步骤(详细说明请参考步骤461)。接着，判断原先致命系统缺陷是否已被成功修正，如果是，则终止原先系统缺陷图形修正，如1.3步骤所示(详细说明请参考步骤471)。如果不是，则再次返回1.0付出步骤。此外，若由IC设计公司30执行或是取得晶圆良率测试数据后，则跳至步骤2.1，以确认晶圆良率是否为零或是非常低，如果是，则表示致命系统缺陷形仍然存在，则需要返回至3.0执行步骤(详细说明请参考步骤473)。如果不是，则表示致命系统缺陷已经被解决，则终止此产品的系统缺陷检测。接着，由半导体厂20启动3.0执行步骤，包括:确认致命系统缺陷其位置及层次符合系统缺陷图形的坐标、执行致命系统缺陷之故障分析，找出产生致命系统缺陷的根本原因，之后，将致命系统缺陷之故障分析数据上传至「缺陷作业平台」50中，如3.0执行步骤(详细说明请参考步骤474)。最后，由IC设计公司30来监督半导体厂20解决致命系统缺陷的根本原因之方案执行效果及交付时程，并将解决方案返回至1.1回馈步骤，进一步执行修正设计布局图，如3.1监督步骤。

图15A至图15F，是本发明由IC设计公司使用「半导体厂缺陷操作系统及装置」来解决随机缺陷良率的实施例说明。在半导体厂20将晶圆10制造成具有功能的芯片过程中，都是通过设备或机台才能一层接着一层的完成，而在通过设备或机台的制造过程中，必然会在晶圆10上产生随机缺陷(random defects)，例如:在光阻的微小颗粒或是气泡(bubble)，在成长多晶层(poly layer)或氧化层(oxide layer)等产生的粒子(particle)缺陷，在化学机械研磨(CMP)研磨材料表面也会产生粒子(particle)缺陷或是刮伤(scratch)缺陷，同时，在化学机械研磨的研磨液(slurry)也会含有粒子(particle) 造成缺陷，还有在蚀刻制程的电浆和被蚀刻材料之反应结果也会产生多种缺陷。如前所述，在制造过程的各个层次的制程中，皆有可能产生随机缺陷，而这些随机缺陷是不可预期会落在每一层的那些地方。然而，当此随机缺陷落在晶圆的每一层次的图案上时，同样会造成芯片产生失败晶粒。例如:短路型或是断路型失败随机缺陷。例如:一个逻辑设计产品主要含1层多晶层(Polylayer)及10层金属 (metal layer)制程，整个制程约含有30至40层光罩，因此，总计会有数百个生产制造流程。又例如:在14奈米以下的先进制程里，要很有效且快速地发掘各个层次的随机缺陷种类，以目前市场上的一家主要缺陷扫描检测机台厂商为例，此厂商是以影像讯号强度及缺陷尺寸大小来取样，将取样到的随机缺陷送去执行SEM照相，以取得随机缺陷实际落在每一层图案的位置、大小、形状等文字及影像数据。

然而，如前面所述，此厂商也是由数千至数万个原始随机缺陷里选取100至200个缺陷来进行SEM照相。同样的，当经由此方法来确定哪些是随机缺陷中的致命随机缺陷时，想要找到大量属于短路型失败或是断路型失败的失败致命随机缺陷是十分困难的事(例如: 一次想找到20、30个失败致命随机缺陷)。实际上，常常只能找到一、二个真正属于短路型失败或是断路型失败致命随机缺陷，亦常常会找不到任何一个短路型失败或是断路型失败致命随机缺陷。同时，目前也是以半导体厂20在制造过程执行随机缺陷检测、随机缺陷取样及检视SEM照相等过程，来设法找到造成短路型失败或是断路型失败致命随机缺陷后，再据以作为改善良率的唯一做法。如前所述(即与系统缺陷的取样方式相同)，经过目前的取样方式，即使一片晶圆上经由多个缺陷检测步骤能找到20到30个失败致命随机缺陷时。然而，实际上，晶圆上仍有众多未被半导体厂20发现的失败致命随机缺陷。在此种状况下，如果无特定位置及层次的随机缺陷信息导引时，做一次随机缺陷的故障分析大约需要一至二周时间，而且必须重复多次(因为良率一直没有明显改善)，是一种耗时、无效率、还可能找不到，故目前很少有IC设计公司30愿意做此类随机缺陷故障分析。

接着，请参考图15A，是本发明在晶圆量产阶段由「半导体厂缺陷操作系统」筛选出随机缺陷中的致命随机缺陷的实施例示意图。如图15A所示，是本发明在晶圆量产阶段，由「缺陷作业平台」50 接收到由半导体厂建立的原始随机缺陷数据文件1130后，接着，执行流程图100的程序后，就可以将原始随机缺陷数据文件1130执行坐标转换装置、坐标校正及缺陷尺寸校正以及关键区域分析(CAA) 后，确定并只输出属于致命随机缺陷1106的坐标位置及缺陷尺寸等数据的致命随机缺陷布局图1111，同时，也可以将致命随机缺陷布局图1111转换成致命随机缺陷文字及影像数据文件1180后，如图 15J所示，并经由如网络传输、FTP、等方式传送至IC设计公司30，其中，在致命随机缺陷布局图1111中，可以显示致命随机缺陷影像 1106与布局图形线路1113的位置关系。当IC设计公司30接收到致命随机缺陷1101的坐标位置及随机缺陷尺寸等数据(也就是致命随机缺陷文字及影像数据文件1180)后，经过数据处理单元31的处理后，就可以在图形接口(GUI)上显示每一个致命随机缺陷1106落在IC设计布局图1110上的区域。其致命随机缺陷1106的筛选过程与系统缺陷筛选的过程类似，在过滤后的致命随机缺陷1106只剩下原随机缺陷中的10％的数量，因此，IC设计公司30是可以进行故障分析的。

接着，请参考图15B，是本发明「半导体厂缺陷操作系统」筛选出随机缺陷中的致命随机缺陷的另一实施例示意图。如图15B所示，是在晶圆量产阶段，由IC设计公司30将半导体厂20提供其在制造过程中的每一层次的原始检测随机缺陷资料1130，经过「缺陷作业平台」50执行流程图100的筛选程序后，留下少部分可能属于致命随机缺陷1106的信息，并将大部份属于非致命缺陷的随机缺陷予以过滤掉。例如:以一个14奈米层次一(active层次)来说明，当半导体厂20所提供的原始检测的随机缺陷数据1130中，可能含有至少数千至数万个缺陷，因此，每一个晶粒11上平均会有多个随机缺陷。又例如，层次一(active层次)的随机缺陷检测仅是一片完成制造晶圆 30至40个层次实施缺陷检测中的一个步骤，而当整合一片晶圆所有层次的随机缺陷数据后，平均每个晶粒11上含有至少数百个以上的随机缺陷个数。例如，每个晶粒11上约有数百(例如300个)个随机缺陷并且是分布在不同层次上。因此，若要直接执行失败晶粒和随机缺陷作比对及故障分析时，就需要对这数百个随机缺陷进行筛选，以找出致命随机缺陷1106，而这种对数百个原始随机缺陷数目进行筛选是极无效率且不可能被实施的。但若是以「缺陷作业平台」 50来执行流程图100的筛选程序后，就可以将每个晶粒11上的数百个随机缺陷先经过关键区域分析(CAA)方法筛选，并判断出可能属于致命随机缺陷1106后，就可以将大部分属于非致命随机缺陷的数量滤除，只留下小部分属于致命随机缺陷1106的数量。例如图15B 所示的一特定晶粒11，此晶粒的编号为(4,-5)，是在层次一(例如 active层次)的原始缺陷检测数据上有五个随机缺陷，经过关键区域分析(CAA)方法筛选后，剩下一个致命随机缺陷1106。很明显的，「缺陷作业平台」50可以将在active层上的每一个晶粒11上的致命随机缺陷1106数据转换成文字及影像数据文件1190，如图15I所示。实际上，每一个晶粒11都是经由多层次的制程才能完成，以30至40层次缺陷数据为例，每一个失败晶粒上的随机缺陷至少可以经由关键区域分析(CAA)方法筛选掉数百个非致命随机缺陷个数，例如筛选掉300个原始随机缺陷里的270个非致命随机缺陷，最后剩下30个致命随机缺陷1106。很明显的，经过实施CAA方法筛选后，可以将每个失败晶粒上每一层属于致命随机缺陷1106的数量降低至原始随机缺陷数量的几分之一或是十分之一以下，并显示出每一层的致命随机缺陷1106在晶圆10上分布的状况，并且会将每一层的致命随机缺陷1106在晶圆10上分布的状况，记录在致命随机缺陷文字及影像数据文件1180中(显示于图15J中)。

再接着，图15C，是本发明「半导体厂缺陷操作系统」筛选出随机缺陷中的致命随机缺陷的再一实施例示意图。如图15C所示，乃是晶圆量产阶段，IC设计公司30经由半导体厂20的「缺陷作业平台」 50，将晶圆10制造过程中的各个层次的原始检测随机缺陷数据1130经过流程图100并对每一层进行CAA方法筛选(如:图15B的筛选过程)，用以得到每一层经过筛选检测所留下的可能致命随机缺陷 1106在晶圆10的分布及大小信息后，在图15C是进一步将每一层上的致命随机缺陷1106予以整合为一个包含所有层次的可能致命随机缺陷1106数据，其中，可以进一步将每一层的致命随机缺陷1106 以不同的颜色及大小显示在晶圆上的分布状况，如图15C右侧图所示。在此说明，图15C左侧图是以层次一至层次六的致命随机缺陷 1106落在一个晶圆图的实施例说明，实际例子为30至40层次的致命随机缺陷晶圆图，在此不加以限制。很明显的，图15C最右侧的随机缺陷晶圆图即是整合所有层次一至层次六的致命随机缺陷1106 到同一个晶圆图的实施例说明，主要是用于与晶圆良率测试结果之失败晶粒作比对及实施故障分析。此外，「缺陷作业平台」50也可以将整合在晶圆上的所有层次的致命随机缺陷的缺陷布局图1111 转换成致命随机缺陷文字及影像数据文件1190，如图15K所示，并可以经由如网络传输、FTP、等方式传送至IC设计公司30。再者，更因为经过「缺陷作业平台」50的处理后，当用户以鼠标去点每一个致命随机缺陷1106时，都会显示出被点的致命随机缺陷1106是在哪一层次以及致命随机缺陷布局图1111(显示于图15F右侧)，其中，在致命随机缺陷布局图1111中可以显示致命随机缺陷1106的影像与布局图形线路1113的位置关系。最后，由配置在IC设计公司30中的数据处理单元31，将这些致命随机缺陷1106的层次与分布位置来与晶圆测试数据中的晶粒11失败测试项目应落入IC设计布局图 1110的区域做比对，以确定致命随机缺陷1106确实的层次及在布局线路1113的位置，使得造成短路型或是断路型失败的致命随机缺陷被找到，以便进行后续故障分析。

请再参考图15D，是本发明由IC设计公司使用「半导体厂缺陷操作系统及装置」对致命的随机缺陷信息及晶圆测试失败的晶粒测试信息来解决随机缺陷良率的系统架构示意图。本发明的「缺陷作业平台」50是根据半导体厂20提供至「缺陷作业平台」50的原始随机缺陷数据文件1130经过流程图100并对每一层进行CAA方法筛选后，将各随机缺陷的数据执行坐标转换、坐标校正及缺陷尺寸校正之后，再对每一个随机缺陷进行关键区域分析(CAA)，如此，便可以筛除掉大部的非致命随机缺陷(nuisance defect)，例如:90％非致命随机缺陷被筛除，而只留下一小部分包括致命随机缺陷1106的坐标位置及缺陷尺寸等数据，并且可以是以致命随机缺陷布局图1111 显示。

此外，也可以将致命随机缺陷布局图1111转换成致命随机缺陷文字及影像数据文件1180(显示于图15J)后，经由如网络传输、FTP、等方式传送至IC设计公司30，其中，在致命随机缺陷的缺陷布局图 1111中，可以显示致命随机缺陷影像1106与布局图形线路1113的位置关系。当IC设计公司30收到这些致命随机缺陷1106的文字及影像数据文件1180后，将储存在记忆单元32。此外，由数据处理单元31 将致命随机缺陷文字及影像数据文件1180处理后，即可以在图形接口(GUI)上显示每一个致命随机缺陷1106落在IC设计布局图1110上的图形线路1113区域，如图15A及图15F右侧所示。同时，「缺陷作业平台」50也会提供在每一层次上的致命随机缺陷1106在晶圆10上的分布图，如图15B所示。接着，「缺陷作业平台」50可以整合同一片晶圆10的数十个不同层次的致命随机缺陷1106信息并重迭于同一片晶圆10上，如图15C所示。在得到图15C的致命随机缺陷1106 整合图案后，可以在IC设计公司30的图形接口(GUI)上显示，当IC 设计工程师使用光标去点每一个致命随机缺陷时，就会显示及注明各个随机缺陷编号上的检测层次，如图15F右侧所示。此外，当「缺陷作业平台」50完成致命随机缺陷1106的整合图案后，也可以使用不同的颜色来表示每一个随机缺陷是在哪一层次上，例如:图15C及图15F实施例中，蓝色代表active层上的致命随机缺陷；红色代表第一多晶硅层(poly1)上的致命随机缺陷；绿色代表contact层上的致命随机缺陷；紫色代表第一金属层(metal1)上的致命随机缺陷；黄色代表第一via层(via1)上的致命随机缺陷；咖啡色代表第二金属层(metal2)上的致命随机缺陷，依此类推，不再赘述。

接着，请继续参考图15D，当IC设计公司30于收到半导体厂20完成制造程序的晶圆10后，就会执行晶圆良率测试后，如同系统缺陷的晶粒测试一样，使用探针卡执行晶粒测试项目至少包含:1)短路及断路测试，并设定其测试代码设为2。2)漏电流(leakage current)测试，并设定其测试代码设为9。3)待机下电流(standby current)测试，并设定其测试代码设为6。4)功能(function)测试，并设定其测试代码设为E等多项目测试，当然还有其他的测试项目及其测试代码，并未逐一列出，其中，本实施例是以探针卡来执行晶粒测试中，最常出现失败的4项测试为例子来说明。

当晶粒测试完成后，IC设计公司会将晶圆上的每一个晶粒的测试结果纪录并储存至「缺陷作业平台」，同时也可以显示在图形接口 (GUI)，如图15F左侧图所示，其中，功能正常的晶粒(good die或是pass die)是以符号1表示，属于失败晶粒(bad die)者，是以其他符号表示，例如:属于短路及断路失败的晶粒以符号2表示、属于漏电流失败的晶粒以符号9表示、属于待机下电流失败的晶粒以符号6表示、而属于功能失败的晶粒以符号E表示。

当「缺陷作业平台」50已经接收到晶粒测试的结果以及完成各层次的致命随机缺陷1106分布数据后(这些数据报括:图15F左侧的晶粒的测试结果纪录图以及图15C的每一个致命随机缺陷落在设计布局图上的区域，图15F右侧)，接着，IC设计公司30就在连接「缺陷作业平台」50后，由数据处理单元31直接在图形接口(GUI)上执行每一个致命随机缺陷1106的比对，以判断各层次上的致命随机缺陷 1106位置是否与造成晶粒失败的测试结果应落入设计布局图区域吻合，其详细过程在图15E中说明。当数据处理单元31判断各层次上的致命随机缺陷1106位置与造成晶粒失败的的致命随机缺陷 1106应落入设计布局图区域吻合时，就会进行故障分析(failure analysis)程序，用以确实找到造成晶粒失败的真正致命随机缺陷的位置、尺寸、层次及落在设计布局线路图上的证据，其中，故障分析的方式是使用剥除层次(de-layer)方式进行，其详细过程已经在第66段中说明。最后，由IC设计公司30将每一个致命随机缺陷 1106造成晶粒测试失败的相关证据(即故障分析报告)储存至「缺陷作业平台」50后，回馈给半导体20。接着，再由半导体厂20根据每一个失败致命随机缺陷1106逐一进行失败致命随机缺陷改善计划，用以找出失败致命随机缺陷1106在制程或是机台中产生的原因并找出排除方案，直到良率达到量产标准后，例如:80％以上，就可以决定是否要进入量产阶段，之后，在量产阶段，同样使用「缺陷作业平台」50的架构持续进行致命随机缺陷分析，以使制程良率达到95％以上。

接着，请参考图15E，是本发明在IC设计公司使用「半导体厂缺陷操作系统」来解决随机缺陷的良率的流程图。如图15E所示，是本发明更为详细叙述如何执行图15D的流程示意图，用以归纳出故障分析报告后，回馈至半导体厂进行随机缺陷改善。首先，IC设计公司30将半导体厂20完成制造的晶圆10进行测试，如步骤551所示，用以量测并判断每一颗晶粒11是属于正常还是失败，以获得良率测试结果，如图15F左侧图所示，特别是纪录并将每一个失败晶粒的项目及制造信息储存至记忆单元23中。其中，晶粒制造信息包括: 批号(lotID)、晶圆刻号(wafer ID)、晶粒号码(die index)、制造的光罩层次(mask layer)、坐标位置(coordinate)等信息，而失败晶粒的项目包括:经由探针卡测试后，属于短路及断路失败的晶粒以符号2表示、属于漏电流失败的晶粒以符号9表示、属于待机下电流失败的晶粒以符号6表示、而属于功能失败的晶粒以符号E表示等。因此，IC设计公司30可以藉由这些失败晶粒来分析这些测试失败项目其发生于那一个pin脚并且于IC设计图去追踪至可能致命随机缺陷是在IC设计布局图1110的区域，详细过程如前面图14D的第 68段至第71段所述。

接着，如步骤552所示，由IC设计公司30接收由「缺陷作业平台」 50所提供每一个致命随机缺陷的信息，包括:每一个失败晶粒的项目及致命随机缺陷1106的文字及影像数据文件1180储存至记忆单元23中。接着，如步骤553所示，由数据处理单元31处理后，「缺陷作业平台」50会取得此产品型号之「晶圆良率测试失败布局图项目区域(wafer sorttesting failure zone)数据库」，且「缺陷作业平台」50自动比对「晶圆良率测试失败项目布局图区域数据库」，得出位于此失败晶粒之测试失败项目在IC设计布局图1110区域范围的所有对应之致命随机缺陷1106作为故障分析。例如，如果没有比对到的致命随机缺陷1106时，则如步骤554所示，跳过故障分析。如果比对到的致命随机缺陷1106时，则如步骤555所示，开始进行故障分析，用以确实找到造成晶粒失败的真正致命随机缺陷 1106的位置、尺寸、层次及落在线路图上的证据，其中，故障分析的方式是使用剥除层次(de-layer)方式进行。

进一步的参考图15G所示，其中，图15G是本发明针对致命随机缺陷造成失败晶粒的位置判断示意图。如图15G所示，「缺陷作业平台」50是由一内存单元23及一数据处理单元31所组成，内存单元23 用以储存由半导体厂输入的每一个制程层次上的缺陷检测数据，以及由IC设计公司输入的IC设计布局图与晶圆良率测试结果。假设IC 设计公司30接收由数据处理单元31对每一个制程层次上的缺陷检测数据进行关键尺寸分析(CAA)的处理后，已经判断出一个测试失败晶粒1有7个属于层次一至层次六的致命随机缺陷1106。同时，数据处理单元31也已经将晶粒或是晶圆测试失败的晶粒上的IC设计布局图1110区分为4个区域(与图14E所示相同)。接着，经过数据处理单元31对测试失败的失败晶粒进行失败项目分析后，已经确认测试失败晶粒的失败项目落在晶粒上的IC设计布局图1110的特定区域上。例如，当发生漏电流测试失败区域判断为晶粒的特定区域4 时，如图15G所示中的101D所示就是特定区域。再接着，数据处理单元31标示出失败晶粒的失败项目是位在该多个区域范围中的其中一个特定区域以及显示出位在此特定区域中的致命缺陷。最后，则IC设计公司30的工程师可以在图形接口(GUI)上直接到晶圆测试失败区域101D找到含有二个层次一及一个层次五的3个致命随机缺陷1106。接着，对晶圆测试失败的特定区域101D中的3个致命随机缺陷1106进行故障分析后，进一步确实找到是由某一个层次一 active层的致命随机缺陷1106造成晶粒1失败。又例如，当失败晶粒2上也有7个属于层次一至层次六的致命随机缺陷1106，而当发生待机下电流失败的测试失败区域判断也是落在晶粒的特定区域 101D时，则IC设计公司30的工程师可以在图形接口(GUI)上直接到晶粒的特定区域101D找到含有二个层次一及一个层次二的3个致命随机缺陷1106。之后，对晶粒的特定区域101D中的3个致命随机缺陷1106进行故障分析后，就可以确实找到是由某一个层次二poly1 层的致命随机缺陷造成失败随机缺陷。再例如，当失败晶粒3上有8 个属于层次一至层次六的致命随机缺陷，而待机下电流失败的测试失败区域是落在晶粒的特定区域101B。而在此一特定区域101B中，含有一个层次二及一个层次四的致命随机缺陷，经故障分析后为某一个层次四metal1层的致命随机缺陷1106造成晶粒2失败。最后，如步骤556所示，由IC设计公司30将每一个失败致命随机缺陷1106 造成晶粒测试失败的相关证据(即故障分析报告)储存至「缺陷作业平台」50后，回馈给半导体厂20。接着，再由半导体厂20根据每一个失败致命随机缺陷1106逐一进行随机缺陷改善计划，用以找出失败致命随机缺陷1106在制程或是机台中产生的原因并找出排除方案。之后，如步骤557所示，交由半导体厂20根据失败致命随机缺陷改善计划的结果，以新的制程来制造晶圆10，直到良率达到标准。

最后，请参考图15H，是本发明针对随机缺陷以「半导体厂缺陷操作系统」为基础的「缺陷作业平台」，用缺陷作业平台执行故障分析致命缺陷，确认为短路型或是断路型失败随机缺陷的实施例子说明。如图15H所示，本发明的「缺陷作业平台」50是由内存单元 23及数据处理单元31所组成，内存单元23用以储存由半导体厂20输入的每一个制程层次上的随机缺陷检测数据及由IC设计公司30输入的IC设计布局图1110以及晶圆良率测试结果，其特征在于:数据处理单元31，将制程中的每一个层次上的随机缺陷检测数据经过坐标转换及坐标校正后，再将所述每一随机缺陷坐标转换至IC设计布局图案1110坐标后，执行每一随机缺陷的尺寸校正，得到所述每一随机缺陷在IC设计布局图案1110坐标区域内的图文件讯息，详细过程如步骤200所示；数据处理单元31，将经过尺寸校正后的每一随机缺陷执行关键区域分析，用以过滤出所述随机缺陷中属于致命随机缺陷在IC设计布局图案1110坐标区域内的图文件讯息，详细过程如步骤500所示；数据处理单元31，将晶圆良率测试结果中属于失败晶粒的测试失败项目进行分析，藉以分析出造成测试失败的致命随机缺陷应该落在IC设计布局图案1110的层次及区域，详细过程如步骤552所示；数据处理单元31，将经过所述关键区域分析得到的致命缺陷1106在IC设计布局图案1110坐标区域内的缺陷布局图1111及经过测试失败项目分析得到的致命随机缺陷1106在IC设计布局图1110的层次及区域进行比对，以确认致命随机缺陷1106确实位在IC设计布局图1110的层次及区域，详细过程如步骤553及步骤 555所示；数据处理单元31，将所述确认致命随机缺陷1106确实位在IC设计布局图1110的层次及区域的缺陷布局图1111转换成致命随机缺陷文字及影像数据文件1180。之后，如步骤556所示，由IC 设计公司30将每一个致命随机缺陷1106造成晶粒测试失败的相关证据(即故障分析报告)储存至「缺陷作业平台」50后，回馈给半导体20，其中，故障分析如前述步骤473所述，不再赘述。接着，再由半导体厂20根据每一个失败致命随机缺陷1106逐一进行失败致命随机缺陷改善计划，用以找出失败致命随机缺陷1106在制程或是机台中产生的原因并找出排除方案。之后，如步骤557所示，交由半导体厂20根据失败致命随机缺陷改善计划的结果，以新的制程来制造晶圆10，直到良率达到标准。

最后，请参考图15I，是本发明「半导体厂缺陷操作系统」用以解决随机缺陷的总流程图。首先，如图15I所示，一开始，是于「缺陷作业平台」50中，已经安装好流程图100的应用程序。接着，由半导体厂20执行缺陷检测步骤的随机缺陷检测，之后，将检测到的所有随机缺陷数据及SEM照片数据至「缺陷作业平台」50中，如11.0 付出步骤(详细说明请参步骤550)。接着，「缺陷作业平台」50通过执行流程图100的应用程序，来分析检测到的随机缺陷数据，并区分出含致命随机缺陷及非致命随机缺陷的图案文件。再接着，由 IC设计公司30自「缺陷作业平台」50下载致命随机缺陷的缺陷布局图1111，并将同一批号、晶圆序号的所有致命随机缺陷数据整合，如11.1下载步骤(详细说明请参步骤552)。接着，再由IC设计公司 30执行或是取得晶圆良率测试数据后，除了将晶圆良率测试数据上传至「缺陷作业平台」50外，还同时执行步骤12.2的判断，如12.0 付出步骤(详细说明请参步骤553)。接着，由IC设计公司30判断晶圆良率测试是否达到良率目标(例如:达到90％的良率)，如果达到良率目标，则终止随机缺陷解决流程，如12.2步骤所示(详细说明请参步骤554)。如果尚未达到良率目标时，则至14.0执行步骤，提出解决方案及交付时程。此外，IC设计公司30选取步骤12.0中的良率测试的失败晶粒数据及对应至步骤11.1的整合致命随机缺陷数据后，执行故障分析以找出造成失败的致命随机缺陷，并将故障分析得到的失败致命随机缺陷数据上传「缺陷作业平台」50，如13.0付出步骤(详细说明请参步骤555及步骤556)。接着，由半导体厂20自「缺陷作业平台」50下载失败晶粒故障分析得到的失败致命随机缺陷资料后，由半导体厂20调查造成失败致命随机缺陷的根本原因，以找出制程参数、材料、设备机台等问题，之后，将造成失败晶粒的失败致命随机缺陷的根本原因数据上传至「缺陷作业平台」50中，如13.1回馈步骤(详细说明请参步骤550)。之后，再由半导体厂20 根据造成失败晶粒的失败致命随机缺陷的根本原因，提出解决方案及交付时程，如14.0回馈步骤(详细说明请参步骤550)。最后，由 IC设计公司30来监督半导体厂20解决失败致命随机缺陷的根本原因之方案执行效果及交付时程，如14.1监督步骤(详细说明请参步骤553)。

根据上述说明，本发明已将详细的实施例揭露在说明书中，然在说明书中所揭露的实施例，并非用以限定本发明所主张之专利权利范围。其专利保护范围当视后附之申请专利范围及其等同领域而定。凡本领域具有通常知识者，在不脱离本专利精神或范围内，所作之更动或润饰，均属于本发明所揭示精神下所完成之等效改变或设计，且应包含在下述之申请专利范围内。

Claims

1.一种半导体厂缺陷操作系统，是由内存单元及数据处理单元所组成，内存单元用以储存由半导体厂输入的每一个制程层次上的系统缺陷检测数据及由IC设计公司输入的IC设计布局图，其特征在于:

2.一种半导体厂缺陷操作系统，是由内存单元及数据处理单元所组成，内存单元用以储存由半导体厂输入的每一个制程层次上的系统缺陷检测数据及由IC设计公司输入的IC设计布局图以及晶圆良率测试结果，其特征在于:

数据处理单元，将晶圆良率测试结果中属于失败晶粒的测试失败项目进行分析，以获得每一致命系统缺陷位在设计布局图案的层次及区域；

3.如权利要求1或2所述的半导体厂缺陷操作系统，其特征在于:数据处理单元进一步于得到所述每一致命系统缺陷布局图形群组在设计布局图案坐标区域内的图文件讯息后，执行一取样程序，并将取样到的致命系统缺陷布局图形群组在设计布局图案坐标区域内的图文件讯息输出至半导体厂，由半导体厂执行故障分析。

4.如权利要求3所述的半导体厂缺陷操作系统，其特征在于:所述故障分析是经由剥除层次(de-layer)方式执行。

5.如权利要求4所述的半导体厂缺陷操作系统，其特征在于:所述数据处理单元进一步将致命系统缺陷文字及影像数据文件输出至IC设计公司，并由IC设计公司将致命系统缺陷文字及影像数据文件转换成系统致命缺陷在设计布局图的层次及坐标位置，并显示在图形接口(GUI)上。

6.如权利要求5所述的半导体厂缺陷操作系统，其特征在于:进一步由IC设计公司在布局图形编辑(layout editor)之图形接口(GUI)上执行所述致命系统缺陷布局图形群组在的设计布局图案坐标位置的修改。

7.如权利要求6所述的半导体厂缺陷操作系统，其特征在于:所述致命系统缺陷布局图形群组在的设计布局图案坐标位置的修改至少包括:生产制程窗口、导线间的间距(spacing)或线宽(line width)其中之一。

8.一种半导体厂缺陷操作系统，是由内存单元及数据处理单元所组成，内存单元用以储存由半导体厂输入的每一个制程层次上的随机缺陷检测数据及由IC设计公司输入的IC设计布局图，其特征在于:

数据处理单元，将所述致命缺陷在设计布局图案坐标区域内的图文件讯息转换成随机缺陷文字及影像数据文件。

9.一种半导体厂缺陷操作系统，是由内存单元及数据处理单元所组成，内存单元用以储存由半导体厂输入的每一个制程层次上的随机缺陷检测数据及由IC设计公司输入的IC设计布局图，其特征在于:

10.一种半导体厂缺陷操作系统，是由内存单元及数据处理单元所组成，内存单元用以储存由半导体厂输入的每一个制程层次上的随机缺陷检测数据及由IC设计公司输入的IC设计布局图以及晶圆良率测试结果，其特征在于:

数据处理单元，将晶圆良率测试结果中属于失败晶粒的测试失败项目进行分析，藉以分析出造成测试失败的致命随机缺陷在设计布局图案坐标区域内的图文件讯息；

数据处理单元，将经过所述关键区域分析得到的致命随机缺陷在设计布局图案坐标区域内的图文件讯息及经过所述测试失败项目分析得到的致命随机缺陷在设计布局图案坐标区域内的图文件讯息进行比对，以确认致命随机缺陷在设计布局图案坐标区域内的图文件讯息；及

数据处理单元，将所述确认后的致命随机缺陷在设计布局图案坐标区域内的图文件讯息转换成随机缺陷文字及影像数据文件。

11.一种半导体厂缺陷操作系统，是由内存单元及数据处理单元所组成，内存单元用以储存由半导体厂输入的每一个制程层次上的随机缺陷检测数据及由IC设计公司输入的IC设计布局图以及晶圆良率测试结果，其特征在于:

数据处理单元，将晶圆良率测试结果中属于失败晶粒的测试失败项目进行分析，藉以分析出造成测试失败的致命随机缺陷在设计布局图案的层次及区域；

数据处理单元，将经过所述关键区域分析得到的致命随机缺陷在设计布局图案坐标区域内的图文件讯息及经过测试失败项目分析得到的致命随机缺陷在设计布局图案的层次及区域进行比对，以确认致命随机缺陷确实位在设计布局图案的层次及区域；及

12.如权利要求8至11中任一项所述的半导体厂缺陷操作系统，其特征在于:数据处理单元进一步于得到所述每一致命随机缺陷在设计布局图案坐标区域内的图文件讯息后，执行取样程序，并将取样到的致命随机缺陷在设计布局图案坐标区域内的图文件讯息输出至半导体厂，由半导体厂执行故障分析。

13.如权利要求12所述的半导体厂缺陷操作系统，其特征在于:所述故障分析是经由剥除层次(de-layer)方式执行。

14.如权利要求13所述的半导体厂缺陷操作系统，其特征在于:数据处理单元进一步将随机缺陷文字及影像数据文件输出至IC设计公司，并由IC设计公司将缺陷文字及影像数据文件转换成随机缺陷设计图案、层次及坐标位置，并显示在图形接口(GUI)上。

15.如权利要求10或11所述的半导体厂缺陷操作系统，其特征在于:进一步将致命随机缺陷所在的每一层次执行重迭，以使每一层次上的致命随机缺陷显示在一平面上。

16.如权利要求15所述的半导体厂缺陷操作系统，其特征在于:重迭在所述平面上的致命随机缺陷是以颜色来区分所述层次。

17.一种半导体厂缺陷操作系统，是由内存单元及数据处理单元所组成，内存单元用以储存由半导体厂输入的每一个制程层次上的缺陷检测数据及由IC设计公司输入的IC设计布局图以及晶圆良率测试结果，其特征在于:

数据处理单元，将每一个制程层次上的缺陷进行尺寸校正，并将经过尺寸校正后的每一缺陷执行关键区域分析，用以过滤出所述缺陷中的致命缺陷及所述致命缺陷在IC设计布局图区域内的图文件讯息；

数据处理单元，将所述失败晶粒上的IC设计布局图分割为多个区域；

数据处理单元，将所述失败晶粒的失败项目落在IC设计布局图区域与该经过分割的多个区域范围进行比对，以标示出该失败晶粒的失败项目是位在所述区域范围中的其中一个特定区域以及显示出位在该特定区域中的致命缺陷；及

数据处理单元，对所述特定区域中的每一个致命缺陷进行故障分析。

18.如权利要求17所述的半导体厂缺陷操作系统，其特征在于:所述缺陷包括系统缺陷或是随机缺陷。

19.如权利要求18所述的半导体厂缺陷操作系统，其特征在于:所述故障分析是经由剥除层次(de-layer)方式执行。

20.如权利要求17所述的半导体厂缺陷操作系统，其特征在于:所述失败晶粒上的IC设计布局图分割为多个区域时，所述区域的面积不相同。