CN108694265B - 设计布局的失效风险的智能型预诊断系统及方法 - Google Patents

设计布局的失效风险的智能型预诊断系统及方法 Download PDF

Info

Publication number
CN108694265B
CN108694265B CN201710249588.8A CN201710249588A CN108694265B CN 108694265 B CN108694265 B CN 108694265B CN 201710249588 A CN201710249588 A CN 201710249588A CN 108694265 B CN108694265 B CN 108694265B
Authority
CN
China
Prior art keywords
layout
defect
patterns
failure risk
line width
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710249588.8A
Other languages
English (en)
Other versions
CN108694265A (zh
Inventor
吕一云
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Elite Semiconductor Inc
Original Assignee
Elite Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elite Semiconductor Inc filed Critical Elite Semiconductor Inc
Publication of CN108694265A publication Critical patent/CN108694265A/zh
Application granted granted Critical
Publication of CN108694265B publication Critical patent/CN108694265B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/39Circuit design at the physical level
    • G06F30/392Floor-planning or layout, e.g. partitioning or placement
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/10Geometric CAD
    • G06F30/13Architectural design, e.g. computer-aided architectural design [CAAD] related to design of buildings, bridges, landscapes, production plants or roads
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/39Circuit design at the physical level
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/39Circuit design at the physical level
    • G06F30/398Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/18Manufacturability analysis or optimisation for manufacturability
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02PCLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P90/00Enabling technologies with a potential contribution to greenhouse gas [GHG] emissions mitigation
    • Y02P90/02Total factory control, e.g. smart factories, flexible manufacturing systems [FMS] or integrated manufacturing systems [IMS]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Geometry (AREA)
  • General Physics & Mathematics (AREA)
  • Evolutionary Computation (AREA)
  • General Engineering & Computer Science (AREA)
  • Architecture (AREA)
  • Civil Engineering (AREA)
  • Structural Engineering (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

本发明公开一种设计布局的失效风险的智能型预诊断系统及方法,本发明的方法是先取得一物体的一设计布局,再于设计布局上划分出至少一布局区域,其中布局区域内具有一布局图案,接着取得多个缺陷,并按照尺寸的大小顺序将多个缺陷逐个与布局图案的一预定部分进行比对,然后根据比对结果判断布局区域的失效风险等级。本发明能快速且准确地预测在线随机缺陷及系统缺陷等是否会在物体上造成错误并影响到物体的良率。

Description

设计布局的失效风险的智能型预诊断系统及方法
技术领域
本公开涉及微电子技术领域,具体而言,涉及一种能准确掌握产品的潜在失效风险的设计布局的失效风险的智能型预诊断系统及方法。
背景技术
一般而言,芯片设计公司(design house)提供晶圆厂(或制程厂)相关的集成电路设计布局,于是制程厂根据晶圆上的设计布局采用了上百种设备开始制作大量的晶圆,在制造过程中,无法避免地会有缺陷产生,比如一些随机性的颗粒缺陷、制程形成的缺陷或系统性的缺陷,而造成开路或短路失效并影响到产品良率。制程厂将利用各种检测工具作出模拟,目的不外乎是能在初期找到系统性的缺陷,并通过修改设计、改进制程而增进良率。
随着设计布局的特征尺寸逐渐缩小,影响产品良率降低的相关缺陷也变得较小,为了获取晶圆上所有致命的缺陷,代工厂必须增加其扫描及检验器具的灵敏度,因而被检验出来的缺陷个数也会随之增加,事实上非致命的缺陷占所有检验出来的缺陷百分比也会增加。此外,为了确认出真正的潜在性缺陷,制程厂将使用电子式扫描显微镜来照相、检视及分类所有被采样及检验出来的缺陷;然而,制程时间是固定的,且用来检视的电子式扫描显微镜的效能可能限制了每个晶圆上被观察的个数,故制程厂要应付不同厂商的需求,又要在有限的时间里面交货,以现有的技术不仅在确认出产品上属于重要类型的缺陷是有困难的,而且还有遗漏识别出致命性缺陷的风险。
若没有一个快速且创新的方法来预先地确认系统缺陷(Systematic defect)及随机缺陷(Random defect),晶圆厂将面临庞大的产量下滑以及花费大量的学习时间在量产上。
发明内容
本发明所要解决的技术问题在于,针对现有技术的不足提供一种设计布局的失效风险的智能型预诊断系统及方法,其能快速且准确地预测在线随机缺陷及系统缺陷等,是否会在物体上造成错误并影响到物体的良率。
为了解决上述的技术问题,本发明所采用的其中一技术方案是,提供一种设计布局的失效风险的智能型预诊断系统,其包括一区域定义模块、一缺陷产生模块、一比对分析模块及一判断模块。所述区域定义模块用于在一物体的一设计布局上划分出至少一布局区域,其中所述布局区域内具有一布局图案;所述缺陷产生模块用于预先取得多个缺陷数据,其中每一个所述缺陷数据包括一缺陷的一缺陷图像与相关于所述缺陷的一缺陷尺寸及一缺陷形状;所述比对分析模块用于按照尺寸的大小顺序,将多个所述缺陷的缺陷图像逐个与所述布局图案的一预定部分进行比对,以得到相关于每一个所述缺陷的一致命缺陷指数;所述判断模块用于根据多个所述致命缺陷指数判断所述布局区域的一失效风险等级。
为了解决上述的技术问题,本发明所采用的另一技术方案是,提供一种设计布局的失效风险的智能型预诊断方法,其包括以下步骤:取得一物体的一设计布局;在所述设计布局上划分出至少一布局区域,其中所述布局区域内具有一布局图案;预先取得多个缺陷数据,其中每一个所述缺陷数据包括一缺陷的一缺陷图像与相关于所述缺陷的一缺陷尺寸和一缺陷形状;按照尺寸的大小顺序,将多个所述缺陷的缺陷图像逐个与所述布局图案的一预定部分进行比对,以得到相关于每一个所述缺陷的一致命缺陷指数;以及根据多个所述致命缺陷指数判断所述布局区域的一失效风险等级。
本发明的有益效果在于,本发明技术方案所提供设计布局的失效风险的智能型预诊断系统及方法,其通过“在一设计布局上划分出至少一布局区域,再预先取得多个缺陷,接着按照尺寸的大小顺序将多个缺陷逐个与布局区域内的布局图案的一预定部分进行关键区域分析(Critical Area Analysis,CAA)比对,然后根据比对结果判断布局区域的失效风险等级”的技术特征,可在产品真正开始生产前,及时地诊断出设计布局中所有高、中、低及无失效风险的布局区域,并可快速且准确地预测在线随机缺陷与系统缺陷等,是否会在被加工物体上造成开路或短路失效而影响到物体的良率。
为使能更进一步了解本发明的特征及技术内容,请参阅以下有关本发明的详细说明与附图,然而所提供的附图仅用于提供参考与说明,并非用来对本发明加以限制。
附图说明
图1为本发明的设计布局的失效风险的智能型预诊断方法的流程示意图。
图2为本发明的设计布局的失效风险的智能型预诊断系统的架构图。
图3为对应本发明设计布局的失效风险的智能型预诊断方法的步骤S20示意图。
图4至图10为对应本发明设计布局的失效风险的智能型预诊断方法的步骤S40示意图。
图11为对应本发明设计布局的失效风险的智能型预诊断方法的步骤S40的子步骤流程示意图。
图12及图13为对应本发明设计布局的失效风险的智能型预诊断方法的步骤S60示意图。
图14为本发明的设计布局的失效风险的智能型预诊断方法的使用者接口示意图。
具体实施方式
由于半导体工厂、平面显示器工厂、封装工厂(Assembly fab)、太阳能板工厂、印刷电路板工厂、掩模工厂、发光二极管组装厂等制造工厂,于生产过程中无法避免地会造成被加工物体上出现缺陷,原因包括制程上的缺失、质量管控不稳定、设备或技术上的瓶颈或异常等,因此,本发明提供一种设计布局的失效风险的智能型预诊断系统及方法,可以在生产物体之前,以智能型预诊断方法完成分析一个设计布局里每一个位置布局区域图形的CAA失效风险,故能快速且准确地预测在线随机缺陷(In-line random defect)与系统缺陷(Systematic defect)等,是否会在被加工物体上造成开路或短路失效(Open or shortfailure)并影响到物体的良率(Yield)。据此,用户能以最佳的效率、最少的时间来管理制造工厂内的缺陷良率,并能针对被加工物体上各个较高失效风险区域的布局图案进行修改,以达到优化的布局图案并降低其失效风险,例如从高失效风险降低为低失效风险或从低失效风险降低为无失效风险,进而提高这些区域对于缺陷的容忍度。上述的物体可为晶圆、掩模、印刷电路板、平面显示器、晶圆凸块(Wafer bump)、封装结构、发光二极管或太阳能电池,但不限于此。
以下是通过特定的具体实施例来说明本发明所公开有关“设计布局的失效风险的智能型预诊断系统及方法”的实施方式,本领域技术人员可由本说明书所公开的内容了解本发明的优点与效果。本发明可通过其他不同的具体实施例加以施行或应用,本说明书中的各项细节也可基于不同观点与应用,在不悖离本发明的构思下进行各种修饰与变更。另外,本发明的附图仅为简单示意说明,并非依实际尺寸的描绘,事先声明。以下的实施方式将进一步详细说明本发明的相关技术内容,但所公开的内容并非用以限制本发明的技术范围。
请参见图1,为本发明一优选实施例的设计布局的失效风险的智能型预诊断方法的流程示意图。如图1所示,设计布局的失效风险的智能型预诊断方法M主要包括以下几个步骤:步骤S10,取得一物体的一设计布局;步骤S20,在设计布局上划分出至少一布局区域,其中布局区域具有预定的一布局图案;步骤S30,预先取得多个缺陷数据,其中每一缺陷数据包括一缺陷的一缺陷图像、一缺陷尺寸及一缺陷形状;步骤S40,按照尺寸的大小顺序,将多个缺陷的缺陷图像逐个与布局图案的一预定部分进行比对,以得到相关于每一个缺陷的一致命缺陷指数(Killer defect index,KDI;关于致命缺陷指数的技术细节可参考本公开相同申请人所取得的美国专利第8,312,401号);步骤S50,根据多个致命缺陷指数判断布局区域的一失效风险等级;以及步骤S60,建立一失效风险预诊断分析数据库。
请参见图2,为本发明一优选实施例的设计布局的失效风险的预诊断系统的功能模块图。系统1用于实现图1所示的设计布局的失效风险的智能型预诊断方法M,系统1包括一区域定义模块11、一缺陷产生模块12、一分析模块13以及一判断模块14。实务上,设计布局的失效风险的智能型预诊断方法M与系统1可在设计公司(Design house)中执行,或是在制造工厂生产前或开始生产中执行,举例来说,物体的设计布局可由设计公司提供给制造工厂,且设计公司可在提供设计布局之前,先利用设计布局的失效风险的智能型预诊断方法M与系统1来判断设计布局中不同区域对于缺陷的容忍度;或者,制造工厂可在接收到设计布局之后,自行利用设计布局的失效风险的智能型预诊断方法M与系统1来达到相同目的。
设计布局的失效风险的智能型预诊断方法M与系统1可由软件来实施,或是由软件结合硬件来实施,且可在单独一台计算机上自动地执行,或是在多台交互作用的计算机上自动地执行。虽然本实施例是以晶圆作为物体且以完整芯片的完整设计布局(Designlayout)作为物体的设计布局为例来说明本发明的特点与技术效果,但并非将本发明局限于此。
步骤S10中,如图3所示,设计布局2用于设计物体的轮廓与构形,设计布局2可为设计图形文件,比如一种集成电路(IC)设计业界的图形标准(Graphic Database System,GDS),其中记载了几何图形、文字、卷标与一些设计布局2的信息,设计布局2中各层的布局可被修改重建。设计布局2的格式(Format)可为GDSII或OASIS格式,实务上,制造工厂在生产半导体或IC芯片时,多采用设计公司以计算机辅助设计(Computer Aided Design,CAD)软件所制作的GDSII格式的文件,以便于在IC设计的相关应用中达到通用与可交换格式的目的;另,OASIS格式的文件可由半导体微影术来仿真(如光学邻近效应修正法(OpticalProximity Correction,OPC))或由CAD工具的轮廓设计系统/数据库所产生。
步骤S20中,如图2至图6所示,利用区域定义模块11进行布局区域20的划分,布局区域20的大小尺寸可由用户依实际需求自行定义,其中布局区域20中具有一布局图案21(如设定的电路图案),若划分出多个布局区域20,则这些布局区域20中的布局图案21可具有相同或不同的图案特征。
区域定义模块11也可对设计布局2进行预处理,具体地说,是先将设计布局2分割成多个设计布局单元(图中未显示),其中每一个设计布局单元具有至少一个布局图案21,再将具有相同的布局图案21的多个设计布局单元归类在一起,以构成多个基于布局的图案群(Layout Pattern Group)。实务上,步骤S20可在进行预处理之前或之后实施并建成数据库,例如系统缺陷数据库,且可在数据库中储存多组不同图案特征的图案群及其对应的坐标面积或各图案群对角在线的两个顶点坐标,关于设计布局2的预处理的技术细节可参考本公开相同申请人所取得的美国专利第8,312,401号。
步骤S30中,如图4至图9所示,利用缺陷产生模块12针对每一个布局区域20a~20f,产生一特定尺寸区间范围内的多个缺陷D的缺陷数据,并储存于缺陷数据库3中,以找出此布局图案21所能容忍的缺陷尺寸,而得知设计布局2的某一特定部分失效的潜在发生原因;其中对于任一个尺寸大小的缺陷D,也可以有多种形状,比如多个尺寸相同的缺陷具有不同的长宽比(aspect ratio)从1.0到10.0。实务上,缺陷产生模块12可利用电子设计自动化(Electronic Design Automation,EDA)工具来设计产生多个缺陷D的缺陷图像(图像格式为GDSII等),或是利用图像处理方法来设计产生多个缺陷D的缺陷图像(图像格式为JPEG、PNG或TIF等)。
步骤S40中,如图4至图9所示,针对每一个布局区域20a~20f,可将选取的多个缺陷按D尺寸大小顺序逐个映射或重叠至对应的布局图案21a~21f。更进一步地说,若任一个布局区域20a内的布局图案21a包含小线宽、小间距的图案(如图4所示),则在利用分析模块13分析各个缺陷D的致命缺陷指数时,以最小尺寸或较小尺寸缺陷D与此布局图案21a进行比对,其致命缺陷指数即显示已达到高风险致命缺陷指数失效等级,继续增加尺寸均属于高风险致命缺陷指数;原因是小尺寸缺陷D便很容易与此布局图案21a发生重叠,而导致较高的开路或短路的风险,而一旦有开路或短路失败存在于布局图案上,物体的良率将会减少,此例代表高失效风险布局区域。
若另一布局区域20b内的布局图案21b包含有次大线宽、次大间距的图案(如图5所示),则在利用分析模块13分析由最小尺寸至最大尺寸缺陷D的致命缺陷指数时,以最小尺寸或较小尺寸缺陷D与此布局图案21b进行比对,其致命缺陷指数为0或是低风险致命缺陷指数,需要以中小尺寸或中尺寸缺陷D进行比对才能得到高风险致命缺陷指数,继续增加尺寸均属于高风险致命缺陷指数,此例代表中失效风险布局区域。
若再一布局区域20c、20d内的布局图案21c、21d包含有单独的小图案(如图6所示)或是大线宽、大间距的图案(如图7所示),则在利用分析模块13分析由最小尺寸至最大尺寸缺陷D的致命缺陷指数时,以最小尺寸至较大尺寸的缺陷D与这些布局图案21c、21d进行比对,其致命缺陷指数为0或是低风险致命缺陷指数,需要以相当大尺寸缺陷D进行比对才能高风险致命缺陷指数,此例代表低失效风险布局区域。
若又一布局区域20e内的布局图案21e包含有极大线宽、极大间距的图案(如图8所示),则在利用分析模块13分析由最小尺寸至最大尺寸缺陷D的致命缺陷指数时,以最小尺寸至最大尺寸的缺陷D与此布局图案21e进行比对,即使是最大尺寸缺陷D得到的致命缺陷指数仍然是0或极低风险致命缺陷指数,此例代表无失效风险布局区域;类似地,若又再一布局区域20f内不含有图案(如图9所示),则在利用分析模块13分析由最小尺寸至最大尺寸缺陷D的致命缺陷指数时,即使是最大尺寸缺陷D得到的致命缺陷指数仍然是0,此例也代表无失效风险布局区域。
步骤S50中,如图10所示,分析模块13并分析得出每一个布局区域20内的布局图案(图中未显示)的所有局部位置所能容忍的缺陷尺寸。具体地说,分析模块13在比对特定的布局图案与相关的多个缺陷(图中未显示)时,主要是采取以下两种方式:其一是按照缺陷的尺寸大小,将多个缺陷的缺陷图像逐个从布局区域20中的一起点坐标Cs沿一特定路径P移动至一终点坐标Ce,并按序在起点坐标Cs、多个位置坐标Ci与终点坐标Ce(包含误差范围),分别与布局图案的多个预定部分进行比对;另一则是将多个缺陷的缺陷图像在起点坐标Ci、多个位置坐标Ci与终点坐标Ce的其中一个(在计算致命缺陷指数时包含误差范围),逐个与布局图案的一预定部分进行比对,并重复在其他坐标进行比对。据此,可得到所选取的缺陷相对于每一个坐标的一致命缺陷指数(Killer defect index,KDI),并依此判断布局图案失效的几率(failure probability),比如发生开路、短路或图案导电性不良等而可能失效的几率。
本实施例中,若缺陷图像是利用EDA工具来产生的,则在执行步骤S50之前,只需要将所选取的多个缺陷的缺陷图像与设计布局2的单位尺寸调整为一致。另,如图11所示,若缺陷图像是利用图像处理方法来产生的,则步骤S40中更进一步包括:步骤S401,将多个缺陷图像与设计布局的单位尺寸调整为一致;步骤S402,从每一个缺陷图像中获取出一缺陷轮廓;以及步骤S403,将每一个缺陷轮廓与布局图案的一预定部分进行比对。关于缺陷图像与布局图案比对的技术细节可参考本公开相同申请人所取得的美国专利第8,473,223号。
步骤S60中,如图4至图9所示,判断模块14针对任一个布局区域20a-20c内的布局图案21a-21c,可根据KDI值从相关的多个缺陷D中区分出高风险致命缺陷(High riskkiller defect)、中风险致命缺陷(medium risk killer defect)、低风险致命缺陷(lowrisk killer defect)、极低风险致命缺陷(negligible low risk killer defect)与无效缺陷(No risk defect,例如dummy defect与nuisance defect)。本实施例在判断模块14中引入关键区域分析(Critical Area Analysis,CAA)方法(Critical Area Analysis,CAA)并加入坐标位置误差范围(Coordinate offset window),其相关技术细节可同样参考本公开相同申请人所取得的美国专利第8,312,401号;基于CAA得到的KDI值最小为0最大为1,例如其中KDI值为1或介于0.7至1之间表示为高风险致命缺陷,其造成失效(开路或短路失效)的可能性极高,KDI值为0表示为无效缺陷,其几乎不可能造成失效,KDI值介于0.5至0.7之间表示为中风险致命缺陷,其造成失效的可能性相对较高,KDI值介于0.1至0.5表示为低风险致命缺陷,KDI值低于0.1表示为极低风险致命缺陷,其造成失效的可能性相对较低。须对其进行说明是,上述范例的KDI值仅代表参考值,使用者可以将缺陷和良率关系分析后自己设定。
更进一步地说,在任一个布局区域20a~20f内分析最小尺寸至最大尺寸缺陷D相对于所有坐标的致命缺陷指数时,若以最小尺寸或较小尺寸缺陷D进行比对,即达到高风险致命缺陷指数的KDI值,则判断此区域的失效风险等级为高失效风险,代表例为布局区域20a;若缺陷尺寸须增大至中小尺寸或中尺寸缺陷D进行比对,才能开始达到高风险致命缺陷指数的KDI值,则判断此区域的失效风险等级为中失效风险,代表例为布局区域20b;若缺陷尺寸须进一步增大至相当大尺寸缺陷D进行比对,才能开始达到高风险致命缺陷指数的KDI值,则判断此区域的失效风险等级为低失效风险,代表例为布局区域20c、20d;若即使是最大尺寸缺陷D得到的致命缺陷指数仍然是0或极低风险致命缺陷指数则判断此区域的失效风险等级为无失效风险,代表例为布局区域20e、20f。
此外,判断模块14还能根据任一个布局区域20a~20f的失效风险等级与一缺陷分布密度曲线(Defect distribution density curve)得出相关于设计布局用于生产时的一缺陷良率,其中所述缺陷分布密度曲线显示不同尺寸的所述缺陷的出现几率或百分比。
值得对其进行说明是,本发明针对设计公司所提供的设计布局2,可在产品真正开始生产前,及时地诊断出设计布局2中所有高失效风险的布局区域20,并利用EDA工具修正这些布局区域20内的布局图案21,以使这些布局区域20的失效风险从高失效风险降低至中失效风险或低失效风险,或是失效风险从低失效风险变成无失效风险,从而全面提高这些布局区域20可容忍的缺陷尺寸。
步骤S60中,如图3、图12及图13所示,失效风险预诊断分析数据库4主要是根据步骤S50的分析结果来建立的,失效风险预诊断分析数据库4储存有对应物体的设计布局2的所有布局区域20的多个基于关键区域分析的数据群体,其中每一个基于关键区域分析的数据群体包括相对应的布局区域20内的多个目标坐标(起点坐标、位置坐标与终点坐标)、所选取的多个缺陷的缺陷数据以及每一个缺陷相对于每一个目标坐标的KDI值。据此,被加工物体在不同的制程阶段中检测到的缺陷,都可通过预先建立的失效风险预诊断分析数据库4筛选掉非致命缺陷,同时识别出会影响制程良率的缺陷,以提高缺陷采样的速度从而改善缺陷的检测效率。
请参见图14,其显示一由计算机系统实现的使用者接口(GUI),比如一网页或是特定软件启始的图形接口。如图14所示,一显示窗口51显示于使用者接口,显示窗口51一侧则设有以软件程序实现的图形按钮,分别执行KDI值选择(按钮52)、缺陷尺寸/形状选择(按钮53)、储存(按钮54)与标记(按钮55)等功能。于实际应用中,可利用失效风险预诊断分析数据库结合布局图形浏览器,并借由使用者接口选取KDI值选择按钮、缺陷尺寸/形状选择按钮、储存按钮与标记按钮,以浏览对应特定KDI值、缺陷尺寸及长宽比条件下的所有布局图案。
本实施例中,用户可先以鼠标或手指点选按钮52、53,选择一KDI值、一缺陷尺寸与相关于缺陷形状的一长宽比值,来浏览对应此KDI值、缺陷尺寸及长宽比条件下的所有布局图案,由程序执行选择取样(select sample)的动作,并在显示窗口51中显示每一个布局区域20对应用户所选择的条件的所有布局图案;用户可再点选按钮54,以在欲关注的布局图案21(如高失效风险的布局区域内的布局图案)产生颜色标记,然后点选按钮53,以将选择取样结果做储存。据此,可及时地提供设计布局所需要的分析浏览功能,且用户可快速地针对缺陷良率做出正确的排错。
实施例的有益效果
由本发明实施例所提供,以硬件或软件实现的设计布局的失效风险的智能型预诊断系统及方法,其通过“在一设计布局上划分出至少一布局区域,再预先取得多个缺陷,接着按照尺寸的大小顺序将多个缺陷逐个与布局区域内的布局图案的一预定部分进行关键区域分析(Critical Area Analysis,CAA)比对,然后根据比对结果判断布局区域的失效风险等级”的技术特征,可在产品真正开始生产前,及时地诊断出设计布局中所有高、中、低及无失效风险的布局区域,并可快速且准确地预测在线随机缺陷与系统缺陷等,是否会在被加工物体上造成开路或短路失效而影响到物体的良率。
承上述,用户可以最佳的效率、最少的时间来管理制造工厂内的缺陷良率,并可针对各个较高失效风险的布局区域内的布局图案进行修改,以达到优化的布局图案,并将各个失效风险区域的布局图案等级降低至较低失效风险区域等级,从而提高这些布局区域可容忍的缺陷尺寸。
再者,用户可将利用本发明得出的失效风险预诊断分析结果与缺陷分布密度曲线(Defect distribution density curve)配合使用,通过下式(1)预测此设计布局生产时的最可能缺陷良率。
缺陷尺寸的失效几率=缺陷尺寸出现百分比×(对应缺陷尺寸的高致命缺陷指数几率平均值×对应缺陷尺寸的高致命缺陷指数布局图案面积平均值+对应缺陷尺寸的中致命缺陷指数几率平均值×对应缺陷尺寸的中致命缺陷指数布局图案面积平均值+对应缺陷尺寸的低致命缺陷指数几率平均值×对应缺陷尺寸的低致命缺陷指数布局图案面积平均值)式(1)
由缺陷分布密度曲线可以得知各个尺寸缺陷的出现几率或百分比,而由失效风险预诊断分析数据库可以知悉对应某个失效风险等级尺寸缺陷的布局区域及其面积总和,即其占有整个设计布局总面积的百分比,将各个尺寸缺陷的出现百分比乘以“各高、中、低失效风险的致命缺陷指数平均值乘以对应各高、中、低失效风险等级尺寸缺陷的布局区域面积总和占整个设计布局总面积的百分比,再将高、中、低失效风险的几率值相加”,再将各个缺陷尺寸预测结果相加,即可以准确地预测出制程各个层次的最可能的缺陷良率,以将制程各个层次的最可能的缺陷良率相加即可在设计时间预测此设计布局生产时的最可能缺陷良率。
以上所公开的内容仅为本发明的优选可行实施例,并非因此局限本发明的权利要求书的保护范围,故凡运用本发明说明书及附图内容所做的等效技术变化,均包含于本发明的权利要求书的保护范围内。

Claims (13)

1.一种设计布局的失效风险的智能型预诊断系统,其特征在于,所述设计布局的失效风险的智能型预诊断系统包括:
一区域定义模块,用于在一物体的一设计布局上划分出至少一布局区域,其中所述布局区域内具有一布局图案,所述布局图案具有相同或是不同的图案特征;
一缺陷产生模块,用于取得多个缺陷数据,其中每一个所述缺陷数据包括一缺陷的一缺陷图像与相关于所述缺陷的一缺陷尺寸及一缺陷形状;
一分析模块,用于按照尺寸的大小顺序,将多个所述缺陷的缺陷图像逐个与所述布局图案的一预定部分进行比对,以得到相关于每一个所述缺陷的一致命缺陷指数;以及
一判断模块,用于根据多个所述致命缺陷指数判断所述布局区域的一失效风险等级;
其中若任一所述布局区域内的所述布局图案包含第一线宽、第一间距的图案,所述分析模块以最小尺寸或最小尺寸缺陷与具有所述第一线宽、所述第一间距的所述布局图案进行比对,且所述致命缺陷指数显示已达到高风显致命缺陷指数失效等级时,则所述判断模块判断具有所述第一线宽、所述第一间距的所述布局图案的所述布局区域为高失效风险布局区域;
若任一所述布局区域内的所述布局图案包含有第二线宽、第二间距的所述图案,所述分析模块分析由最小尺寸至最大尺寸缺陷的致命缺陷指数时,以最小尺寸或最小尺寸缺陷与所具有所述第二线宽、所述第二间距的所述图案进行比对,其致命缺陷指数为0,则所述判断模块判断包含有所述第二线宽、所述第二间距的图案的所述布局图案的任一所述布局区域为中失效风险布局区域;
若任一所述布局区域内的所述布局图案包含第三线宽、第三间距的图案,且所述分析模块以最小尺寸至最大尺寸的缺陷与具有所述第三线宽、所述第三间距的所述布局图案进行比对,且所述致命缺陷指数显示为低风险致命缺陷指数失效等级时,则所述判断模块判断具有所述第三线宽、所述第三间距的所述布局图案的所述布局区域为低失效风险布局区域;
若任一所述布局区域内的所述布局图案包含有图案或是所述第三线宽、所述第三间距的所述图案,所述分析模块分析由最小尺寸至最大尺寸缺陷的致命缺陷指数时,以最小尺寸至最大尺寸的缺陷与所具有所述图案、所述第三线宽、所述第三间距的所述图案进行比对,其致命缺陷指数为0,则所述判断模块判断包含有所述图案或是所述第三线宽、所述第三间距的图案的所述布局图案的任一所述布局区域为低失效风险布局区域;
若任一所述布局区域内的所述布局图案包含有第四线宽、第四间距的所述图案,所述分析模块分析由最小尺寸至最大尺寸缺陷的致命缺陷指数时,以最小尺寸至最大尺寸的缺陷与所具有所述第四线宽、所述第四间距的所述图案进行比对,其致命缺陷指数为0,则所述判断模块判断包含有所述第四线宽或是所述第三线宽、所述第四间距的图案的所述布局图案的任一所述布局区域为无失效风险布局区域;以及
其中若任一所述布局区域内不含有所述布局图案,所述分析模块分析由所述最小尺寸至所述最大尺寸缺陷的所述缺陷致命指数,且所述致命缺陷指数为无失效风险等级时,则所述判断模块判断不含有所述布局图案的所述布局区域为无失效风险布局区域。
2.根据权利要求1所述的设计布局的失效风险的智能型预诊断系统,其特征在于,所述分析模块将多个所述缺陷图像逐个从所述布局区域中的一起点坐标沿一路径移动至一终点坐标,并按序在所述起点坐标、所述终点坐标及所述起点坐标与所述终点坐标之间的多个位置坐标,分别与所述布局图案的多个所述预定部分进行比对。
3.根据权利要求1所述的设计布局的失效风险的智能型预诊断系统,其特征在于,所述分析模块先将多个所述缺陷图像在所述布局区域中的一起点坐标、一终点坐标及所述起点坐标与所述终点坐标之间的多个位置坐标的其中一个,逐个与所述布局图案的所述预定部分进行比对,再将多个所述缺陷图像在所述起点坐标、所述终点坐标及多个所述位置坐标的另外一个,与所述布局图案的另一所述预定部分进行比对。
4.根据权利要求2或3所述的设计布局的失效风险的智能型预诊断系统,其特征在于,所述分析模块利用关键区域分析法得到多个所述致命缺陷指数。
5.根据权利要求4所述的设计布局的失效风险的智能型预诊断系统,其特征在于,所述智能型预诊断系统还包括一失效风险预诊断分析数据库,所述失效风险预诊断分析数据库储存有一对应所述布局区域的基于所述关键区域分析法的数据群体,且所述关键区域分析法的数据群体包括所述起点坐标、所述终点坐标及多个所述位置坐标、多个所述缺陷数据与多个所述致命缺陷指数。
6.根据权利要求1所述的设计布局的失效风险的智能型预诊断系统,其特征在于,所述判断模块进一步根据所述布局区域的所述失效风险等级与一缺陷分布密度曲线得出相关于所述设计布局用于生产时的一缺陷良率,其中所述缺陷分布密度曲线显示不同尺寸的所述缺陷的出现几率或百分比。
7.一种设计布局的失效风险的智能型预诊断方法,其特征在于,所述智能型预诊断方法包括以下步骤:
取得一物体的一设计布局;
在所述设计布局上划分出至少一布局区域,其中所述布局区域内具有一布局图案;
预先取得多个缺陷数据,其中每一个所述缺陷数据包括一缺陷的一缺陷图像与相关于所述缺陷的一缺陷尺寸和一缺陷形状;
按照尺寸的大小顺序,将多个所述缺陷的缺陷图像逐个与所述布局图案的一预定部分进行比对,得到相关于每一个所述缺陷的一致命缺陷指数;以及
根据多个所述致命缺陷指数判断所述布局区域的一失效风险等级;
其中若任一所述布局区域内的所述布局图案包含第一线宽、第一间距的图案,并以最小尺寸或最小尺寸缺陷与具有所述第一线宽、所述第一间距的所述布局图案进行比对,且所述致命缺陷指数显示已达到高风显致命缺陷指数失效等级时,则判断具有所述第一线宽、所述第一间距的所述布局图案的所述布局区域为高失效风险布局区域;
若任一所述布局区域内的所述布局图案包含有第二线宽、第二间距的所述图案,分析模块分析由最小尺寸至最大尺寸缺陷的致命缺陷指数时,以最小尺寸或最小尺寸缺陷与所具有所述第二线宽、所述第二间距的所述图案进行比对,其致命缺陷指数为0,则判断模块判断包含有所述第二线宽、所述第二间距的图案的所述布局图案的任一所述布局区域为中失效风险布局区域;
若任一所述布局区域内的所述布局图案包含第三线宽、第三间距的图案,且所述分析模块以最小尺寸至最大尺寸的缺陷与具有所述第三线宽、所述第三间距的所述布局图案进行比对,且所述致命缺陷指数显示为低风险致命缺陷指数失效等级时,则所述判断模块判断具有所述第三线宽、所述第三间距的所述布局图案的所述布局区域为低失效风险布局区域;
若任一所述布局区域内的所述布局图案包含有图案或是所述第三线宽、所述第三间距的所述图案,所述分析模块分析由最小尺寸至最大尺寸缺陷的致命缺陷指数时,以最小尺寸至最大尺寸的缺陷与所具有所述图案、所述第三线宽、所述第三间距的所述图案进行比对,其致命缺陷指数为0,则所述判断模块判断包含有所述图案或是所述第三线宽、所述第三间距的图案的所述布局图案的任一所述布局区域为低失效风险布局区域;
若任一所述布局区域内的所述布局图案包含有第四线宽、第四间距的所述图案,所述分析模块分析由最小尺寸至最大尺寸缺陷的致命缺陷指数时,以最小尺寸至最大尺寸的缺陷与所具有所述第四线宽、所述第四间距的所述图案进行比对,其致命缺陷指数为0,则所述判断模块判断包含有所述第四线宽或是所述第三线宽、所述第四间距的图案的所述布局图案的任一所述布局区域为无失效风险布局区域;以及
若任一所述布局区域内不含有所述布局图案,所述分析模块分析由所述最小尺寸至所述最大尺寸缺陷的所述缺陷致命指数,所述致命缺陷指数为无失效风险等级时,则所述判断模块判断不含有所述布局图案的所述布局区域为无失效风险布局区域。
8.根据权利要求7所述的设计布局的失效风险的智能型预诊断方法,其特征在于,在将多个所述缺陷的缺陷图像与所述布局图案的所述预定部分进行比对的步骤中,还包括:将多个所述缺陷的缺陷图像逐个从所述布局区域中的一起点坐标沿一路径移动至一终点坐标,并按序在所述起点坐标、所述终点坐标及所述起点坐标与所述终点坐标之间的多个位置坐标,分别与所述布局图案的多个所述预定部分进行比对。
9.根据权利要求7所述的设计布局的失效风险的智能型预诊断方法,其特征在于,在将多个所述缺陷的缺陷图像与所述布局图案的所述预定部分进行比对的步骤中,还包括:
将多个所述缺陷的缺陷图像在所述布局区域中的一起点坐标、一终点坐标及所述起点坐标与所述终点坐标之间的多个位置坐标的其中一个,逐个与所述布局图案的所述预定部分进行比对;以及
将多个所述缺陷的缺陷图像在所述布局区域中的所述起点坐标、所述终点坐标及多个所述位置坐标的另外一个,与所述布局图案的另一所述预定部分进行比对。
10.根据权利要求8或9所述的设计布局的失效风险的智能型预诊断方法,其特征在于,多个所述致命缺陷指数是利用关键区域分析法而得到的。
11.根据权利要求10所述的设计布局的失效风险的智能型预诊断方法,其特征在于,在将多个所述缺陷的缺陷图像与所述布局图案的所述预定部分进行比对的步骤之后,还包括:建立一失效风险预诊断分析数据库,所述失效风险预诊断分析数据库储存有一对应所述布局区域的基于所述关键区域分析法的数据群体,且所述关键区域分析法的数据群体包括所述起点坐标、所述终点坐标及多个所述位置坐标、多个所述缺陷数据与多个所述致命缺陷指数。
12.根据权利要求7所述的设计布局的失效风险的智能型预诊断方法,其特征在于,所述智能型预诊断方法还包括:针对任一个具有高失效风险的所述布局区域,利用一电子设计自动化工具对其布局图案进行优化布局图案修正,以使所述布局区域的所述失效风险等级从所述高失效风险降低为中失效风险或低失效风险,或是从所述低失效风险变成无失效风险。
13.根据权利要求7所述的设计布局的失效风险的智能型预诊断方法,其特征在于,所述智能型预诊断方法还包括:根据所述布局区域的所述失效风险等级与一缺陷分布密度曲线得出相关于所述设计布局用于生产时的一缺陷良率,其中所述缺陷分布密度曲线显示不同尺寸的所述缺陷的出现几率或百分比。
CN201710249588.8A 2017-04-05 2017-04-17 设计布局的失效风险的智能型预诊断系统及方法 Active CN108694265B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW106111402A TWI641960B (zh) 2017-04-05 2017-04-05 設計佈局的失效風險的智慧型預診斷系統及方法
TW106111402 2017-04-05

Publications (2)

Publication Number Publication Date
CN108694265A CN108694265A (zh) 2018-10-23
CN108694265B true CN108694265B (zh) 2023-02-03

Family

ID=63710994

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710249588.8A Active CN108694265B (zh) 2017-04-05 2017-04-17 设计布局的失效风险的智能型预诊断系统及方法

Country Status (3)

Country Link
US (1) US10409924B2 (zh)
CN (1) CN108694265B (zh)
TW (1) TWI641960B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11023648B2 (en) * 2017-12-12 2021-06-01 Siemens Industry Software Inc. Puzzle-based pattern analysis and classification
CN111429426B (zh) * 2020-03-20 2023-06-02 上海集成电路研发中心有限公司 一种检测对象缺陷图案的提取装置、提取方法及存储介质
CN111681580A (zh) * 2020-07-01 2020-09-18 深圳市华星光电半导体显示技术有限公司 显示面板设计方法、装置及电子设备
TWI782707B (zh) * 2021-09-15 2022-11-01 英業達股份有限公司 訊號路徑搜尋方法、電子裝置和非暫態計算機可讀取媒體
JP2023068947A (ja) * 2021-11-04 2023-05-18 株式会社Sumco 監視方法、監視プログラム、監視装置、ウェーハの製造方法、及びウェーハ
CN116882361B (zh) * 2023-09-06 2023-12-26 全芯智造技术有限公司 芯片缺陷分析方法、电子设备及存储介质

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8312401B2 (en) * 2011-01-13 2012-11-13 Elitetech Technology Co., Ltd. Method for smart defect screen and sample
CN106463434A (zh) * 2014-06-10 2017-02-22 Asml荷兰有限公司 计算晶片检验
CN106446418A (zh) * 2016-09-27 2017-02-22 广东电网有限责任公司珠海供电局 一种电缆终端进水缺陷电场分布分析方法及装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4926352B2 (ja) * 2001-09-25 2012-05-09 ルネサスエレクトロニクス株式会社 欠陥解析方法、チップ分類データ検証方法及びプログラム
KR100429883B1 (ko) * 2001-12-20 2004-05-03 삼성전자주식회사 순수 결함에 의한 불량 발생 확률 측정방법, 순수 결함에서 추출한 패턴 파라미터의 분류를 이용한 결함 제한 수율 측정 방법, 순수 결함에 의한 불량 발생 확률 및 결함 제한 수율을 측정하기 위한 시스템
US7752581B2 (en) * 2003-06-10 2010-07-06 International Business Machines Corporation Design structure and system for identification of defects on circuits or other arrayed products
US7346470B2 (en) * 2003-06-10 2008-03-18 International Business Machines Corporation System for identification of defects on circuits or other arrayed products
US7962864B2 (en) * 2007-05-24 2011-06-14 Applied Materials, Inc. Stage yield prediction
US7937179B2 (en) * 2007-05-24 2011-05-03 Applied Materials, Inc. Dynamic inline yield analysis and prediction of a defect limited yield using inline inspection defects
US8473223B2 (en) * 2009-10-07 2013-06-25 Iyun Leu Method for utilizing fabrication defect of an article
CN201607732U (zh) * 2009-10-30 2010-10-13 新思科技有限公司 降低随机良率缺陷的装置
US8607169B2 (en) * 2011-12-28 2013-12-10 Elitetech Technology Co., Ltd. Intelligent defect diagnosis method
US9689923B2 (en) * 2013-08-03 2017-06-27 Kla-Tencor Corp. Adaptive electrical testing of wafers
US9569834B2 (en) * 2015-06-22 2017-02-14 Kla-Tencor Corporation Automated image-based process monitoring and control
TWI564741B (zh) * 2016-01-25 2017-01-01 敖翔科技股份有限公司 智慧型缺陷分類採樣方法、系統與電腦可讀取儲存媒體
TWI641961B (zh) * 2017-07-21 2018-11-21 敖翔科技股份有限公司 設計佈局為主的快速線上缺陷診斷、分類及取樣方法及系統

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8312401B2 (en) * 2011-01-13 2012-11-13 Elitetech Technology Co., Ltd. Method for smart defect screen and sample
CN106463434A (zh) * 2014-06-10 2017-02-22 Asml荷兰有限公司 计算晶片检验
CN106446418A (zh) * 2016-09-27 2017-02-22 广东电网有限责任公司珠海供电局 一种电缆终端进水缺陷电场分布分析方法及装置

Also Published As

Publication number Publication date
US20180293334A1 (en) 2018-10-11
US10409924B2 (en) 2019-09-10
CN108694265A (zh) 2018-10-23
TWI641960B (zh) 2018-11-21
TW201837757A (zh) 2018-10-16

Similar Documents

Publication Publication Date Title
CN108694265B (zh) 设计布局的失效风险的智能型预诊断系统及方法
US11761904B2 (en) Smart defect calibration system in semiconductor wafer manufacturing
US10997340B2 (en) Pattern centric process control
TWI634485B (zh) 在半導體裝置製造製程期間之圖案缺陷和強度檢測及追蹤
TWI706376B (zh) 用於缺陷檢測之系統、方法及非暫時性電腦可讀儲存媒體
US10228421B2 (en) Method and system for intelligent defect classification and sampling, and non-transitory computer-readable storage device
US10719655B2 (en) Method and system for quickly diagnosing, classifying, and sampling in-line defects based on CAA pre-diagnosis database
US20030058436A1 (en) Inspection data analysis program, defect inspection apparatus, defect inspection system and method for semiconductor device
US20170352145A1 (en) Semiconductor wafer inspection using care area group-specific threshold settings for detecting defects
CN110727247B (zh) 半导体厂缺陷操作系统及装置
CN109952635B (zh) 用于晶片检验临界区域的产生的方法及系统
JP2003086689A (ja) 半導体の不良解析用cadツール及び半導体の不良解析方法
US7356787B2 (en) Alternative methodology for defect simulation and system
CN111429426B (zh) 一种检测对象缺陷图案的提取装置、提取方法及存储介质
CN116882361B (zh) 芯片缺陷分析方法、电子设备及存储介质
CN111429427B (zh) 检测对象缺陷图案的优先级排序装置、排序方法及存储介质
US20230024266A1 (en) Refining defect detection using process window

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant