JP5395814B2 - 半導体欠陥統合投影方法および半導体欠陥統合投影機能を実装した欠陥検査支援装置 - Google Patents

Description

本発明は半導体デバイスや液晶デバイスなど、微細な回路パターンが形成された検査装置あるいは欠陥レビュー装置で取得されたデータを処理し各装置にフィードバックすることにより、各装置の操作性、利便性を向上させるための検査支援技術に関する。

一般に、半導体デバイスの製造工程においては、異物付着などの異物欠陥を発見し、原因を追究する目的で、光学画像を用いて複数のＬＳＩの同種の回路パターンを比較して欠陥の存在位置を検出する光学式パターン検査装置や、走査型電子顕微鏡（ＳＥＭ：Scanning Electron Microscope）の技術を応用し光学画像よりも分解能の高い電子線画像を用いて、光学式パターン検査装置と同様の比較演算処理により回路パターンの構造的あるいは電気的な欠陥の存在位置を検出するＳＥＭ式パターン検査装置などが使用されている。また、検出した欠陥の位置を高精度に撮像し、欠陥の種類毎の分類処理を自動実行（ＡＤＣ：Automatic Defect Classification）する欠陥レビュー装置なども実用化されている。

一般的にこれらの検査装置は、半導体デバイスを構成する各レイヤ（階層）の製造工程毎に配置され、異物検査及び回路パターン検査により欠陥を検出する。検出された欠陥は、種類を特定し、種類毎の発生数を計測することにより、製造工程の良不良を判別する情報として使用されている。

上のような欠陥の検出方法として、例えば特許文献１には、製造工程ごとに作成された不良分布画像データまたは不良分布濃淡画像データを比較することで、ある製造工程では検出されず、ある製造工程では検出される不良を見つけ、不良発生の原因となる製造工程を判明させる発明が開示されている。そして、検出された欠陥の如何によって、設計変更や製造条件を変更する等、製造上の対策が講じられる。

また、特許文献２には、光学式検査装置から得られる画像情報と半導体デバイスの設計パターンとを比較し、欠陥と配線パターンとの重なり具合に応じて検出欠陥の致命・非致命を判定する検査方法が開示されている。製造工程の良不良を判別する情報として真に必要なのは致命欠陥の発生数であって、検査速度向上の観点から、検査装置としては、非致命欠陥は検出せずに致命欠陥のみを検出するような機能が要求される場合が多い。

更にまた、特許文献３には、電子ビームの照射位置を設計パターン上で指定するＥＢテスタに関する発明が開示されている。ここで、ＥＢテスタとは、ウェーハ上の完成したチップに電子線を照射し、回路として動作するかを試験するための検査装置である。特許文献３に開示された発明においては、電子線の照射位置を設計パターン上で指定する際に、ＧＵＩ上に表示する画像を検査対象である配線パターンの画像ではなく配線パターン上の保護膜パターンの画像に変えることにより、設計パターンとＳＥＭの実画像との画像マッチング精度を向上し、電子線の照射位置を自動決定する際の精度を向上している。

特開平１１−４５９１９号公報 特開２０００−３１１９２４号公報 特開２０００−２６６７０６号公報

しかしながら、上記検査装置だけでは原因を決定できない欠陥も増加しつつある。そのため、検出された欠陥情報から本質的な原因が設計レイアウトデータに起因するか否かを判断するにあたり、時間とコストがかかるという問題点がある。

また、近年の半導体製造では、集積度向上に伴う微細化により、物理的に設計レイアウトデータに起因する欠陥の割合が増加しつつある。このように欠陥が多数ある場合に、回路設計を見直すか又は製造条件を変えるか等、その影響度を判断して問題回避を検討するための有効な手段が無い。

さらに、検査装置により発見される欠陥が次工程の欠陥なのか又は上層以降の欠陥であるか発生位置を判断することが難しく、信頼性を保障した製品出荷のための迅速な対応をとりづらいという問題がある。

半導体製造プロセスにおいては、集積度向上に伴う微細化により、製造プロセス起因による欠陥よりも設計起因による欠陥が増加しつつあり、設計起因による欠陥の原因を早急に突き止め、設計へ反映し、歩留まりを向上させることが課題となっている。

本発明は、上記問題に鑑みてなされたものであり、検査装置により発見された欠陥又は検査レビュー装置による欠陥に関する情報を設計レイアウトデータと統合して表示し、分析を可能にし、設計レイアウトデータ起因による原因を効率的に突き止める手段を提供するものである。

本発明は、半導体の設計レイアウトデータを活用し、当該設計レイアウトデータ上へチップ単位の欠陥を統合投影する。また、欠陥発見時の欠陥レビュー装置により撮像された画像とそれに対応する設計レイアウトデータおよび任意の設計レイアウトデータを同時に統合投影し、下層及び上層になる回路パターンについて表示し、それらの回路パターンの表示を切替えることで、欠陥部位の解析を支援する。

すなわち、本発明の半導体検査支援装置は、半導体製造の各工程で用いられる設計回路パターンの位置情報を含む設計レイアウトデータを取得する設計レイアウトデータ読込み部と、前記設計回路パターンがチップ毎に複数形成されたウェーハに関するデータの中から少なくとも設計セルの位置情報を含むウェーハ・チップ情報を取得するウェーハ・チップ情報読込み部と、前記各工程で生じた欠陥の位置情報を含む欠陥データを取得する欠陥データ読込み部と、前記設計レイアウトデータと前記ウェーハ・チップ情報に基づき、前記設計レイアウトデータのうち欠陥が生じた工程における設計レイアウトデータと前記欠陥データとを統合投影処理することで、設計レイアウトデータ欠陥統合投影表示図を作成する設計レイアウトデータ描画処理部と、前記設計レイアウトデータ欠陥統合投影表示図を表示する欠陥統合投影表示装置と、を備えることを特徴とする。

本発明によれば、発見された設計レイアウトデータに起因する欠陥の原因究明、種類の判別、チップ全体に対する影響の度合いの判定を容易にする。また、欠陥情報を多角的かつ多層的に検討できる。それにより、欠陥対策の検討のための有用な情報として、結果的に歩留まりを向上させることができる。

実施形態１における半導体欠陥統合投影システムの説明である。 実施形態１における欠陥統合投影表示の表示例である。図２（Ａ）はダイ欠陥統合投影の表示例、図２（Ｂ）はチップ欠陥統合投影の表示例、図２（Ｃ）は設計セル欠陥統合投影の表示例である。 実施形態１における欠陥と設計レイアウトデータの統合投影表示の表示例である。図３（Ａ）はダイ欠陥統合投影の表示例、図３（Ｂ）は欠陥部位の設計レイアウトデータ拡大表示例、図３（Ｃ）は任意の設計レイアウトデータ拡大表示例、図３（Ｄ）は欠陥部位の設計レイアウトデータと複数の任意の設計レイアウトデータとの重ね拡大表示例、図３（Ｅ）は撮像画像と任意の設計レイアウトデータとの重ね拡大表示例である。 実施形態１における欠陥統合投影手段のフローチャートを示す図である。 ある階層のパターンが複数のレイヤの設計パターンの重ね合わせにより形成されていることを示す概念図である。図５（Ａ）は上層パターン２（ダミーパターン）に対応する設計パターン、図５（Ｂ）は上層パターン１（アクティブパターン）に対応する設計パターン、図５（Ｃ）は中層パターン（アクティブパターン）に対応する設計パターン、図５（Ｄ）は下層パターン（アクティブパターン）に対応する設計パターン、図５（Ｅ）は図５（Ａ）〜（Ｄ）の設計パターンの重ね合わせにより形成されるある階層の設計パターンである。 実施形態２の欠陥検査支援装置とその周囲の環境を示す配置図である。 実施形態２の欠陥統合投影手段を実現する機能ブロック図である。 アクティブパターンとダミーパターンとを弁別して合成した背景図である。図８（Ａ）はアクティブパターンに対応する設計パターン、図８（Ｂ）はダミーパターンに対応する設計パターン、図８（Ｃ）は図８（Ａ）及び（Ｂ）に示す設計パターンを重ね合わせた設計パターンである。 アクティブパターンとダミーパターンとを弁別して合成した欠陥統合投影画像である。図９（Ａ）は欠陥統合投影画像の合成前の検査画像、図９（Ｂ）は背景となる設計上の配線パターン、図９（Ｃ）は欠陥−背景合成処理後の欠陥投影画像である。 致命欠陥スクリーニング前後の表示画像である。図１０（Ａ）は致命欠陥のスクリーニング前におけるウェーハ全体を示す欠陥マップ図、図１０（Ｂ）は致命欠陥のスクリーニング後におけるウェーハ全体を示す欠陥マップ図、図１０（Ｃ）は致命欠陥のスクリーニング前におけるセルの一部分を拡大した図、図１０（Ｄ）は致命欠陥のスクリーニング後におけるセルの一部分を拡大した図である。 検査画像とは異なる階層の設計レイアウトデータを使用して合成された欠陥統合投影画像の模式図である。図１１（Ａ）は検査画像、図１１（Ｂ）は下流工程の設計レイアウトデータ、図１１（Ｃ）は図１１（Ａ）及び（Ｂ）の合成後の欠陥統合投影画像である。

以下、添付図面を参照して本発明の実施形態に係る半導体欠陥統合投影システムについて説明する。ただし、本実施形態は本発明を実現するための一例にすぎず、本発明の技術的範囲を限定するものではないことに注意すべきである。また、各図において共通の構成には同一の参照番号が付されている。

（実施形態１）
＜半導体欠陥統合投影システムの構成＞
図１は、本発明の実施形態を示す半導体欠陥統合投影システムの説明である。

半導体欠陥統合投影システムは、欠陥統合投影手段２を搭載したコンピュータシステム１により構成される検査支援装置、欠陥統合投影手段２へユーザからの指示を与える欠陥統合指示情報入力装置４、半導体チップの設計レイアウトデータの製造工程情報、マスク情報、設計回路パターンの位置情報、設計セル位置情報、ある設計パターンが属するレイヤの識別情報であるレイヤID（ID Information: Identification Information）等を格納する設計データ記憶装置５、ウェーハ上のダイ位置情報、チップ位置情報、チップ上の設計回路パターンの位置情報や設計セル位置情報、ウェーハやチップの識別情報であるウェーハIDないしチップID、製造工程情報、撮像データ等を格納するウェーハデータ記憶装置６、各製造工程で生じた欠陥の位置情報、分類情報等を格納する欠陥データ記憶装置７、欠陥統合投影手段２により設計レイアウトデータと欠陥統合投影を行う欠陥統合投影表示装置３、を備える。欠陥統合投影手段２の動作については後述する。

尚、設計データ記憶装置５、ウェーハデータ記憶装置６、欠陥データ記憶装置７はネットワークを介して接続された構成でもよい。または、各データを持ち運び可能な記録媒体に格納し、コンピュータシステム上に入力し処理する構成でもよい。

＜設計レイアウトデータ欠陥統合投影の表示＞
設計レイアウトデータに欠陥表示を投影する欠陥統合投影表示の例を図２に示す。ここでは、ウェーハ、ダイ、チップ、セルの順に、大きい単位から小さい単位へ、欠陥情報と設計レイアウトデータとを統合投影表示させる。

（ダイ欠陥統合投影表示の例）
２０１は、検査ウェーハ上に複数ならんだダイの欠陥情報（黒丸）と設計レイアウトデータとを統合投影表示した図である。

２０２は、ウェーハ上の欠陥情報２０１を、ダイ単位で統合投影表示した図である。

（チップ欠陥統合投影表示の例）
ダイ上に複数の半導体チップが形成され、複数のチップ全体で一つの半導体デバイスとして動作する場合もある。２０３は、ダイ上に複数並んだチップの欠陥情報（黒丸）と設計レイアウトデータとを統合投影表示した図である。

２０４は、上述の場合に、ダイ上の欠陥情報をチップ単位で統合投影表示した図である。

（設計セル欠陥統合投影表示の例）
２０５は、チップ上に複数ならんだセルの欠陥情報（黒丸）と設計レイアウトデータとを統合投影表示した図である。

２０６は、チップ上の欠陥情報２０５を、セル単位で統合投影表示した図である。

このように製造工程で用いられる設計レイアウトデータを活用することで、それぞれ、ウェーハ単位、ダイ単位、チップ単位、セル単位での欠陥情報を容易に把握し、当該欠陥のチップへの影響について検討することが可能となる。

＜設計レイアウトデータ欠陥統合投影の拡大表示＞
設計レイアウトデータ欠陥統合投影の拡大表示例を図３に示す。ここでは、チップ全体からでは欠陥の状態が判らない問題を考慮し、欠陥部分を自動または手動で拡大表示することを可能とした。また、１つのチップを製造するためのそれぞれの工程に対応するそれぞれの設計レイアウトデータのうち、検査時の工程に応じた設計レイアウトデータ上に対して欠陥位置を画面に表示させることを可能とした。

３０１は、欠陥統合投影手段２により、欠陥情報をダイ単位で設計レイアウトデータへ統合投影表示した図である。欠陥位置は黒丸で表示されている。

３０２は、当該欠陥部位を拡大した場合の表示例である。

このように、欠陥が発見された工程の設計レイアウトデータのどの配線パターン上に欠陥があるかを画面で容易に判別可能であり、その欠陥の影響を判断・確認できる。

しかし、欠陥が発見された工程の設計レイアウトデータだけでは欠陥の原因・種別を判断できない場合は、任意の設計レイアウトデータと比較し検討する必要が生じる。ここで、任意の設計レイアウトデータとは、例えば欠陥が発見された工程以前又は下層に当たる設計レイアウトデータ等、である。ある工程の設計レイアウトデータ上の欠陥部位の周辺情報である接続配線又は素子等を把握することによって、当該欠陥部位がチップ全体に及ぼす影響や深刻度合を判断することができる。また、当該情報から、欠陥の原因・種別の解析を可能とし、同様の欠陥の発生を予防することも可能である。以上の理由から、欠陥発見時の工程の設計レイアウトデータだけではなく、任意の設計レイアウトデータの表示を切替えて表示する必要がある。

３０３は、欠陥部分を拡大し、欠陥が発見された工程の設計レイアウトデータおよび任意の設計レイアウトデータを重ねて表示した図である。これにより、欠陥が発見された工程の設計レイアウトデータのパターンだけでは原因が判らない欠陥も、欠陥の原因・種別を容易に判断可能になる。

また、製造工程が複雑な場合等、欠陥が発見された工程の設計レイアウトデータだけでは欠陥の原因等が判断困難な場合は、それに付随する複数の工程（又は下層）の設計レイアウトデータを欠陥と重ねて表示する必要がある。３０４は、欠陥部分を拡大し、複数の工程の設計レイアウトデータを重ねて表示する例である。これにより、より容易かつ迅速に欠陥の配線パターンの状態を確認することが可能となる。ここで、各々の設計レイアウトデータの配線パターンを同時に表示する場合には、配線パターンの区別をつけるために、色、塗りつぶしパターン等を任意に変更して表示する。これにより、各設計レイアウトデータの配線パターンが容易に識別可能となる。

さらに、図示しない欠陥レビュー装置により撮像された画像の座標データを取得していれば、この画像の座標を設計レイアウトデータに合わせることで、欠陥画像を重ね合せることも可能である。３０５は、欠陥部分を拡大し、撮像画像と設計レイアウトデータとを重ねて表示した例である。この場合、必要に応じて、複数の工程の設計レイアウトデータを重ねて表示してもよい。このように検査装置の欠陥データだけでなく設計レイアウトデータを同時に表示し比較することで、設計データを起因とする欠陥の判断が容易になり、当該欠陥の影響を判断し、製造上の対策を効果的に行うことが可能となる。

＜欠陥統合投影手段による処理＞
欠陥統合投影手段２により統合投影する処理のフローチャートを図４に示す。

はじめに、図１に示した欠陥統合投影表示装置上に欠陥統合を指示するために必要な情報を入力するためのＧＵＩ画面が表示される。必要な情報とは、致命度判断を行う欠陥が存在するレイヤのレイヤ番号（識別子）と、欠陥統合を行う領域の大きさ、すなわちダイ単位、チップ単位、セル単位いずれの方法で欠陥統合を実行するかの類別情報である。装置利用者は、キーボードまたはマウス等による入力手段である欠陥統合指示情報入力装置４を用いて、上記の各情報をＧＵＩ画面に入力する。設計セル解析処理部２２は、後述する欠陥統合投影方法を入力情報から認識する（S401）。

次に、欠陥統合投影手段２の設計レイアウトデータ読込み部２１は、S401で与えられた入力情報に基づき、該当する設計レイアウトデータ（図形データ）の設計回路パターン等を設計レイアウトデータ記憶装置５から取得する（S402）。

次に、設計セル解析処理部２２は、S402で取得した設計レイアウトデータに基づき、設計レイアウトデータの設計セルを解析する（S403）。ここでは、関連付けしようとする欠陥データがどの設計レイアウトデータなのか、どの工程のどの設計セル部分に存在するのか等を認識する。また、設計レイアウトデータにメモリセル等の領域別の座標情報が含まれており、これを利用してチップをセル単位に分割することもできる。

次に、ウェーハ・チップ情報読込み部２３は、S401の入力情報から該当するウェーハおよびチップの情報をウェーハデータ記憶装置６から取得する（S404）。ここで取得する情報は、主に、ウェーハ上に並ぶダイ位置情報、チップ位置情報、チップ上の回路パターンの位置情報や設計セル位置情報、ウェーハの撮像データ等である。

次に、欠陥データ読込み部２４は、S401の入力情報から該当する欠陥データを欠陥データ記憶装置７から取得する（S405）。欠陥データは、欠陥の識別ができるように、識別用のIDが付与された座標情報を有する。

次に、コンピュータシステム１は、S401で入力指示された欠陥統合投影方法を判定する。この判定動作は、S401で設計セル解析処理部２２が認識した欠陥統合投影方法の情報を座標変換処理部２５に伝達することにより実行される。

最初に、欠陥統合投影方法がダイ欠陥統合投影か否かについて判定する（S406）。S406の判定の結果、ダイ欠陥統合投影の場合は、座標変換処理部２５は、欠陥データの座標をダイ座標へ座標変換する(S407)。ここで、座標変換動作について詳述する。半導体デバイスは、回路パターンをウェーハ全面に転写することにより製造されるものであるので、原理的には、レイアウトパターン全体のパターン情報さえあれば、半導体デバイスの製造は可能である。しかしながら、レイアウト変更などの際にレイアウトパターンの一部を局所的に画面表示する場合に、ウェーハ全体のレイアウトパターンを呼び出して一部をズームイン・ズームアウトさせて画面表示するのは画像処理を実行するプロセッサの負担が大きい。従って、ウェーハ全体のレイアウトパターンだけではなく、局所的なレイアウトパターンすなわち一部のみのパターンデータも用意しておき、ズームイン・ズームアウトの際の拡大率・縮小率がある範囲を超えた場合には、上述の局所的なレイアウトパターンを呼び出して画面表示させる。このような局所的なレイアウトパターンは、ダイ、チップ、設計セルといった、パターンの繰り返し単位となるサイズ単位で準備され、設計データ記憶装置５に記憶されている。

このような局所的なレイアウトパターンのデータは、それぞれ固有の座標系を持っており、回路パターンを表現する線図の位置情報は、上記固有の座標系で表現される。原理的には、ウェーハ全体のレイアウトパターンを記述する座標系で局所的なレイアウトパターンの位置情報を表現することも可能であるが、位置情報を表現する数値が大きくなりすぎるため、局所レイアウトパターンを記述する座標系で表現する方が、プロセッサの負担が軽減される。

ウェーハ全体の座標系も局所レイアウトパターンの座標系も、基本的にはＸＹ直交座標系で表現されるため、ウェーハ全体の座標系と局所的な座標系とは、所定の原点オフセット量を加減算することにより、相互に変換可能である。ウェーハ全体の座標系と局所的な座標系との原点オフセット量は、局所レイアウトパターンの種類を示す識別子、例えば、ダイID、チップID、設計セルIDといったID毎に設定されており、座標変換処理部２５は、ウェーハデータ記憶装置6から呼び出したIDを元に設計データ記憶装置５から原点オフセット量を読み出し、局所レイアウトパターンの座標系の原点を設定する。

一方、欠陥位置の情報は、検査装置で取得されたものであり、図１に示した欠陥データ記憶装置７に格納されている欠陥位置の情報は検査装置の持つ座標系で表現された情報である。従って、欠陥位置を回路パターンに投影するためには、欠陥位置の座標系をレイアウトパターンの座標系に変換する必要がある。具体的には、ウェーハ上の適当な基準位置（オリフラや適当なダイのコーナー座標など）について、レイアウトパターンの座標系で表現された値と検査装置の座標系で表現された値との差分を計算し、その差分値をレイアウトパターンの座標系と検査装置の座標系との原点オフセット量として設定する。この原点オフセット量の設定処理を原点アライメントと称し、座標変換処理部２５により実行される。
S407の場合、欠陥座標のダイ座標への座標変換が実行されるので、座標変換処理部２５は、まず、原点アライメントを実行し、レイアウトパターンの座標系と検査装置の座標系の原点を一致させる。次に、画面表示するダイのダイIDから原点オフセット量を認識し、欠陥位置の座標情報に加算することにより、ダイ座標への座標変換を実行する。なお、欠陥データの座標が検査装置の持つダイ座標で記憶されている場合は、検査装置のダイ座標を表現する座標系とレイアウトパターン上でのダイの座標系との原点アライメントのみを実行し、ウェーハ全体の座標系からダイの座標系への原点オフセット調整は行わない。

S406の判定の結果、ダイ欠陥統合投影以外の場合は、欠陥統合投影方法がチップ欠陥統合投影か否かについて判定する（S408）。S408の判定の結果、チップ欠陥統合投影の場合は、座標変換処理部２５は、欠陥データの座標をチップ座標へ座標変換する(S409)。座標変換の実行手順は、ダイ欠陥統合投影の場合と同じ要領で実行される。尚、欠陥データの座標がチップ座標で記憶されている場合は、座標変換処理は不要とする。

S408の判定の結果、チップ欠陥統合投影以外の場合は、欠陥統合投影方法が設計セル欠陥統合投影か否か判定する（S410）。S410の判定の結果、設計セル欠陥統合投影の場合は、座標変換処理部２５は、欠陥データの座標を設計セル座標へ座標変換する(S411)。座標変換の実行手順は、ダイ欠陥統合投影、チップ欠陥統合投影の場合と同様である。尚、欠陥データの座標が設計セル座標で記憶されている場合は、座標変換処理は不要とする。

以上のように局所レイアウトパターンの種類に応じた座標変換処理を行うことにより、欠陥位置情報をレイアウトパターンに重畳表示する欠陥統合投影が可能となる。

次に、欠陥データの座標変換完了後、設計レイアウトデータ描画処理部２６は、表示のベースとなる設計レイアウトデータを描画する。表示する設計レイアウトデータの位置と倍率を決定し、描画すべき設計レイアウトデータの層（工程・プロセス）の決定と、表示色と塗りつぶしパターンの決定を行う（S412）。層(レイヤ)設定では、複数の設計レイヤを１つとして扱うように設定したり、上下層の入れ替え表示、あるいは上下層の表示のOn、Offなどの設定を行う。なお、S402において取得した設計レイアウトデータに対応する撮像データがある場合は、設計レイアウトデータに重ねて表示してもよい。

次に、設計レイアウトデータの描画完了後、欠陥統合投影処理部２７は、描画した設計レイアウトデータ上へ欠陥を統合投影表示する（S413）。

最後に、欠陥統合投影表示装置３は、設計レイアウトデータ欠陥統合投影の描画図を表示する。

＜その他＞
なお、本発明は、実施形態の機能を実現するソフトウェアのプログラムコードによっても実現できる。この場合、プログラムコードを記録した記憶媒体をシステム或は装置に提供し、そのシステム或は装置のコンピュータ（又はＣＰＵやＭＰＵ）が記憶媒体に格納されたプログラムコードを読み出す。この場合、記憶媒体から読み出されたプログラムコード自体が前述した実施形態の機能を実現することになり、そのプログラムコード自体、及びそれを記憶した記憶媒体は本発明を構成することになる。このようなプログラムコードを供給するための記憶媒体としては、例えば、フロッピィ（登録商標）ディスク、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、ハードディスク、光ディスク、光磁気ディスク、ＣＤ−Ｒ、磁気テープ、不揮発性のメモリカード、ＲＯＭなどが用いられる。

また、プログラムコードの指示に基づき、コンピュータ上で稼動しているＯＳ（オペレーティングシステム）などが実際の処理の一部又は全部を行い、その処理によって前述した実施の形態の機能が実現されるようにしてもよい。さらに、記憶媒体から読み出されたプログラムコードが、コンピュータ上のメモリに書きこまれた後、そのプログラムコードの指示に基づき、コンピュータのＣＰＵなどが実際の処理の一部又は全部を行い、その処理によって前述した実施の形態の機能が実現されるようにしてもよい。

また、実施の形態の機能を実現するソフトウェアのプログラムコードを、ネットワークを介して配信することにより、それをシステム又は装置のハードディスクやメモリ等の記憶手段又はＣＤ-ＲＷ、ＣＤ-Ｒ等の記憶媒体に格納し、使用時にそのシステム又は装置のコンピュータ(又はＣＰＵやＭＰＵ)が当該記憶手段や当該記憶媒体に格納されたプログラムコードを読み出して実行するようにしても良い。

（実施形態２）
[背景技術]で説明した通り、半導体デバイスの製造プロセスにおいては、近年、設計起因による欠陥が増加しつつあり、設計起因による欠陥の原因を早急に突き止め、設計へ反映し、歩留まりを向上させることが課題となっている。このため、従来から、特許文献１〜３に開示されているように設計レイアウトの参照機能を組み込んだ検査装置が使用されている。

しかしながら、半導体製造プロセスで使用される各検査装置は一つの製造工程に対して一台ずつ配置されるものであるため、各装置から得られる情報は、基本的には同一レイヤの欠陥情報であるという制約がある。近年の半導体デバイスでは、回路構造の微細化と上下のレイヤの物理的な距離の近接化が進み、単一のレイヤから得られる情報だけでは欠陥の発生レイヤが特定できず、従って製造工程の良不良を判別できないケースが増加しつつある。

このような欠陥の発生レイヤを特定するためには、複数レイヤの欠陥情報を統合する必要があり、従来の検査装置でこのような機能を実現する場合、複数の検査装置を接続してその中の１台に欠陥情報を集約する必要がある。従来の検査装置に実装されている情報処理装置は欠陥検出のための画像処理にかなり特化されており、上記のような集約した欠陥情報の処理機能を実現するためには、現状の検査装置に実装されている情報処理装置では能力不足であり、無理に機能実装すると回路規模がかなり大きくなり、よって欠陥検査に要するコストがかかりすぎるという問題点がある。

このため、実際の半導体製造ラインにおいては、各検査装置から出力される検査結果を一台の情報処理装置（サーバ）に集約し、不良な製造工程の特定、製造プロセスの分析をサーバ上で実行する場合が多い。

ところが、半導体デバイス中の各レイヤは、通常は複数の製造プロセスを経て形成されるものであり、それに応じた複数の設計レイアウト情報が存在する。また、近年では半導体デバイスの回路設計が複雑化し、ダミーパターンやテスト用回路など、デバイスの動作とは直接関連のない回路要素がデバイス内に配置される場合も多い。例えば、図５では、半導体デバイスのあるレイヤが上層、中層、下層の３層のパターンにより構成され、かつ上層パターンが上層パターン１および上層パターン２という２つのパターンを露光することにより形成されているものとする。このうち、上層パターン２がダミーパターンであった場合、上層パターン２上に欠陥が存在していたとしても、半導体デバイスの最終的な性能にはなんら影響しない。従来の検査装置あるいは検査支援装置上に実装されていた設計レイアウトの参照機能には、デバイスの動作とは関連する配線パターンと関連しないパターンを弁別する機能が無く、よって、装置使用者が真に致命的な欠陥を確認できないという課題があった。

本実施形態の検査支援装置は、上の課題を解決するもので、半導体の設計レイアウトデータを半導体デバイスの回路あるいは動作に実際に関連のあるレイアウトデータとそうでないレイアウトデータとに弁別し、欠陥を投影する背景画像を、デバイス特性に直接影響するパターンと影響しないパターン、あるいはアクティブパターンとダミーパターンを装置使用者が識別できる形で生成することにより、上記の課題を解決する。これにより、検出欠陥データから真に致命度の高い欠陥を抽出する処理が容易となり、半導体製造プロセスの良不良をより高い精度で判定可能な検査支援装置が実現される。

以下、本実施形態の具体構成について、図を用いて説明する。

図６は、本実施形態の検査支援装置６００が配置される環境と検査支援装置の内部構成とを示す図である。本実施形態の検査支援装置６００は、通信ネットワーク６０４を介して、設計データ記憶装置６０５、ウェーハ情報記憶装置６０７および欠陥データ記憶装置６０９と接続されている。更には、これらの情報記憶装置は、レイヤ１製造装置、レイヤ２製造装置・・・レイヤｎ製造装置といった半導体デバイスの製造設備である各種レイヤの製造装置６０１、上記各レイヤの外観検査を実行するレイヤ１外観検査装置、レイヤ２外観検査装置・・・レイヤｎ外観検査装置といった外観検査装置６０２、上記各レイヤの外観検査装置で取得された欠陥候補位置の高倍率レビュー像を取得しＡＤＣを実行するレイヤ１レビュー装置、レイヤ２レビュー装置・・・レイヤｎレビュー装置といったレビュー装置６０３などに、通信ネットワーク６０４を介して接続されている。

外観検査装置６０２で検出された欠陥の位置情報は、新規に検出された欠陥毎に欠陥IDを与えられ、欠陥データ記憶装置６０９に格納される。同時に、検査を行ったウェーハのウェーハIDや、半導体デバイスの製造プロセス中のどのプロセスを経たウェーハに対して検査を実行したのかを示すプロセスIDも欠陥データ記憶装置６０９に格納される。欠陥レビュー装置は、各欠陥IDの欠陥に対して欠陥の詳細構造がわかる程度の分解能で画像を取得し、取得画像を元にＡＤＣを実行する。ＡＤＣの結果得られた欠陥の付帯情報、例えば、欠陥の種別情報や欠陥サイズおよび欠陥の中心位置データ、あるいはＡＤＣを実行するために使用した画像の倍率情報などは、ウェーハIDやプロセスIDといったIDと共に欠陥データ記憶装置６０９に格納される。

ウェーハ情報記憶装置６０７には、ウェーハ上のダイ、チップ、チップ上の設計回路パターン、設計セル（機能セル）の各領域の位置情報、ウェーハやチップの識別情報であるウェーハIDないしチップID、製造工程情報、撮像データ等が格納される。また、設計データ記憶装置６０５には、設計パターンを示すパターンデータの他、ダイID、チップID、セルIDなど設計レイアウトの局所領域を示す識別子や、設計パターンが属するレイヤの識別情報であるレイヤID、設計レイアウトデータの製造工程情報であるプロセスID、マスクの情報であるマスクID等が格納される。

本実施形態の検査支援装置６００は、欠陥判定に必要な各種処理を実行する機能が備えられたコンピュータ６１１と、欠陥判定に必要な設定条件を入力するためのＧＵＩや判定結果が表示される表示装置６１２とにより構成されている。表示装置は、装置使用者がＧＵＩ画面を操作するためのキーボードやマウスといった入力デバイスも備えている。コンピュータ６１１は、本実施形態の検査支援装置の主要な機能を実現するためのソフトウェアが格納されるメモリ６１５と、メモリに格納されたソフトウェアを実行するプロセッサ、通信ネットワーク６０４に接続されている各情報記憶装置（サーバ）との通信処理を実行する通信インタフェース部６１７、通信ネットワーク６０４に接続するための物理配線が接続される通信端子６１８を備える。図６では、本実施形態の検査支援装置の主要な機能を実現するソフトウェアの一例として、欠陥判定を実行する欠陥投影手段と、欠陥判定結果をレポート形式で出力するためのレポート作成部の２つを例示したが、これ以外の機能が実装されていないことを示すものではない。

図７には、図６に示したメモリ６１５のメモリ空間内に展開される機能ブロックを示した。また、図７に示した機能ブロックは、便宜上、メモリ６１５内に形成されるように示しているが、実際には、図７に示した機能ブロックはプロセッサがメモリ６１５に記憶されたソフトウェアを実行することにより実現される。以下、与えられた欠陥情報に対して致命度判定を行う順序に沿って、図７の機能ブロックの動作について説明する。

検査支援装置６００を起動すると、表示装置６１２上に表示されるＧＵＩ画面に、欠陥判定を行うウェーハのウェーハIDおよびプロセスIDの入力を要求するウェーハID入力欄およびプロセスID入力欄が表示される。装置使用者が、所望のウェーハIDおよびプロセスIDを入力すると、欠陥データ読込み部７０１は、ウェーハIDおよびプロセスIDを参照キーとして、欠陥データの取得要求を発生する。この取得要求は、通信インタフェース６１７で要求パケットの形に整形され、通信ネットワーク６０４を介して欠陥データ記憶装置６０９に伝送される。欠陥データ記憶装置６０９は、要求パケットに対する返信の形で、要求されたウェーハIDおよびプロセスIDに対応する欠陥データを返信する。欠陥データは、欠陥データ記憶装置６０９内に、欠陥IDと、当該欠陥IDに対応する欠陥のＸ座標情報、Ｙ座標情報、更には欠陥を含む局所領域の画像データをそれぞれ含んで格納されており、例えば、図６に示す欠陥テーブル６１０のような形式で格納されている。また、ウェーハの中心位置やオリエンテーションフラット位置、あるいはウェーハ上の適当なダイコーナー位置といった、原点アライメントのための基準位置の位置情報も付帯情報の形で含まれている。

欠陥データ６１０を取得すると、表示装置６１２上のＧＵＩ画面は、原点アライメントの実行画面に遷移する。原点アライメント実行画面上には、取得した欠陥位置情報がウェーハ全体を示す円状の線図上に欠陥マップの形で表示される。欠陥マップ上の欠陥は、ＡＤＣにより判明した欠陥の種別情報に応じて、色分けやドットの形状を変えるなど、装置使用者が視認できる形で表示される。

このときＧＵＩ上に表示される欠陥マップ上の欠陥位置およびウェーハ全体を示す線図は、検査支援装置６００の持つ座標系で表現された位置であり、ウェーハ全体の中心がディスプレイの視野中心になるように表示されているに過ぎない。原点アライメントの際には、欠陥データ６１０に含まれる位置情報でアライメントに使用できる位置の情報が、ガイドとしてＧＵＩ上に表示され、装置ユーザは当該ガイドに従って、原点アライメントを実行する基準点を欠陥マップ上で指定する。簡単のため、本実施形態では、原点アライメントの基準点として、ウェーハの中心位置が指定されたものとする。原点アライメントの基準位置が指定されると、座標変換処理部７０６は、検査支援装置６００の持つ座標系で表現された基準位置の座標と欠陥データ６１０に含まれる基準位置の座標との差分計算を実行し、原点アライメント量を算出する。これにより、検査支援装置６００の持つ座標原点と欠陥検出を実行した検査装置（例えば、欠陥レビュー装置や外観検査装置など）の持つ座標原点とを一致させる。この際に実行される原点アライメントは、検査支援装置６００の持つ座標原点と欠陥検出を実行した検査装置の持つ座標原点を整合させるためのアライメントであり、以下では、第１原点アライメントとして引用する。

第１原点アライメントの終了後、表示装置６１２上のＧＵＩ画面には、欠陥判定を行う領域を指定するための領域指定画面が表示される。領域指定は、ウェーハ全体の欠陥マップ上で、欠陥判定を実行したい位置をポインタで囲むことにより実行される。領域指定を行うのは、半導体デバイスの製造過程で発生する欠陥は、発生位置が欠陥の種類に応じてウェーハ上の特定の領域に分布する傾向があり、装置使用者は、必ずしもウェーハ全面の欠陥判定を行いたいとは限らないためである。

領域指定が実行されると、ウェーハ・チップ情報読み込み部７０２は、ウェーハ情報記憶装置６０７に対して、まずウェーハのダイIDと位置情報および第１原点アライメントの際に指定された基準位置を要求する。この要求も、通信インタフェース６１７で要求パケットの形に整形され、通信ネットワーク６０４を介してウェーハ情報記憶装置６０７に伝送される。欠陥データ記憶装置６０７は、要求パケットに対する返信の形で、要求されたダイIDと対応するダイの位置情報および原点アライメントの基準位置情報を返信する。返信されたデータパケットは、通信インタフェース６１７でデータ部が取り出され、ウェーハ・チップ情報読み込み部７０２へ返送され、更に座標変換処理部７０６に転送される。

座標変換処理部７０６は、設計レイアウトデータを記述する座標系に対する原点アライメントを前述の要領で実行し、検査支援装置６００の持つ座標原点とウェーハ情報記憶装置６０７に格納された位置情報の座標原点とを整合させる。以下では、この動作を第２原点アライメントと称する。第２原点アライメント計算後、座標変換処理部７０６は、取得したダイの位置情報を検査支援装置６００の持つ座標系に変換する。変換後のダイの位置情報とダイIDとは、ウェーハ・チップ情報読み込み部７０２に返送される。

ウェーハ・チップ情報読み込み部７０２は、返送されたダイの位置情報を用いて、指定領域に含まれるダイのダイIDを抽出する処理を実行し、抽出したIDのダイについて、各ダイに含まれる全てのチップおよびセルのIDと位置情報とをウェーハ情報記憶装置６０７に対して要求する。この要求も、通信インタフェース６１７を介してウェーハ情報記憶装置６０７に伝送され、ウェーハ情報記憶装置６０７は、指定されたIDのダイについて、ダイ内部に含まれるチップIDとチップの位置情報を返送する。ウェーハ・チップ情報読み込み部７０２は、現在欠陥判定中のウェーハのプロセスIDとウェーハID、ダイIDおよび返送されたチップIDとを設計レイアウトデータ読み込み部７０３に転送する。

設計レイアウトデータ読み込み部７０３は、取得したプロセスID、ウェーハID、ダイIDおよびチップIDを検索キーとして、対応する設計レイアウトデータを送信するよう設計データ記憶装置６０５に対して要求する。この要求も、通信インタフェース６１７を介して設計データ記憶装置６０５に伝送され、設計データ記憶装置６０５は、要求されたウェーハID、プロセスID、ダイID、チップIDおよびセルIDに対応する設計レイアウトデータを設計レイアウトデータ読み込み部７０３に返送する。図５で説明したように、同一のプロセスIDに含まれる設計レイアウト情報は複数存在し、従って、設計データ記憶装置６０５から返送される設計レイアウトデータは、複数の設計レイアウト情報に対応した複数のレイヤIDを有する設計レイアウトデータが含まれている。よって、設計データ記憶装置６０５からは、どのレイヤIDの設計レイアウト情報がどのような機能をもつデータか（例えば、アクティブパターンとダミーパターンの類別）を示す対応情報も送信される。設計レイアウトデータ読み込み部７０３は、返送されたデータを更に設計セル解析処理部７０４に転送する。

設計セル解析処理部７０４は、上記の対応情報を用いて、取得した設計レイアウトデータについてアクティブパターンとダミーパターンを類別する識別子を付与する処理を実行する。これにより、取得した設計レイアウトデータの類別を検査支援装置６００が認識することが可能となる。

付与された識別子情報は、設計レイアウトデータ描画処理部７０５へ伝送され、欠陥情報を合成する背景となる設計パターンの線図が生成される。この動作は、例えば図５に示すとおりのものである。

図５では、あるプロセスIDの製造プロセスにより形成されるレイヤが下層、中層、上層２、上層１の４つのパターンにより構成されることを示しており、各パターンに応じて異なるレイヤID、例えば、下から順にレイヤ１、レイヤ２、レイヤ３、レイヤ４といった識別子が付与されている。設計セル解析処理部７０４は、この「レイヤ１、レイヤ２、レイヤ３、レイヤ４」という識別子に対し、更に「レイヤ１＝１、レイヤ２＝０、レイヤ３＝０、レイヤ４＝０」といった識別子を付与する。この場合、「１」がダミーパターンを意味する識別子であり、「０」がアクティブパターンを意味する識別子である。

設計レイアウトデータ描画処理部７０５は、設計セル解析処理部７０４により付与された設計レイアウトデータの類別コード（識別子）により、アクティブパターンとダミーパターンとを弁別して背景パターンを生成する。「弁別して生成」とは、例えば、アクティブパターンとダミーパターンを色分けして生成するなどの処理を意味するが、装置使用者が弁別できる形式であれば、他の表現形式であっても良い。図８には、あるプロセスIDに含まれる複数のレイヤIDのパターンが、設計レイアウトデータ描画処理部７０５により、アクティブパターンに対応する設計パターンである図８（Ａ）とダミーパターンに対応する設計パターンである図８（Ｂ）とにまとめられた様子を示した。図８（Ｃ）は、図８（Ａ）に示すパターンと図８（Ｂ）に示すパターンを更に重畳した様子を示す模式図であり、欠陥画像および欠陥位置情報は、図８（Ｃ）のような背景画像上に合成される。

生成された背景パターンは、欠陥−背景合成処理部７０７に伝送される。同時に、座標変換処理部７０６からは検査支援装置６００の持つ座標系に変換された欠陥位置の位置情報、欠陥データ読込み部７０１からは欠陥の画像情報が欠陥−背景合成処理部７０７転送される。欠陥−背景合成処理部７０７は、取得した画像情報に含まれる倍率情報から、取得画像と背景画像の表示サイズを一致させる表示サイズ調整処理を行い、更に、これらの背景画像、欠陥画像および欠陥位置情報とを合成する処理を実行する。合成された欠陥統合投影画像は、ＧＵＩ画面上に結果表示され、装置使用者が検出欠陥の致命度を目視確認するために供される。また、アクティブパターン／ダミーパターンを弁別する識別子が付与された欠陥IDのデータは、欠陥データ記憶装置にアップデートされ、同種の回路パターンが形成されたウェーハに対してＡＤＣを実行する際に参照される。

図９には、欠陥統合投影画像の合成前の検査画像（Ａ）、背景となる設計上の配線パターン（Ｂ）および欠陥−背景合成処理後の欠陥投影画像（Ｃ）を模式的に示した。検査画像（Ａ）に存在する欠陥Ａは、欠陥投影画像（Ｃ）上ではダミーパターン領域（図（Ｂ）で縦のハッチングを付されているパターン）に存在していることが目視確認できるため、装置使用者は、欠陥Ａが非致命欠陥であることを判定できる。一方、検査画像（Ａ）に存在する欠陥Ｂは、欠陥投影画像（Ｃ）上ではアクティブパターン領域（図（Ｂ）で斜めのハッチングを付されているパターン）に存在しており、致命欠陥であると判定できる。

ＧＵＩ上に表示する結果表示画面で、致命欠陥のみを表示することも可能である。欠陥投影画像が結果表示されるＧＵＩ画面上には、使用者がこの一覧表から欠陥を選択し、設計配線パターンと検査画像から欠陥タイプや類別識別子を設定することが可能となる。具体的にはアクティブパターン上の欠陥かダミーパターン上の欠陥かを容易に判別し、設定する。この判定処理は配線パターンと欠陥座標からの計算処理を組み込むことで自動的に計算させることが可能となる。使用者は一覧表で欠陥タイプ又は類別識別子で絞込みを実施すると、その条件に応じて図７に示した致命欠陥抽出部７０８は該当する欠陥のみを抽出する。それにより致命欠陥抽出部７０８での抽出結果は設計レイアウトデータ描画処理部７０５に転送され、ＧＵＩ画面上に表示する欠陥統合投影画像からダミーパターンに相当する座標の欠陥をマスクして表示させる。あるいは、ダミーパターンに相当する座標の欠陥を表示させないようにしても良い。

図１０には、致命欠陥のスクリーニング処理実行後に画面表示されるスクリーニング結果の一例を、実行の前後で対比して示した。図１０（Ａ）（Ｂ）は、ウェーハ全体を示す欠陥マップ形式、図１０（Ｃ）（Ｄ）は、セルの一部分を拡大した形式で、それぞれスクリーニング結果を表示したものである。図１０（Ｂ）では、非致命欠陥が除去されて表示されたことにより、致命欠陥の分布領域が図１０（Ａ）に比べより特定できていることがわかる。

欠陥統合投影処理で、検査画像に合成する設計レイアウトデータは、必ずしも同一階層のデータに限られず、異なる階層のデータを合成することも可能である。図１１には、下流工程の設計パターン、すなわち検査画像を取得したレイヤの上にこれから形成される階層の設計パターンを合成する様子を示した。合成の際の原点アライメント処理や座標変換処理などは、同一階層のレイアウトデータを合成する際と同じなので、説明は繰り返さない。

図１１（Ａ）が検査画像、図１１（Ｂ）が下流工程の設計レイアウトデータ（簡単のため、全てアクティブパターンであるとする）、図１１（Ｃ）が合成後の欠陥統合投影画像を示す。図１１（Ａ）で示された２つの欠陥Ａ，Ｂは、いずれも配線間に存在する欠陥であり、検査画像上では両方とも非致命欠陥と認識されるものであるが、図１１（Ｃ）上では、欠陥Ａは下流工程の設計パターン上で何もパターンが存在しない箇所、欠陥Ｂはパターンが存在する箇所上に存在しており、従って、欠陥Ａは下流工程に対して影響を及ぼさないが、欠陥Ｂは下流工程に対して影響を及ぼす可能性が高いと判断できる。

図１１（Ｃ）に示すような、異なる階層の設計レイアウトデータとの欠陥統合投影画像は、例えば、ＧＵＩ上に「異階層との相間」のようなボタンを表示し、装置使用者に異階層欠陥統合投影画像の取得要否と、相間を見ようとする階層のID（例えば、プロセスIDとレイヤID）を入力させることにより、合成処理が開始される。この際に実行される処理は、設計レイアウトデータ読み込み部７０３が、欠陥データ読み込み部７０１により取得されたプロセスIDではなく、ＧＵＩ上で入力されたプロセスIDを用いて設計レイアウトデータを取得する以外は、既に説明した処理を同じであるため、説明は省略する。また、異階層の設計レイアウトデータに対しても、アクティブパターン／ダミーパターンの弁別表示が可能であることは言うまでも無い。

１ コンピュータシステム、
２ 欠陥統合投影手段
３ 欠陥統合投影表示装置
４ 欠陥統合投影指示情報入力装置
５ 設計レイアウトデータ記憶装置
６ ウェーハデータ記憶装置
７ 欠陥データ記憶装置

Claims (9)

1. 半導体製造の各工程で用いられる設計回路パターンを含む設計レイアウトデータを取得する設計レイアウトデータ読込み部と、
   前記設計回路パターンがチップ毎に複数形成されたウェーハ上での前記設計回路パターンの位置情報であるウェーハ及びチップの情報を取得するウェーハ及びチップ情報読込み部と、
   前記各工程で前記設計回路パターンに対応する回路パターンに生じた欠陥の位置情報を含む欠陥データを取得する欠陥データ読込み部と、
   前記設計レイアウトデータと前記ウェーハ及びチップの情報に基づき、前記設計レイアウトデータのうち欠陥が生じた工程における設計レイアウトデータと前記欠陥データとを重ねて表示する設計レイアウトデータ欠陥統合投影表示図を作成する設計レイアウトデータ描画処理部と、
   前記設計レイアウトデータ欠陥統合投影表示図を表示する欠陥統合投影表示装置と、を備えることを特徴とする半導体欠陥検査支援装置。
2. 半導体デバイスを構成する複数の階層の回路パターンに対する欠陥位置の検査結果と、前記複数の階層の回路パターンに対する設計レイアウト情報とがそれぞれ格納された複数の情報記憶装置に接続されて使用され、前記検査結果と設計レイアウト情報とを画面表示することにより、前記欠陥検査の支援作業を実行する欠陥検査支援装置において、
   所定の基準位置の座標情報を用いて、前記欠陥位置の座標を記述する座標系の座標原点と当該欠陥検査支援装置の持つ座標系の座標原点とを整合させる第１の原点アライメントおよび前記設計レイアウト情報を記述する座標系の座標原点と当該欠陥検査支援装置の持つ座標系の座標原点とを整合させる第２の原点アライメントを実行する手段と、
   前記設計レイアウト情報から得られる回路パターンと前記欠陥とを重ねて表示する欠陥統合投影画像を生成する手段と、
   前記欠陥統合投影画像を表示する画面表示手段とを備えることを特徴とする欠陥検査支援装置。
3. 請求項２に記載の欠陥検査支援装置において、
   前記画面表示手段には、前記欠陥統合投影画像の背景となる前記回路パターンが属する階層を特定するための識別情報を入力させるための入力欄が表示され、
   前記欠陥検査支援装置は、更に、
   前記入力された識別情報に対応する階層の設計レイアウト情報を前記情報記憶装置に対して要求し、該設計レイアウト情報を取得する設計レイアウトデータ読み込み部を備えたことを特徴とする欠陥検査支援装置。
4. 請求項２に記載の欠陥検査支援装置において、
   欠陥統合投影画像として、少なくとも半導体ウェーハ全体と当該半導体ウェーハの局所領域の少なくとも２つを生成可能なことを特徴とする欠陥検査支援装置。
5. 請求項４に記載の欠陥検査支援装置において、
   前記局所領域の設計レイアウト情報は、当該局所領域のサイズに応じた固有の座標系を有しており、
   前記欠陥位置の座標を、前記局所領域のサイズ単位に応じた固有の座標系に変換する座標変換を行う手段を備えたことを特徴とする欠陥検査支援装置。
6. 請求項５に記載の欠陥検査支援装置において、
   前記局所領域のサイズ単位が、ダイ単位、チップ単位、セル単位のうちいずれか一つであることを特徴とする欠陥検査支援装置。
7. 請求項２に記載の欠陥検査支援装置において、
   前記回路パターンを、当該パターンに含まれるアクティブパターンとダミーパターンとに弁別して前記欠陥統合投影画像の背景画像を生成することを特徴とする欠陥検査支援装置。
8. 請求項７に記載の欠陥検査支援装置において、
   前記ダミーパターンに重なって表示される欠陥が前記画面表示手段上にマスクして表示されることを特徴とする欠陥検査支援装置。
9. 請求項７に記載の欠陥検査支援装置において、
   前記アクティブパターン上に存在する欠陥のみをスクリーニングして表示する機能を備えたことを特徴とする欠陥検査支援装置。

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