WO2011125925A1 - 検査方法およびその装置 - Google Patents

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WO2011125925A1
WO2011125925A1 PCT/JP2011/058396 JP2011058396W WO2011125925A1 WO 2011125925 A1 WO2011125925 A1 WO 2011125925A1 JP 2011058396 W JP2011058396 W JP 2011058396W WO 2011125925 A1 WO2011125925 A1 WO 2011125925A1
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defect
image
circuit pattern
inspection
screen
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原田　実
亮 中垣
大博 平井
細谷　直樹
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株式会社日立ハイテクノロジーズ
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    • G06T7/00—Image analysis
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    • G06T7/0004—Industrial image inspection
    • G—PHYSICS
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    • G06T7/0004—Industrial image inspection
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • G06T2207/30148—Semiconductor; IC; Wafer
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    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the present invention relates to a method and apparatus for inspecting a defect and a circuit pattern on a sample using an image acquisition means.
  • various inspection / measurement devices have been introduced into the production line.
  • a plurality of wafers or chips are created by intentionally changing the process conditions in order to quickly determine the process conditions capable of forming a desired circuit pattern.
  • the inspection is performed, and the process conditions are determined based on the inspection result.
  • wafer inspection at the mass production stage is performed for the purpose of process monitoring. That is, in the middle of wafer manufacturing, the wafer is sampled and inspected to determine whether there is a defect on the wafer surface or whether there is an abnormality in the circuit pattern formed on the wafer surface. As a result of the inspection, if a defect or an abnormal circuit pattern is detected, the cause is investigated and necessary countermeasures are taken.
  • Patent Document 1 Japanese Patent Laid-Open No. 2000-97869
  • Patent Document 2 an optical image of a wafer surface is captured by bright field illumination, and a defect is inspected by comparison with an image of a non-defective part (for example, an image of an adjacent chip).
  • Technology is disclosed.
  • such an optical inspection apparatus is affected by the illumination wavelength, and the resolution limit of an acquired image is about several hundred nanometers. Therefore, it is only possible to detect the presence or absence of defects on the order of several tens of nanometers on the wafer, and when a detailed defect analysis is performed, a defect observation apparatus or the like having a higher imaging resolution is required separately.
  • a scanning electron microscope (SEM: Scanning Electron Microscope) type inspection apparatus is also known as a wafer inspection apparatus other than the optical type.
  • This apparatus performs inspection by irradiating an inspection site on a wafer with an electron beam and comparing an image obtained by detecting secondary electrons or the like generated therefrom with an image of a non-defective site.
  • the SEM inspection apparatus can increase the image resolution to the order of nanometers, and can display an optical image such as a contact hole conduction failure that is manifested as a potential on the wafer surface. In this case, it is possible to inspect a defect mode that cannot be revealed.
  • Patent Document 2 describes a wafer inspection method using such an SEM type wafer inspection apparatus.
  • the observation apparatus is an apparatus that uses the output of the inspection apparatus, images defect coordinates of a wafer with high resolution, and outputs an image.
  • the semiconductor manufacturing process has been miniaturized, and accordingly the defect size has reached the order of several tens of nanometers. In order to observe the defects in detail, a resolution of the order of several nanometers is required.
  • an observation apparatus using a scanning electron microscope (hereinafter referred to as a review SEM) has been widely used.
  • the review SEM is equipped with a defect observation processing (ADR: Automatic Defect Review) function for automatically collecting images at defect coordinates in the sample. Since the defect coordinates output by the inspection device contain errors, ADR redetects the defect from the SEM image that is imaged over a wide field of view centered on the defect coordinate output by the inspection device, and increases the re-detected defect position. Take an image at a magnification.
  • ADR Automatic Defect Review
  • Patent Document 3 Japanese Patent Application Laid-Open No. 2007-40910 describes a method for detecting a defect from one image obtained by imaging a defective part.
  • pattern measuring devices are used for wafer inspection.
  • a CD-SEM Crohn's disease SEM
  • the CD-SEM is a device that measures the line width of a circuit pattern on a wafer with sub-nanometer measurement accuracy, and is used particularly for managing a semiconductor exposure process. Register the location to be measured, the circuit pattern template shape (line pattern, hole pattern, etc.) and measurement items (line width, wiring pitch, hole pattern diameter, etc.), etc. Keep it. At the time of measurement, each measurement location is irradiated with an electron beam, secondary electrons and the like generated therefrom are detected, and an image of a circuit pattern to be measured is acquired.
  • Patent Document 5 describes a pattern measurement method in this CD-SEM.
  • the critical defect size is also miniaturized, and if the sensitivity of the defect inspection device is increased to detect fine defects, manufacturing tolerances that are not inherently defects are detected, It becomes difficult to capture the tendency of defects.
  • the optical inspection apparatus Since the optical inspection apparatus has a low resolution of several hundreds of nanometers, it is difficult to discriminate the types of defects with high accuracy even if the defect position can be specified. For this reason, it is necessary to acquire high-accuracy images in an observation apparatus different from the inspection apparatus and classify them by defect type.
  • the focal position and exposure amount at the time of exposure are changed in the wafer surface, and the tendency of occurrence of defects and the tendency of the circuit pattern to change are quantified. These operations are performed by detecting defects with an inspection apparatus and measuring the line width with a CD-SEM.
  • the present invention provides a method for visualizing the tendency of occurrence of a desired defect in a wafer surface and various shape change trends of a circuit pattern.
  • a specified portion of the inspection target is imaged using an image imaging unit, a defect is detected from the captured image, and the image is captured. Recognize the circuit pattern, calculate the feature value related to the image density and shape from the detected defect, calculate the feature value related to the image density and shape from the recognized circuit pattern, and select a specific pattern from the circuit patterns recognized as the detected defect Filters and extracts defects or circuit patterns, determines the feature value to be mapped from the feature values of the specific defect or circuit pattern extracted by filtering, and maps the distribution of the determined feature value on the screen It was made to display with.
  • an apparatus for inspecting an inspection target includes an image imaging unit that captures an image of a specified portion of the inspection target, a unit that detects a defect from the captured image, A means for recognizing a circuit pattern from a captured image, a means for calculating a feature amount related to image shading and shape from a detected defect, a means for calculating a feature amount relating to image shading and shape from a recognized circuit pattern, and a defect detection Extracting means for filtering out and extracting a specific defect or circuit pattern from the circuit pattern recognized by the means for recognizing the defect detected by the means for detecting and the circuit pattern, and the specific defect or filtered extracted by the extracting means A feature amount determining means for determining a feature amount to be mapped from among the feature amounts of the circuit pattern, and a feature amount determined by the feature amount determining means. Constructed by a display means for displaying the map format fabric status on the screen.
  • the present invention even when a fatal defect and a fatal defect are mixed or when there are a plurality of defects having different reasons for occurrence, only a desired defect is generated in the wafer surface or chip surface. It becomes possible to confirm the frequency and trend. Further, it is possible to visualize the shape change tendency of the circuit pattern in the wafer surface or the chip surface.
  • FIG. 3 is a flowchart showing a schematic flow of an inspection process according to the first embodiment. It is a flowchart which shows the detailed flow of the test
  • FIG. 1 is a block diagram illustrating a schematic configuration of an inspection apparatus according to Embodiment 1.
  • FIG. It is a coordinate system which shows an example of the imaging location designation
  • 1 is a plan view of a wafer showing an example of an imaging location specifying method according to Embodiment 1.
  • FIG. FIG. 6 is a flowchart of a non-defective image creation process according to the first embodiment.
  • FIG. 3 is an enlarged view of a chip showing an example of setting an inspection area according to Example 1; It is a front view of the setting screen of the inspection area concerning Example 1.
  • FIG. It is a front view of the parameter setting screen of the defect detection process concerning Example 1.
  • FIG. FIG. 6 is a front view of a parameter setting screen for circuit pattern recognition processing according to the first embodiment;
  • FIG. 6 is a flowchart of a feature amount calculation process of a defective part according to the first embodiment.
  • FIG. 3 is a flowchart of a circuit pattern feature amount calculation process according to the first embodiment; It is a front view of the mapping condition designation
  • FIG. It is a partial front view of the screen which shows an example of the display method of the test result concerning Example 1.
  • FIG. 10 is a flowchart of a feature amount totaling process according to the second embodiment.
  • FIG. 10 is a flowchart showing a schematic flow of an inspection process according to Example 3; It is a flowchart which shows the detailed flow of the test
  • FIG. FIG. 9 is a block diagram illustrating a schematic configuration of an inspection apparatus according to a third embodiment.
  • FIG. 10 is a flowchart of inspection condition automatic setting processing according to the third embodiment.
  • FIG. 10 is a diagram illustrating a relationship between an imaging location in a chip and a feature amount totaling condition in the determination method of the inspection condition automatic setting process according to the third embodiment. It is a front view of the screen regarding the inspection condition specification concerning Example 3.
  • FIG. 2 shows a configuration diagram of the inspection apparatus according to the present invention.
  • the apparatus is configured such that an SEM 201 and an inspection unit 202 are connected via a communication unit 203.
  • the SEM 201 includes an electron optical system column 204, an SEM control unit 205, a storage unit 206, an input / output interface 207, and an input / output terminal 208.
  • the electron optical system column 204 further includes a movable stage 210 on which the sample wafer 209 is mounted and movable in the XY plane, an electron source 211 for irradiating the sample wafer 209 with an electron beam, secondary electrons generated from the sample wafer, and reflections.
  • a deflector (not shown) for scanning an electron beam on the sample wafer, and an image generator for digitally converting a signal from the detector 212 to generate a digital image 213 and the like.
  • the storage unit 206 includes an imaging condition storage unit 214 that stores the SEM imaging conditions, such as acceleration voltage, probe current, and imaging field of view size, an image storage unit 215 that stores the acquired image data, and a position where the image is captured An imaging position information storage unit 216 that stores information is provided.
  • an imaging condition storage unit 214 that stores the SEM imaging conditions, such as acceleration voltage, probe current, and imaging field of view size
  • an image storage unit 215 that stores the acquired image data
  • An imaging position information storage unit 216 that stores information is provided.
  • the SEM control unit 205 is a part that controls processing such as image acquisition in the SEM 201.
  • the movable stage 210 is moved to bring a predetermined inspection site on the sample wafer 209 into the imaging field, the electron beam is irradiated onto the sample wafer 209, and an image of data detected by the detector 212.
  • storage in the image storage unit 215 are performed.
  • Various instructions from an operator and designation of imaging conditions are performed through an input / output terminal 208 including a keyboard, a mouse, a display, and the like.
  • the inspection unit 202 is a part that performs an inspection process on a captured image obtained by imaging the sample wafer 09 with the SEM 201.
  • the inspection unit 202 includes an inspection unit control unit 217 that controls the entire inspection unit 202, an image processing unit 218 that performs various calculations on the image and calculates a feature value, and a filtering that extracts a specific pattern from the calculated feature value.
  • the inspection information storage unit 222 stores an inspection area information storage unit 225 that stores information on a non-defective image necessary for the inspection process and information on the inspection area associated therewith, and image processing that stores various parameters when performing operations on the image.
  • the feature amount storage unit 228 stores the amount.
  • FIG. 1A the outline
  • an SEM image of the sample wafer 209 is acquired by the SEM 201 (S11).
  • the acquired SEM image is processed by the inspection unit 202 to detect a defect (S12), and a wiring pattern in the SEM image is detected (S13).
  • the defect detection process and the wiring pattern detection process may be processed sequentially or in parallel. In the figure, the case of processing in parallel is shown.
  • a filtering process is performed on the detected defect image and wiring pattern image to classify the defect and pattern (S14), a feature amount is calculated from an image of a desired defect or wiring pattern (S15), and the calculated result
  • the mapping is displayed based on (S16), and the process is terminated.
  • a sample wafer 209 to be inspected is set on the stage 210 (S101).
  • the imaging location of the inspection target wafer 209 is designated (S102).
  • the imaging location is usually a location called a danger point.
  • a danger point is a portion that is easily affected by fluctuations in exposure conditions and other process conditions when forming a circuit pattern, and a defect that causes a chip defect is likely to occur.
  • the risk point can be predicted by a process simulator or the like.
  • As the imaging location a point predicted by the process simulator as dangerous may be specified, or a location considered dangerous from the user's experience may be specified. Moreover, you may designate an imaging location arbitrarily other than a danger point.
  • a semiconductor wafer has multiple layouts of the same circuit pattern on a chip basis. If the purpose is to evaluate the occurrence of defects and the fluctuation of circuit patterns on the wafer surface, all chips are not necessarily inspected. do not have to. Therefore, the coordinates to be imaged may be given as chip coordinates as shown in FIG. 3, and the chip to be imaged may be selected as shown in FIG.
  • an SEM image of a location designated by the SEM 201 is acquired (S103).
  • the SEM control unit 205 reads the imaging conditions (for example, acceleration voltage, probe current, number of added frames, etc.) from the imaging condition storage unit 214, controls the stage 210 to a position where the designated location can be imaged, and irradiates from the electron gun 211.
  • the electron beam is scanned in the imaging field, secondary electrons and reflected electrons generated from the sample 209 are detected by the detector 212, an analog signal is converted into a digital signal in the image generation unit 213, and an image is stored in the image storage unit 215. save.
  • FIG. 5 shows a GUI 500 (hereinafter referred to as an inspection condition setting GUI 500) for designating inspection conditions, and includes an acquired image display area 501 for displaying a list of acquired images.
  • an inspection condition setting GUI 500 for designating inspection conditions
  • a non-defective image is designated from a plurality of captured images displayed in the acquired image display area 501 of the inspection condition setting GUI 500 (S104). Since the non-defective image is used for detecting a defect by a comparative inspection from the captured image to be inspected, the pattern is formed as intended, and it is necessary that the image does not include a defect. In general, in an inspection on a mass production line after the manufacturing process is established, it is considered that a non-defective image is included in the captured image. For example, if the circuit pattern is normally formed at the center of the wafer surface, but the pattern becomes thinner at the outer periphery of the wafer due to out of focus during the exposure process due to the warpage of the wafer, etc. What is necessary is just to designate the image which imaged as a good quality image. In this case, the specification is completed by selecting a non-defective image from the image list of the inspection condition setting GUI and pressing the registration button 502.
  • the composition processing flow is shown in FIG. First, a plurality of images are aligned (S601).
  • the stage is moved to a designated location, the stage movement error is measured, the scanning range of the electron beam is determined based on the measured result, and an image is acquired, so that positioning can be performed with high accuracy.
  • the imaging position differs slightly between images due to a survey error of stage movement error or the like. Therefore, alignment is performed by image processing so that circuit patterns and the like in the image overlap.
  • an average image having an average gray value is created from a plurality of images (S602).
  • the gray value in the defective part is averaged with the pixels in the normal part, and it is possible to create an image in which the defect is not manifested.
  • the non-defective image can be stored in the image storage unit 215 with a name by pressing the save button 504, and can be read from the image storage unit 215 with a name specified by pressing the read button 505. Is possible. As a result, it is possible to designate an image captured with another wafer as a non-defective image.
  • inspection area information is set (S105).
  • the inspection area information is information on an area defined by the user within the field of view of the non-defective image, and is used as a filtering condition.
  • FIG. 7 shows an example of setting inspection area information.
  • the non-defective image 701 includes circuit patterns having different structures such as a vertical direction and a horizontal direction.
  • the reason for the occurrence of defects differs between the vertical and horizontal circuit patterns, it is important to create a wafer map in which the number of defects is plotted for each circuit pattern direction.
  • FIG. 7 shows a GUI for setting the inspection area information. This GUI is called by pressing an area setting button 503 of the inspection condition setting GUI (FIG. 5).
  • This GUI includes an interface 801 for displaying a non-defective image set in S104, an interface 802 for adding or deleting area information, and various tool buttons 803 for defining areas.
  • the user defines an area by selecting an appropriate shape setting tool from a tool button according to the shape of the area to be defined, and specifying coordinates on a non-defective image using a mouse or the like.
  • the method of defining the area may be other than the one that focuses on the direction of the circuit pattern.
  • the memory cell part and the logic part may be separately specified, or the test pattern area or the dummy pattern area may be specified. good.
  • image processing parameters of “defect detection” and “circuit pattern recognition” are set and adjusted (S106).
  • 9 and 10 are GUIs for adjusting image processing parameters, which are displayed by pressing a parameter setting button 506 in the inspection condition setting GUI (FIG. 5).
  • the image processing parameter adjustment GUI it is possible to switch and display the parameter adjustment screen related to “defect detection” and “circuit pattern recognition” by tab display or the like, and FIG. 9 shows that the parameter adjustment screen related to “defect detection” is selected. It is a state that has been.
  • the defect detection parameter adjustment screen includes an interface (901 to 903) for displaying a non-defective image, an image to be inspected, and an image of a defect detection result, and an interface 904 for changing a defect detection algorithm and adjusting a parameter value.
  • a defect detection result an area extracted as a defect is displayed in white. Note that highlighting may be performed by changing the display color of the area detected as a defect on the inspection image. Further, when the defect detection algorithm or the parameter value is adjusted, the defect detection process may be executed and the result may be reflected on the display on the GUI. This makes it possible to check the parameter adjustment result in real time, and facilitate parameter adjustment.
  • FIG. 10 shows a state in which the tab of the parameter adjustment screen related to “circuit pattern recognition” is selected in the image processing parameter adjustment screen. Similar to the parameter adjustment screen for “defect detection”, the interface (1001 to 1003) for displaying the non-defective image, the image to be inspected, and the image of the circuit pattern recognition result, the change of the circuit pattern recognition algorithm, and the parameter value are adjusted.
  • the interface 1004 is provided.
  • the circuit pattern area recognized as the circuit pattern recognition result is displayed in white and the base area is displayed in black. Further, when the circuit pattern recognition algorithm or the parameter value is adjusted, the circuit pattern recognition process may be executed and the result may be reflected on the GUI display.
  • the parameter values relating to the “defect detection” and “circuit pattern recognition” processing set as described above and information about the selected algorithm are stored in the image processing parameter storage unit 226.
  • the image processing unit 218 When the process execution button 507 on the inspection condition setting GUI 500 shown in FIG. 5 is pressed, the image processing unit 218 performs defect detection processing (S107), circuit pattern recognition processing (S108), and defect feature amount on the inspection image. A calculation process (S109) and a circuit pattern feature amount calculation process (S110) are executed. At this time, since the defect detection process (S107) and the circuit pattern recognition process (S108) are independent, they may be executed in parallel. By executing in parallel, the processing time can be shortened.
  • the defect detection process (S107) is a process for detecting a defective part from the inspected image of the sample wafer 209 acquired by the SEM 201.
  • a method for detecting a defect a method for detecting a defective part by comparing a non-defective image with an image to be inspected may be used.
  • Patent Document 3 describes a method of calculating a difference after aligning a non-defective image and an image to be inspected, and detecting a region where the difference value is a certain value or more as a defect.
  • Patent Document 4 describes a method for estimating a non-defective image using a cyclic periodicity of a circuit pattern included in an inspected image and detecting a defect.
  • the circuit pattern recognition process is a process for detecting a circuit pattern from a non-defective image and an image to be inspected.
  • the circuit pattern here refers to a structure formed on a semiconductor wafer, such as a wiring, a hole, or a semiconductor element.
  • a method of recognizing a circuit pattern a part where the gray value changes suddenly in the image is extracted as the outline of the circuit pattern, and the internal area of the circuit pattern is specified based on the gray value or the changing direction of the gray value.
  • a method of recognizing or a method of recognizing a circuit pattern region based on a gray value in an image may be used.
  • the circuit pattern in the image may be recognized using design information describing the layout information of the circuit pattern of the semiconductor product to be inspected.
  • FIG. 11 shows a method of defect feature amount calculation (S109).
  • the defect feature amount calculation processing the feature amount is calculated for each detected defect using the non-defective image 1101, the inspection image 1102, the defect detection result, and the inspection area information 1104 set in S104 as input (1105).
  • the inspection image 1102 the inspection image 1102, the defect detection result, and the inspection area information 1104 set in S104 as input (1105).
  • four defects are detected, and a feature amount is calculated for each defect (1106).
  • FIG. 12 shows a circuit pattern feature amount calculation (S110) method. Similar to the defect feature amount calculation processing, the non-defective product image 1201, the inspected image 1202, the circuit pattern recognition result 1203, and the inspection area information 1204 are input, and the feature amount is calculated for each recognized circuit pattern (1205). For example, when n circuit patterns are extracted, feature amounts are calculated for the n circuit patterns (1206). Note that the types of feature values calculated in the defect feature value calculation process and the circuit pattern feature value calculation process may not be the same.
  • a filtering condition and a feature amount totaling condition are set (S111 to S116), and a wafer map is created.
  • This GUI 1300 includes an interface 1301 for setting filtering conditions, an interface 1302 for checking filtering results, an interface 1303 for setting feature amount totaling conditions, and an interface 1304 for displaying a created wafer map.
  • An interface 1305 for displaying a histogram of feature amounts is provided.
  • the set filtering condition and the feature amount totaling condition are combined into a mapping condition, and a mapping condition is saved in the storage unit by naming the mapping condition by pressing the save button 1306, and the mapping condition saved by pressing the read button 1307. It is possible to read by specifying the name.
  • the filtering conditions are set (S111). Filtering is performed to extract only specific defects and circuit patterns from a plurality of types of defects and circuit patterns included in the image. For example, when a short defect and an open defect are mixed in an image and the reason for the occurrence of each defect is different, it is important to count the number separately. Therefore, for example, only open defects are extracted by filtering, and it is possible to confirm the tendency of occurrence of defects in the wafer surface.
  • the filtering condition setting interface 1301 as the filtering condition designation, first, whether the target is “defect” or “circuit pattern” is selected.
  • the interface 1301 for setting the filtering condition includes an interface 13011 for specifying the inspection area set in S104, and an interface for defining the conditional expression for the feature amount 13012 and an interface 13013 that defines how to combine the defined conditional expressions with logical expressions.
  • filtering may be performed by a method of setting a threshold value for a feature quantity represented by a linear sum of each feature quantity
  • Filtering may be performed by setting a non-linear discrimination plane in the feature amount space.
  • the inspection unit control unit 217 reflects the result on the filtering result confirmation interface 1302 on the GUI 1300.
  • the filtering result is displayed by highlighting the defect or circuit pattern extracted by filtering with a frame, or by changing the display color of the extracted defect or circuit pattern and the defect or circuit pattern not extracted. Just do it. This makes it possible to set the filtering condition while looking at the result, and the condition setting becomes easy.
  • the feature amount aggregation is a process of calculating the feature amount displayed on the wafer map 1304 from the feature amount of the defect or circuit pattern extracted by filtering.
  • the defect feature amount calculation step S109 and the circuit pattern feature amount calculation step S110 described above the feature amount is calculated for each of the extracted defects and circuit patterns, but when displayed on the wafer map 1304, the feature amount is calculated. In some cases, it is necessary to calculate a feature amount for one chip, and it is necessary to calculate a feature amount to be mapped from a plurality of defects or circuit patterns in one chip.
  • the feature amount totaling condition is set by the interface 1303 for setting the feature amount totaling condition.
  • a feature amount to be mapped from the calculated feature amounts is set.
  • one of “average / total / standard deviation / maximum value / minimum value” is selected as the aggregation method 13032.
  • “line width” may be selected as the total feature amount 13031 and “average” may be selected as the total method 13032.
  • standard deviation is selected as the aggregation method 13032, it is possible to display the line width variation in the in-plane circuit pattern on the wafer map 1304.
  • the inspection unit control unit 217 uses the feature amount totaling processing unit 220 to show the calculated feature amount based on the set feature amount totaling condition 220 as shown in FIG.
  • the feature amount is calculated for each chip (S114).
  • the calculated feature quantity is stored in the feature quantity storage unit 228 (S115) and used for displaying the wafer map 1304 (S116).
  • the wafer map 1304 represents the size of the feature amount.
  • the size may be represented by changing the display color 1401 as shown in FIG. 14, or the size 1501 of the figure as shown in FIG.
  • the size may be expressed by changing the size, or the size may be expressed using a three-dimensional graph 1601 as shown in FIG.
  • the inspection apparatus includes a condition-specific display GUI 1700 that displays the wafer maps created under a plurality of mapping conditions side by side on the input / output terminal 224 (FIG. 17).
  • a condition-specific display GUI 1700 that displays the wafer maps created under a plurality of mapping conditions side by side on the input / output terminal 224 (FIG. 17).
  • the corresponding mapping condition is read, a wafer map is created, and displayed on the interface 1702 for displaying a list of wafer maps.
  • the GUI 1700 includes an interface 1703 that compares and displays the number of defects or circuit patterns that match the filtering condition between different mapping conditions. Thereby, for example, the number of short defects and the number of foreign matter defects can be compared.
  • defects or circuit patterns are extracted from captured images, their feature amounts are calculated, only the defects or circuit patterns specified by the user are extracted by filtering processing, and the feature amounts specified by the user are wafered. Explained how to display on the map.
  • the inspection method for displaying the feature amount on the wafer map as the inspection result has been described.
  • the feature amount is mapped to each imaging location in the chip as shown in FIG. An inspection method for visualizing the variation tendency in the chip with respect to the number and the shape change tendency of the circuit pattern will be described.
  • the inspection flow according to the present embodiment is the same as the flow of FIG. 1A and FIG. 1B described in the first embodiment, and the apparatus configuration is the same as that of FIG. 2, but the feature amount counting method in S114 and the display method in S116 are different. Different. Only the parts different from the first embodiment will be described below.
  • the feature amounts are totaled in S114, the feature amounts are totaled for each chip in Example 1 as shown in FIG. In the second embodiment, the totalization is performed for each imaging location in the chip as shown in FIG.
  • the method for specifying the feature amount totaling method is the same as in the first embodiment.
  • the size of the feature amount is expressed by changing the display color.
  • the size is changed by changing the size of the figure as shown in FIG. Or may be expressed using a three-dimensional graph as shown in FIG.
  • a defect occurrence tendency and a circuit pattern shape change tendency in a wafer surface or a chip surface are visualized by displaying the calculated feature amount based on a mapping condition designated by the user.
  • the feature amount to be calculated is several tens to several hundreds, it is difficult to set conditions for creating a map that can grasp the tendency of a critical defect or a circuit pattern.
  • a method for automatically calculating mapping condition candidates will be described.
  • FIG. 21A the outline
  • an SEM image of the sample wafer 209 is acquired by the SEM 201 (S21).
  • the acquired SEM image is processed by the inspection unit 202 to detect a defect (S22), and a wiring pattern in the SEM image is detected (S23).
  • the defect detection process and the wiring pattern detection process may be processed sequentially or in parallel. In the figure, the case of processing in parallel is shown. The flow up to this point is the same as that of the first embodiment described with reference to FIG. 1A.
  • a condition for mapping the detected defect image and wiring pattern image is set (S24), a feature amount is calculated and stored from the image of a desired defect or wiring pattern (S25), and the calculated feature amount is set.
  • the mapping is displayed based on the mapping condition (S26), and the process is terminated.
  • Steps S2101 to S2110 of the processing flow shown in FIG. 21B are the same as S101 to S110 in the processing flow shown in FIG. 1B of the inspection method in the first and second embodiments as described above.
  • mapping condition candidates are automatically calculated (S2111).
  • the user determines whether or not there is a map representing a desired trend in the wafer surface from among the automatically calculated mapping condition candidates (S2112). If there is a map, the condition is selected ( If it does not exist, the mapping condition is designated again (S2114).
  • the mapping condition designation in S2114 is performed in the same manner as the mapping condition designation (S111 to S114) in the first and second embodiments.
  • Steps S2115 to S2117 are the same as S115 to S117 in the first and second embodiments.
  • FIG. 22 shows an apparatus configuration according to the third embodiment.
  • the apparatus configuration shown in FIG. 22 includes a mapping condition candidate calculation unit 2201 in addition to the apparatus configurations according to the first and second embodiments.
  • the same reference numerals are given to the same portions as those in the configuration shown in FIG. 22
  • the defect or circuit pattern to be extracted is designated on the GUI 2500 shown in FIG. 25 (S2301).
  • an interface 2503 capable of defining one or more defect types to be extracted using an input means such as a mouse on the inspection image is provided.
  • reference numeral 2501 denotes an interface for emphasizing and displaying the inspection image, the defect detection result, and the selected defect, and the defect area extracted on the inspection image and the display color of the selected defect are changed or a frame is displayed. Display with etc.
  • the user selects the pattern selection tool 2502 and clicks a defect to be extracted on the image 2501.
  • a plurality of defect types to be extracted can be defined, and can be added and deleted in the interface 2503.
  • FIG. 25 shows the selection method related to the defect, but the circuit pattern can also be specified by the same method.
  • a filtering condition candidate for extracting only the designated defect or circuit pattern is calculated (S2302).
  • this method for example, a method for independently calculating a threshold for separating the extraction target pattern and the non-extraction target pattern for each feature amount, or an identification for separating the extraction target pattern and the non-extraction target pattern in the feature amount space
  • a method of calculating the surface using a general supervised learning method is conceivable.
  • a feature amount totaling condition candidate is calculated for each filtering condition (S2303).
  • a wafer map is created for all the feature amount totaling conditions for each imaging location in the chip, and a feature amount that shows the same change tendency without depending on the imaging location. Find the aggregation conditions.
  • the feature amount totaling condition 1 shows the same change tendency without depending on the imaging location, but the feature amount totaling condition 2 changes the tendency of the wafer map due to the difference in the imaging location.
  • the feature amount aggregation condition represents a change trend in the wafer surface
  • the trend of the wafer map should not change due to the difference in the imaging location
  • the feature amount aggregation condition where the trend of the wafer map changes due to the difference in the imaging location. Is excluded from the candidates.
  • the similarity of wafer maps can be quantified by calculating a correlation coefficient.
  • FIG. 26 shows a GUI 2600 for confirming the mapping condition candidate created in S2112.
  • the user selects one or more defects or circuit patterns designated by the interface 2503 on the GUI 2500 in FIG. 25 from the interface 2601.
  • one of the filtering condition candidates automatically set using the interface 2602 is selected, and the filtering condition and the filtering result are confirmed using the interfaces 2603 and 2604.
  • An interface 2605 is an interface for displaying a wafer map created by using automatically set feature amount totaling condition candidates, and the user selects a feature amount totaling condition for obtaining a desired wafer map from the interface 2605.
  • the present invention is used in a process of inspecting a circuit pattern formed on a semiconductor wafer using an image acquisition means in a semiconductor wafer production line.

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Abstract

半導体製造プロセスにおいて、パターン微細化に伴い、微細な欠陥を検出するために欠陥検査装置の感度を上げると、本来は欠陥ではない製造公差などを検出してしまい、欠陥の発生傾向を捕らえることが困難となることを解決するために、被検査対象を検査する方法において、被検査対象の指定箇所について画像撮像手段を用いて撮像し、撮像した画像から欠陥を検出し、撮像した画像から回路パターンを認識し、検出した欠陥から画像濃淡および形状に関する特徴量を算出し、認識した回路パターンから画像濃淡および形状に関する特徴量を算出し、検出した欠陥と認識した回路パターンの中から特定の欠陥又は回路パターンをフィルタリングして抽出し、フィルタリングして抽出された特定の欠陥又は回路パターンの特徴量の中からマッピングする特徴量を決定し、決定した特徴量の分布状況を画面上にマップ形式で表示するようにした。

Description

検査方法およびその装置
　本発明は、画像取得手段を用いて試料上の欠陥および回路パターンを検査する方法およびその装置に関するものである。
　半導体ウェハの製造では、その製造プロセスを迅速に立ち上げ、高歩留りの量産体制に早期に移行させることが、収益確保のため重要である。
　この目的のため、製造ラインには、各種の検査・計測装置が導入されている。プロセス立ち上げ段階では、所望の回路パターンが形成することができるプロセス条件を早期に決定することを目的に、例えば、プロセス条件を意図的に変更させて複数のウェハ或いはチップを作成し、それに対して検査を行い、そして、その検査結果に基づいてプロセス条件を決定する、といったことが行われる。一方、量産段階のウェハ検査は、プロセスモニタリングの目的で行われる。即ち、ウェハ製造の途中段階において、ウェハを抜き取り検査し、ウェハ表面に欠陥が発生していないか、或いは、ウェハ表面に形成された回路パターンに異常が無いか等を調べる。検査の結果、欠陥や回路パターンの異常が検出された場合には、その原因が調査され、必要な対策が行われる。
　このような、プロセス立ち上げあるいは量産段階にて用いられる代表的な検査装置としては、光学式のウェハ検査装置がある。例えば、特開２０００－９７８６９号公報（特許文献１）には、明視野照明により、ウェハ表面の光学画像を撮像し、良品部位の画像（例えば隣接チップの画像）との比較により欠陥を検査する技術が開示されている。ただし、このような光学検査装置は、その照明波長の影響を受け、取得画像の分解能限界は数百ナノメートル程度となる。よって、ウェハ上における数十ナノメートルオーダの欠陥に関しては、その有無は検出できるのみであり、詳細な欠陥解析を行う場合は、別途、より撮像分解能の高い、欠陥観察装置などが必要になる。
　光学式以外のウェハ検査装置として、走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ　Ｅｌｅｃｔｏｒｎ　Ｍｉｃｒｏｓｃｏｐｅ）式の検査装置も知られている。この装置は、電子ビームをウェハ上の検査部位に照射し、そこから発生する２次電子等を検出して得られた画像を、良品部位の画像と比較することによって検査を行う。ＳＥＭ式検査装置は、光学式検査装置と異なり、画像分解能をナノメートルオーダまで高めることが可能であり、また、ウェハ表面の電位として顕在化されるコンタクトホールの導通不良等のような、光学像では顕在化できない欠陥モードの検査を行うことも可能である。特開２００３－１０６８２９号公報（特許文献２）には、このようなＳＥＭ式ウェハ検査装置によるウェハ検査方法について述べられている。
　欠陥検査装置は広範囲を高速に処理する事が重要であるため、可能な限り取得する画像の画素サイズを大きく（つまり低解像度化）することによる画像データ量の削減を行っており、多くの場合、検出した低解像度の画像からは欠陥の存在は確認できても、その欠陥の種類を詳細に判別することはできない。そこで、観察装置が用いられる。観察装置とは、検査装置の出力を用い、ウェハの欠陥座標を高解像度に撮像し、画像を出力する装置である。半導体製造プロセスは微細化が進み、それに伴い欠陥サイズも数十ｎｍのオーダに達していることもあり、欠陥を詳細に観察するためには数ｎｍオーダの分解能が必要である。
　そのため、近年では走査型電子顕微鏡を用いた観察装置（以下、レビューＳＥＭと記載）が広く使われている。半導体の量産ラインでは観察作業の自動化が望まれており、レビューＳＥＭは試料内の欠陥座標における画像を自動収集する欠陥観察処理（ＡＤＲ：Ａｕｔｏｍａｔｉｃ　Ｄｅｆｅｃｔ　Ｒｅｖｉｅｗ）機能を搭載している。検査装置が出力した欠陥座標には誤差が含まれているため、ＡＤＲでは検査装置が出力した欠陥座標を中心に視野広く撮像したＳＥＭ画像から、欠陥を再検出し、再検出した欠陥位置を高倍率で撮像する。
　ＳＥＭ画像からの欠陥検出方法として、欠陥部位と同一の回路パターンが形成されている領域を撮像した画像を良品画像とし、欠陥部位を撮像した画像と良品画像を比較することで欠陥を検出する方法が特開２００１－１８９３５８号公報（特許文献３）に記載されている。また、欠陥部位を撮像した画像１枚から欠陥を検出する方法が特開２００７－４０９１０号公報（特許文献４）に記載されている。
　また、パターン計測装置もウェハ検査に用いられている。この例として、ＳＥＭ式のパターン計測装置であるＣＤ－ＳＥＭ（Ｃｒｉｔｉｃａｌ－Ｄｉｍｅｎｓｉｏｎ　ＳＥＭ：測長ＳＥＭ）が知られている。ＣＤ－ＳＥＭはウェハ上の回路パターンの線幅をサブナノメートルの測定精度で計測する装置であり、特に半導体の露光プロセスの管理に用いられる。予め、レシピという条件設定ファイルに、測定すべき場所と測定すべき回路パターンのテンプレート形状（ラインパターン、穴パターン等）と計測項目（線幅、配線ピッチ、穴パターンの直径等）等を登録しておく。測定時には、各測定箇所に対し電子ビームを照射し、そこから発生する２次電子等を検出して測定対象の回路パターンの画像を取得する。そして、このパターン画像に対し、測定すべきパターンをパターンマッチングで探索し、探索されたパターンに対し、設定された計測項目を算出するための処理アルゴリズムを適用することで、パターン計測を行う。特開２００３－５９４４１号公報（特許文献５）には、このＣＤ－ＳＥＭにおけるパターン計測方法について述べられている。
特開２０００－９７８６９号公報 特開２００３－１０６８２９号公報 特開２００１－１８９３５８号公報 特開２００７－４０９１０号公報 特開２００３－５９４４１号公報
　半導体製品の歩留まり向上のためには致命となる欠陥の発生原因を特定し、対策を取ることが重要である。致命となる欠陥の発生原因を特定するための一手段として、致命となる欠陥のウェハ面内での発生傾向を把握することが重要である。しかし、パターン微細化に伴い、致命となる欠陥サイズも微小化しており、微細な欠陥を検出するために欠陥検査装置の感度を上げると、本来は欠陥ではない製造公差などを検出してしまい、欠陥の発生傾向を捕らえることが困難となる。
　また、半導体製造プロセスの微細化に伴い、製造プロセスの複雑化が進み、発生する欠陥も多種多様となってきている。また、量産ラインの立ち上げ時には、異物欠陥などのランダムに発生する欠陥以外に、回路パターンの形状や露光・エッチング・研磨などのプロセス条件に起因して発生するシステマティック欠陥が多発する傾向がある。ランダム欠陥とシステマティック欠陥は発生原因が異なるため、両者を弁別し、各欠陥のウェハ面内での発生傾向を把握することが重要となる。また、システマティック欠陥においても欠陥種類は複数存在し（例えば、ショート欠陥とオープン欠陥など）、欠陥種ごとに発生原因が異なる場合は、欠陥種ごとにウェハ面内での発生傾向を把握することが重要となる。光学式検査装置では分解能が数百ｎｍと低いため、欠陥位置を特定することは可能であっても欠陥の種類を高精度に弁別することは困難である。そのため、検査装置とは別の観察装置において高精度な画像を取得し、欠陥種類別に分類する必要が生じている。
　また、露光条件のマージンを求めるために、露光時における焦点位置と露光量をウェハ面内において変化させ、欠陥の発生傾向や、回路パターンの形状変化傾向を定量化することが行われている。これらの作業は検査装置により欠陥を検出し、ＣＤ－ＳＥＭにより線幅を測長することにより行われる。
　つまり、致命となる欠陥と被致命な欠陥が混在している場合や、発生理由が異なる欠陥が複数ある場合において、所望の欠陥のみに関してウェハ面内もしくはチップ面内での発生頻度や傾向を確認すること、および、回路パターンについて、ウェハ面内もしくはチップ面内での形状変化傾向を可視化することが必要である。
　本発明では、ウェハ面内における所望の欠陥の発生傾向や、回路パターンの様々な形状変化傾向などを可視化する方法を提供する。
　上記課題を解決するために、本発明では、被検査対象を検査する方法において、被検査対象の指定箇所について画像撮像手段を用いて撮像し、撮像した画像から欠陥を検出し、撮像した画像から回路パターンを認識し、検出した欠陥から画像濃淡および形状に関する特徴量を算出し、認識した回路パターンから画像濃淡および形状に関する特徴量を算出し、検出した欠陥と認識した回路パターンの中から特定の欠陥又は回路パターンをフィルタリングして抽出し、フィルタリングして抽出された特定の欠陥又は回路パターンの特徴量の中からマッピングする特徴量を決定し、決定した特徴量の分布状況を画面上にマップ形式で表示するようにした。
　また、上記課題を解決するために、本発明では、被検査対象を検査する装置を、被検査対象の指定箇所の画像を撮像する画像撮像手段と、撮像した画像から欠陥を検出する手段と、撮像した画像から回路パターンを認識する手段と、検出した欠陥から画像濃淡および形状に関する特徴量を算出する手段と、認識した回路パターンから画像濃淡および形状に関する特徴量を算出する手段と、欠陥を検出する手段で検出した欠陥と回路パターンを認識する手段で認識した回路パターンの中から特定の欠陥又は回路パターンをフィルタリングして抽出する抽出手段と、抽出手段でフィルタリングして抽出された特定の欠陥又は回路パターンの特徴量の中からマッピングする特徴量を決定する特徴量決定手段と、特徴量決定手段で決定した特徴量の分布状況を画面上にマップ形式で表示する表示手段とを備えて構成した。
　本発明によれば、致命となる欠陥と被致命な欠陥が混在している場合や、発生理由が異なる欠陥が複数ある場合においても、所望の欠陥のみに関してウェハ面内もしくはチップ面内での発生頻度や傾向を確認することが可能となる。また、回路パターンについて、ウェハ面内もしくはチップ面内での形状変化傾向を可視化することが可能となる。
実施例１にかかる検査処理の概略の流れを示すフロー図である。 実施例１にかかる検査処理の詳細な流れを示すフロー図である。 実施例１にかかる検査装置の概略の構成を示すブロック図である。 撮像箇所指定方法の一例を示す座標系である。 実施例１にかかる撮像箇所指定方法の一例を示すウェハの平面図である。 実施例１にかかる検査条件設定画面の正面図である。 実施例１にかかる良品画像作成処理のフロー図である。 実施例１にかかる検査領域の設定例を示すチップの拡大図である。 実施例１にかかる検査領域の設定画面の正面図である。 実施例１にかかる欠陥検出処理のパラメータ設定画面の正面図である。 実施例１にかかる回路パターン認識処理のパラメータ設定画面の正面図である。 実施例１にかかる欠陥部位の特徴量算出処理のフロー図である。 実施例１にかかる回路パターンの特徴量算出処理のフロー図である。 実施例１にかかるマッピング条件指定画面の正面図である。 実施例１にかかる検査結果の表示方法の一例を示す画面の一部の正面図である。 実施例１にかかる検査結果の表示方法の一例を示す画面の一部の正面図である。 実施例１にかかる検査結果の表示方法の一例を示す画面の一部の正面図である。 実施例１にかかる検査結果の表示方法の一例を示す画面の正面図である。 実施例１にかかる特徴量集計処理のフロー図である。 実施例２にかかる検査結果の表示方法の一例を示す画面の一部の正面図である。 実施例２にかかる特徴量集計処理のフロー図である。 実施例３にかかる検査処理の概略の流れを示すフロー図である。 実施例３にかかる検査処理の詳細な流れを示すフロー図である。 実施例３にかかる検査装置の概略の構成を示すブロック図である。 実施例３にかかる検査条件自動設定処理のフロー図である。 実施例３にかかる検査条件自動設定処理の判定方法で、チップ内の撮像箇所と特徴量集計条件との関係を示す図である。 実施例３にかかる検査条件指定に関する画面の正面図である。 実施例３にかかる検査条件指定に関する画面の正面図である。
　以下に、本発明に関わる一実施例として走査電子顕微鏡を用いた欠陥および回路パターンの検査方法について説明する。
　図２は本発明にかかる検査装置の構成図を表している。装置は、ＳＥＭ２０１、検査ユニット２０２が、通信手段２０３を介して接続される構成となっている。ＳＥＭ２０１は、電子光学系カラム２０４、ＳＥＭ制御部２０５、記憶部２０６、入出力インターフェース２０７、入出力端末２０８を備えて構成される。
　更に電子光学系カラム２０４は、試料ウェハ２０９を搭載してＸＹ平面内で移動可能な可動ステージ２１０、試料ウェハ２０９に電子ビームを照射するため電子源２１１、試料ウェハから発生した２次電子や反射電子などを検出する検出器２１２の他、電子ビームを試料ウェハ上で走査するための偏向器（図示せず）や、検出器２１２からの信号をデジタル変換してデジタル画像を生成する画像生成部２１３等を備えて構成される。
　記憶部２０６は、ＳＥＭの撮像条件である、加速電圧やプローブ電流、撮像視野サイズなどを記憶する撮像条件記憶部２１４と、取得された画像データを保存する画像記憶部２１５、画像を撮像した位置情報を記憶する撮像位置情報記憶部２１６を備えている。
　ＳＥＭ制御部２０５は、ＳＥＭ２０１における画像取得などの処理を制御する部位である。ＳＥＭ制御部２０５からの指示により、試料ウェハ２０９上の所定の検査部位を撮像視野に入れるための可動ステージ２１０の移動、試料ウェハ２０９への電子ビームの照射、検出器２１２で検出したデータの画像化及び画像記憶部２１５への保存などが行われる。操作者からの各種の指示や撮像条件の指定などは、キーボード、マウスやディスプレイなどから構成される入出力端末２０８を通して行われる。
　検査ユニット２０２は、ＳＥＭ２０１で試料ウェハ０９を撮像して得られた撮像画像に対して検査処理を行う部位である。検査ユニット２０２は、検査ユニット２０２全体を制御する検査ユニット制御部２１７、画像に対し各種の演算を行い特徴量の算出を行う画像処理部２１８、算出された特徴量から特定のパターンを抽出するフィルタリング処理部２１９、算出された特徴量を集計する特徴量集計処理部２２０、集計された特徴量をもとにウェハマップを作成・表示する検査結果表示部２２１、検査処理に必要な様々な情報を記憶する検査情報記憶部２２２、ＳＥＭ本体側とのデータ授受のインターフェース機能を持つ入出力インターフェース２２３、検査ユニット２０２で行われる各種処理の条件入力や検査結果などの表示を行うための入出力端末２２４を備えて構成される。
　検査情報記憶部２２２には、検査処理において必要となる良品画像とそれに対応付けられた検査領域の情報を記憶する検査領域情報記憶部２２５、画像に対する演算を行う際の各種パラメータを記憶する画像処理パラメータ記憶部２２６、検出したパターンから特定のパターンを抽出するためのフィルタリング条件とウェハマップを作成するために必要な特徴量の集計条件とを記憶する記憶するマッピング条件記憶部２２７、および算出した特徴量を記憶する特徴量記憶部２２８から構成される。次に、この図２に示す検査装置を用いた検査方法について次に説明する。
　先ず、図１Ａを用いて、本発明による検査方法の概要を説明する。
最初に、ＳＥＭ２０１で試料ウェハ２０９のＳＥＭ画像を取得する（Ｓ１１）。次に、この取得したＳＥＭ画像を検査ユニット２０２で処理して、欠陥を検出し（Ｓ１２）、ＳＥＭ画像中の配線パターンを検出する（Ｓ１３）。この欠陥検出処理と配線パターン検出処理とは順次処理しても良く、また、並列に処理しても良い。図では、並列に処理する場合について示している。次に、検出した欠陥画像及び配線パターン画像に対してフィルタリング処理を行って欠陥及びパターンを分類し（Ｓ１４）、所望の欠陥又は配線パターンの画像から特徴量を算出し（Ｓ１５）、算出した結果に基づいてマッピング表示して（Ｓ１６）処理を終了する。
　次に、図１Ａで説明した処理のフローの詳細を、図１Ｂを用いて説明する。まず、図１Ａで説明した処理のＳＥＭ画像取得（Ｓ１１）に対応する処理の詳細を説明する。検査対象となる試料ウェハ２０９をステージ２１０上にセットする（Ｓ１０１）。つぎに、検査対象ウェハ２０９の撮像箇所を指定する（Ｓ１０２）。撮像箇所は通常、危険点と呼ばれる箇所となる。危険点とは回路パターンの形成時における露光条件や、その他プロセス条件の変動に影響を受けやすく、チップ不良を引き起こす欠陥が発生しやすい箇所である。危険点はプロセスシミュレータなどにより予測することが可能である。撮像箇所はプロセスシミュレータが危険と予測した点を指定しても良いし、ユーザの経験から危険と考えられる箇所を指定しても良い。また、危険点以外でも撮像箇所を任意に指定しても良い。
　なお、半導体ウェハはチップ単位で同一の回路パターンが複数レイアウトされており、ウェハ面内での欠陥の発生状況や回路パターンの変動状況を評価するのが目的であれば、必ずしもすべてのチップを検査する必要はない。そのため、図３に示すように撮像する座標をチップ座標で与えておき、図４に示すように撮像するチップを選択するようにしても良い。
　次に、ＳＥＭ２０１で指定された箇所のＳＥＭ画像を取得する（Ｓ１０３）。ＳＥＭ制御部２０５は撮像条件記憶部２１４から撮像条件（例えば、加速電圧、プローブ電流、加算フレーム数など）を読み込み、指定箇所を撮像可能な位置までステージ２１０を制御し、電子銃２１１から照射した電子ビームを撮像視野内において走査し、試料２０９から発生した２次電子や反射電子を検出器２１２により検出し、画像生成部２１３においてアナログ信号をデジタル信号に変換し、画像記憶部２１５に画像を保存する。
　なお、ステージ２１０には数ミクロンメートル程度の移動誤差が生じるため、指定箇所と実際に撮像された箇所が異なるといった問題が存在する。この問題を改善するために、特許文献５に記載されているように、指定箇所周辺に存在する予め設定されたユニークな回路パターンを撮像し、パターンマッチングにより位置あわせを行った後、ビームシフトにより指定箇所を撮像しても良い。
　画像の取得が完了した後は、検査ユニット２０２において検査を行う。検査ユニット制御部２１７は入出力インターフェース２２３を通して、ＳＥＭ２０１で撮像した画像を取得し、入出力端末２２４に取得した画像を表示する。図５は検査条件を指定するためのＧＵＩ５００（以下、検査条件設定ＧＵＩ５００と記載）であり、取得した画像の一覧を表示する取得画像表示領域５０１を備える。
　次に、検査条件設定ＧＵＩ５００の取得画像表示領域５０１に表示された複数枚の撮像画像の中から、良品画像を指定する（Ｓ１０４）。良品画像は撮像した被検査画像から比較検査により欠陥を検出するために用いられるため、意図したとおりにパターンが形成されており、欠陥が含まれない画像である必要がある。一般的に製造プロセスが確立した後の量産ラインにおける検査では、撮像した画像の中に良品画像が含まれていると考えられる。例えば、ウェハ面内の中心部においては正常に回路パターンが形成されるが、ウェハの反りなどの影響で露光工程においてフォーカスが外れたためウェハ外周部においてはパターンが細くなるような場合、ウェハ中心部を撮像した画像を良品画像として指定すれば良い。この場合、検査条件設定ＧＵＩの画像一覧から良品画像を選択し、登録ボタン５０２を押すことで指定が完了する。
　以上は、良品画像の撮像に理想的な箇所（欠陥が含まれず正常にパターンが形成されている箇所）がウェハ面内において存在する場合である。しかし、量産ラインの立ち上げ時やプロセス条件の条件出し時などにおいては、理想的な撮像箇所が存在しない場合がある。
　このような場合、撮像した複数枚の画像から合成することで良品画像を作成し、検査を行うことが可能である。検査条件設定ＧＵＩの画像一覧から合成に用いる画像を複数選択し、合成ボタン５０３を押すことで合成処理が実行される。合成時には回路パターンのレイアウトが同一の画像を用いる。半導体ウェハにおいてはチップ内における座標が同一であれば回路パターンのレイアウトも同一であるため、チップ内における座標ごとに合成処理を行えばよい。
　合成処理のフローを図６に示す。まず、複数枚の画像の位置あわせを行う（Ｓ６０１）。ＳＥＭ２０１では指定箇所にステージを移動させ、ステージ移動誤差を測量し、測量した結果をもとに電子ビームの走査範囲を決定し、画像を取得するため、高精度に位置決めを行うことが可能である。しかし、ステージ移動誤差の測量誤差などにより、画像間で撮像位置が微妙に異なるのが一般的である。そこで、画像中の回路パターンなどが重なるように画像処理により位置あわせを行う。
　次に、複数枚の画像から平均濃淡値を持つ平均画像を作成する（Ｓ６０２）。各画素の平均値を算出することにより、欠陥部位における濃淡値が正常部位における画素で平均化され、欠陥が顕在化されていない画像を作成することが可能となる。また、良品画像は保存ボタン５０４を押すことにより名前をつけて画像記憶部２１５に記憶することが可能であり、読込みボタン５０５を押すことにより、名前を指定して画像記憶部２１５から読み込むことが可能である。これにより、他のウェハで撮像した画像を良品画像として指定することが可能となる。
　次に、検査領域情報の設定を行う（Ｓ１０５）。検査領域情報とは、ユーザが良品画像の視野内において定義した領域の情報であり、フィルタリング時の条件として利用する。　図７は検査領域情報の設定例を示している。図７の例では良品画像７０１には縦方向と横方向といった構造が異なる回路パターンが含まれている。ここで、例えば縦方向と横方向の回路パターンにおいて欠陥の発生理由が異なることが判明している場合、欠陥数をプロットしたウェハマップを回路パターンの方向別に作成することが重要となる。
　そこで、図７に示すように、縦方向の回路パターン領域に領域Ａ（７０２）を、横方向の回路パターン領域に領域Ｂ（７０３）を設定した場合、後述するフィルタリング処理を用いれば、領域Ａ（７０２）および領域Ｂ（７０３）の欠陥のみをそれぞれ抽出可能となる。検査領域情報を設定するためのＧＵＩを図８に示す。本ＧＵＩは検査条件設定ＧＵＩ（図５）の領域設定ボタン５０３を押すことで呼び出される。
　本ＧＵＩでは、Ｓ１０４において設定された良品画像を表示するインターフェース８０１と、領域情報の追加や削除を行うインターフェース８０２、領域を定義するための各種ツールボタン８０３から構成される。ユーザは定義する領域の形状に合わせてツールボタンから適切な形状設定ツールを選択し、マウスなどを用いて良品画像上で座標を指定することで領域を定義する。なお、領域の定義の仕方は回路パターンの方向に着目したもの以外でも良く、例えばメモリセル部とロジック部を分けて指定したり、テスト用のパターン領域やダミーパターン領域を指定したりしても良い。
　次に、「欠陥検出」と「回路パターン認識」の画像処理パラメータを設定し調整を行う（Ｓ１０６）。図９よび図１０は画像処理パラメータの調整を行うためのＧＵＩであり、検査条件設定ＧＵＩ（図５）において、パラメータ設定ボタン５０６を押すことで表示される。画像処理パラメータ調整ＧＵＩでは「欠陥検出」と「回路パターン認識」に関するパラメータ調整画面をタブ表示などで切り替えて表示することが可能であり、図９は「欠陥検出」に関するパラメータ調整画面のタブが選択されている状態である。欠陥検出パラメータ調整画面では良品画像と被検査画像、欠陥検出結果の画像を表示するインターフェース（９０１～９０３）と、欠陥検出アルゴリズムの変更や、パラメータの値を調整するためのインターフェース９０４を備える。
　図９では欠陥検出結果として、欠陥として抽出された領域を白く表示している。なお、被検査画像上において欠陥として検出した領域の表示色を変更するなどにより強調表示するようにしても良い。また、欠陥検出アルゴリズムもしくはパラメータの値が調整された場合、欠陥検出処理を実行し、その結果をＧＵＩ上の表示に反映させても良い。これによりパラメータの調整結果をリアルタイムで確認することが可能となり、パラメータ調整が容易となる。
　図１０は画像処理パラメータ調整画面のうち「回路パターン認識」に関するパラメータ調整画面のタブが選択されている状態である。「欠陥検出」のパラメータ調整画面と同様に、良品画像と被検査画像、回路パターン認識結果の画像を表示するインターフェース（１００１～１００３）と、回路パターン認識アルゴリズムの変更や、パラメータの値を調するためのインターフェース１００４を備える。
　図１０では回路パターンの認識結果として認識した回路パターン領域を白く、下地領域を黒く表示している。また、回路パターン認識アルゴリズムもしくはパラメータの値が調整された場合、回路パターン認識処理を実行し、その結果をＧＵＩの表示に反映させても良い。以上のようにして設定された「欠陥検出」および「回路パターン認識」処理に関するパラメータ値や、選択されたアルゴリズムの情報は、画像処理パラメータ記憶部２２６に記憶する。
　次に、図１Ａで説明した処理の欠陥検出（Ｓ１２）及び配線認識（Ｓ１３）に対応する処理の詳細を説明する。
　図５に示した検査条件設定ＧＵＩ５００上の処理実行ボタン５０７が押されると、被検査画像に対して画像処理部２１８において、欠陥検出処理（Ｓ１０７）、回路パターン認識処理（Ｓ１０８）、欠陥特徴量算出処理（Ｓ１０９）、回路パターン特徴量算出処理（Ｓ１１０）が実行される。このとき、欠陥検出処理（Ｓ１０７）と回路パターン認識処理（Ｓ１０８）は独立であるため、並列的に実行しても良い。並列的に実行することにより処理時間の短縮が可能となる。
　欠陥検出処理（Ｓ１０７）はＳＥＭ２０１で取得した試料ウェハ２０９の被検査画像から欠陥部位を検出する処理である。欠陥を検出する方法として、良品画像と被検査画像を比較することにより欠陥部位を検出する方法を用いれば良い。比較方法の一例として、良品画像と被検査画像を位置合せした後に差を算出し、差の値が一定値以上となる領域を欠陥として検出する方法が特許文献３に記載されている。また、良品画像を用いずに、被検査画像一枚から欠陥を検出しても良い。この方法の一例として、被検査画像に含まれる回路パターンの繰り返し周期性を用いて良品画像を推定し、欠陥を検出する方法が特許文献４に記載されている。
　回路パターン認識処理（Ｓ１０８）は良品画像および被検査画像から回路パターンを検出する処理である。ここでの回路パターンとは、半導体ウェハ上に構成される構造物のことを指し、例えば配線やホール、半導体素子などである。回路パターンを認識する方法として、画像中において濃淡値が急激に変化する箇所を回路パターンの輪郭として抽出しておき、濃淡値や濃淡値の変化方向をもとに回路パターンの内部領域を特定し認識する方法や、画像中における濃淡値の値をもとに回路パターンの領域を認識する方法を用いればよい。また、被検査対象となる半導体製品の回路パターンのレイアウト情報を記載した設計情報を用いて画像中における回路パターンを認識しても良い。
　次に、検出した欠陥や認識した回路パターンにそれぞれに関し、明るさや形状、位置などに関する特徴量を算出する（Ｓ１０９、Ｓ１１０）。
　図１１に欠陥特徴量算出（Ｓ１０９）の方法を示す。欠陥特徴量算出処理は良品画像１１０１、被検査画像１１０２、欠陥検出結果、Ｓ１０４で設定した検査領域情報１１０４を入力とし、検出した欠陥それぞれについて特徴量を算出する（１１０５）。図１１の例では４つの欠陥が検出されており、各欠陥について特徴量が算出される（１１０６）。
　図１２に回路パターン特徴量算出（Ｓ１１０）方法を示す。欠陥特徴量算出処理と同様に、良品画像１２０１、被検査画像１２０２、回路パターン認識結果１２０３、検査領域情報１２０４を入力とし、認識された回路パターンそれぞれについて特徴量を算出する（１２０５）。例えば、回路パターンがｎ個抽出された場合、ｎ個の回路パターンについて特徴量を算出する（１２０６）。なお、欠陥特徴量算出処理と回路パターン特徴量算出処理において算出する特徴量の種類は、同一のものでなくても良い。
　次に図１３に示すウェハマップＧＵＩ１３００において、フィルタリング条件の設定および特徴量集計条件の設定を行い（Ｓ１１１～Ｓ１１６）、ウェハマップの作成を行う。本ＧＵＩ１３００は、フィルタリング条件の設定を行うインターフェース１３０１と、フィルタリング結果を確認するインターフェース１３０２と、特徴量集計条件の設定を行うインターフェース１３０３と、作成されたウェハマップを表示するインターフェース１３０４と、集計された特徴量のヒストグラムを表示するインターフェース１３０５を備える。また、設定したフィルタリング条件と特徴量集計条件を合わせてマッピング条件とし、保存ボタン１３０６を押すことでマッピング条件に名前をつけて記憶部に保存し、読込みボタン１３０７を押すことで保存したマッピング条件を名前を指定して読み込むことが可能である。
　次に、図１Ａで説明した処理のフィルタリング（Ｓ１４）に対応する処理の詳細を説明する。
　まず、フィルタリング条件の設定を行う（Ｓ１１１）。フィルタリングは画像内に含まれる複数種類の欠陥や回路パターンから、特定の欠陥や回路パターンのみを抽出するために行う。例えば、画像中にショート欠陥とオープン欠陥が混在しており、各欠陥の発生理由が異なる場合、別々に個数を集計することが重要となる。そこで、フィルタリングにより例えばオープン欠陥のみを抽出し、ウェハ面内での欠陥の発生傾向を確認することを可能とする。フィルタリング条件設定インターフェース１３０１においてフィルタリング条件の指定としてまず対象を「欠陥」とするか「回路パターン」とするかを選択する。
　次に、算出した特徴量に対する条件を指定する。この方法として、例えば、特徴量に対する条件式を１つ以上設定し、それら条件の組み合わせ方法を設定すれば良い。例えば、ショート欠陥のみを抽出したい場合、「隣接する回路パターンの数≧２」かつ「欠陥部の明るさ＝回路パターンの明るさ」といった条件を設定すれば良い。
　このように複数の条件式を組み合わせてフィルタリング条件を設定するため、フィルタリング条件の設定を行うインターフェース１３０１には、Ｓ１０４で設定した検査領域を指定するインターフェース１３０１１と、特徴量に対する条件式を定義するインターフェース１３０１２と、定義した条件式の組み合わせ方を論理式で定義するインターフェース１３０１３を備える。
　なお、各特徴量に対する条件を組み合わせる方法以外にも、各特徴量の線形和により表される特徴量に対してしきい値を設定する方法によりフィルタリングを行っても良いし、各特徴量を基底とする特徴量空間において非線形な識別面を設定しフィルタリングを行っても良い。また、フィルタリング条件が設定もしくは変更された場合、検査ユニット制御部２１７は、フィルタリング処理部２１９を用いて、抽出された各欠陥もしくは各回路パターンが条件に一致するか一致しないかを判定する（Ｓ１１２）。
　検査ユニット制御部２１７は、その結果をＧＵＩ１３００上のフィルタリング結果確認インターフェース１３０２に反映させる。フィルタリング結果の表示方法としては、フィルタリングにより抽出された欠陥もしくは回路パターンに枠をつけて強調表示したり、抽出された欠陥もしくは回路パターンと抽出されなかった欠陥もしくは回路パターンの表示色を変えて表示すれば良い。これにより、結果を見ながらフィルタリング条件の設定が可能となり、条件設定が容易となる。
　次に、図１Ａで説明した処理の特徴量 算出 集計（Ｓ１５）に対応する処理の詳細を説明する。
　まず、特徴量の集計条件について設定を行う（Ｓ１１３）。特徴量の集計とは、フィルタリングにより抽出された欠陥もしくは回路パターンの特徴量から、ウェハマップ１３０４に表示される特徴量を算出する処理である。先に説明した欠陥特徴量算出ステップＳ１０９や回路パターン特徴量算出ステップＳ１１０では、抽出された欠陥や回路パターンの１つずつに対して特徴量を算出しているが、ウェハマップ１３０４に表示する際に１チップ分の特徴量を算出する必要が生じる場合があり、１チップ内における複数の欠陥もしくは回路パターンからマッピングする特徴量を算出することが必要となる。
　特徴量の集計条件は、特徴量集計条件の設定を行うインターフェース１３０３で設定する。まず、集計特徴量１３０３１として、算出した特徴量の中からマッピングする特徴量を設定する。次に、集計方法１３０３２として「平均／合計／標準偏差／最大値／最小値」などの中から１つを選択する。例えば、面内における回路パターンの平均的な線幅を算出したい場合には、集計特徴量１３０３１として「線幅」を選択し、集計方法１３０３２として「平均」を選択すれば良い。また、集計方法１３０３２として「標準偏差」を選択すれば面内の回路パターンにおける線幅のばらつきをウェハマップ１３０４に表示することが可能となる。特徴量集計条件１３０３１が設定もしくは変更された場合、検査ユニット制御部２１７は特徴量集計処理部２２０を用いて、設定された特徴量集計条件をもとに、算出した特徴量から図１８に示すようにチップ毎に特徴量を算出する（Ｓ１１４）。算出された特徴量は特徴量記憶部２２８に保存され（Ｓ１１５）、ウェハマップ１３０４の表示に利用される（Ｓ１１６）。
　特徴量集計処理（Ｓ１１４）が終了すると、図１３におけるウェハマップ１３０４と特徴量ヒストグラム１３０５の表示を更新する。ウェハマップ１３０４は特徴量の大きさを表現するものであり、例えば、図１４のように表示色１４０１を変更することで大きさを表しても良いし、図１５のように図形の大きさ１５０１を変更することで大きさを表しても良いし、図１６のように３次元グラフ１６０１を用いて大きさを表しても良い。
　特徴量集計処理（Ｓ１１４）が終了してウェハマップ１３０４と特徴量ヒストグラム１３０５の表示の更新が完了すると、被検査対象であるウェハをアンロードして（Ｓ１１７）一連の操作を終了する。
　また、本発明にかかる検査装置は、入出力端末２２４に複数のマッピング条件で作成したウェハマップを並べて表示する条件別表示ＧＵＩ１７００を備える（図１７）。条件別表示ＧＵＩ１７００の条件追加ボタン１７０１を押して保存したマッピング条件の名前が選択されると、対応するマッピング条件を読込み、ウェハマップを作成し、ウェハマップの一覧を表示するインターフェース１７０２に表示する。また、本ＧＵＩ１７００では、フィルタリング条件に一致した欠陥もしくは回路パターンの数を異なるマッピング条件間で比較して表示するインターフェース１７０３を備える。これにより、例えば、ショート欠陥数と異物欠陥数の比較を行うことが可能となる。
　以上、本実施例では撮像した画像から欠陥もしくは回路パターンを抽出し、それらの特徴量を算出し、ユーザが指定した欠陥もしくは回路パターンのみをフィルタリング処理により抽出し、ユーザが指定した特徴量についてウェハマップに表示する方法について説明した。
　実施例１では、検査結果として特徴量をウェハマップに表示する検査方法について説明したが、実施例２では、図１９のように特徴量をチップ内の撮像箇所ごとにマッピングすることで、欠陥発生数や回路パターンの形状変化傾向などに関して、チップ内での変動傾向を可視化する検査方法について説明する。
　本実施例にかかる検査フローは実施例１で説明した図１Ａ及び図１Ｂのフローと同様であり、装置構成も図２と同様であるが、Ｓ１１４における特徴量の集計方法とＳ１１６における表示方法が異なる。以下では実施例１との異なる部分についてのみ説明する。
　Ｓ１１４において特徴量を集計する際に、実施例１では図１８に示すようにチップごとに特徴量を集計した。実施例２では、図２０に示すようにチップ内の撮像箇所ごとに集計を行う。特徴量集計方法の指定方法などは実施例１と同様である。
　また、図１９では表示色を変えることで特徴量の大きさを表現しているが、実施例１の場合と同様に、例えば、図１５のように図形の大きさを変更することで大きさを表しても良いし、図１６のように３次元グラフを用いて大きさを表しても良い。
　実施例１と実施例２では、ウェハ面内やチップ面内における欠陥の発生傾向や回路パターンの形状変化傾向などを、算出した特徴量をユーザが指定したマッピング条件に基づいて表示することで可視化する検査方法について述べた。ここで、算出する特徴量が数十から数百になる場合、致命となる欠陥や回路パターンの傾向を把握可能なマップを作成するための条件設定が困難になる。そこで、本実施例では自動でマッピング条件の候補を算出する方法について述べる。
　先ず、図２１Ａを用いて、実施例３における検査方法の概要を説明する。
最初に、ＳＥＭ２０１で試料ウェハ２０９のＳＥＭ画像を取得する（Ｓ２１）。次に、この取得したＳＥＭ画像を検査ユニット２０２で処理して、欠陥を検出し（Ｓ２２）、ＳＥＭ画像中の配線パターンを検出する（Ｓ２３）。この欠陥検出処理と配線パターン検出処理とは順次処理しても良く、また、並列に処理しても良い。図では、並列に処理する場合について示している。ここまでのフローは、図１Ａで説明した実施例１の場合と同じである。次に、検出した欠陥画像及び配線パターン画像をマッピングする条件を設定し（Ｓ２４）、所望の欠陥又は配線パターンの画像から特徴量を算出して保存し（Ｓ２５）、算出した特徴量を設定したマッピング条件に基づいてマッピング表示して（Ｓ２６）処理を終了する。
　次に、図２１Ａで説明した処理のフローの詳細を、図２１Ｂを用いて説明する。
図２１Ｂに示した処理フローのＳ２１０１～Ｓ２１１０は、前記したように実施例１および実施例２における検査方法の図１Ｂに示した処理フローにおけるＳ１０１～Ｓ１１０と同一である。
　次に、検出した欠陥画像及び配線パターン画像をマッピングする条件を設定する処理（Ｓ２４）について説明する。実施例３にかかる検査方法では、Ｓ２１０９で欠陥の特徴量を算出し、Ｓ２１１０で回路パターンの特徴量を算出処理後、マッピング条件候補を自動算出する（Ｓ２１１１）。次に、ユーザは自動算出されたマッピング条件候補の中から所望するウェハ面内変動傾向を表したマップが存在するか否かを判断し（Ｓ２１１２）、マップが存在すればその条件を選択し（Ｓ２１１３）、存在しなければマッピング条件を指定しなおす（Ｓ２１１４）。なお、Ｓ２１１４におけるマッピング条件の指定は、実施例１および実施例２におけるマッピング条件の指定（Ｓ１１１～Ｓ１１４）と同様な処理を行う。
　次に、算出した特徴量を保存し（Ｓ２１１５）、マップを表示し（Ｓ２１１６）、最後に検査対象であるウェハをアンロードする（Ｓ２１１７）。Ｓ２１１５～Ｓ２１１７のステップは実施例１および実施例２におけるＳ１１５～Ｓ１１７と同一である。
　実施例３にかかる装置構成を図２２に示す。図２２に示した装置構成は、実施例１および実施例２にかかる装置構成に加え、マッピング条件候補算出部２２０１を備えることを特徴とする。図２２に示した装置構成において、図２に示した構成と同じ部分には同じ番号を付してある。
　マッピング条件候補算出部２２０１で処理するＳ２１１１におけるマッピング条件候補の自動算出方法のフローについて図２３を用いて説明する。まず、抽出したい欠陥もしくは回路パターンを図２５に示すＧＵＩ２５００上で指定する（Ｓ２３０１）。図２５では被検査画像上においてマウスなどの入力手段を用いて、抽出する欠陥種を１つ以上定義可能なインターフェース２５０３を提供する。
　図２５において２５０１は被検査画像と欠陥検出結果、選択された欠陥を強調して表示するインターフェースであり、被検査画像上において抽出した欠陥領域および選択された欠陥の表示色を変更するか、枠などをつけて表示する。ユーザはパターン選択ツール２５０２を選択した上で、画像２５０１上で抽出したい欠陥をクリックする。なお、抽出する欠陥種は複数定義可能であり、インターフェース２５０３において追加と削除が可能である。図２５では欠陥に関する選択方法について示したが回路パターンについても同様の方法により指定可能である。
　次に、指定された欠陥もしくは回路パターンのみを抽出するフィルタリング条件の候補を算出する（Ｓ２３０２）。この方法としては例えば、各特徴量に対して抽出対象パターンと非抽出対象パターンを分離するしきい値を独立に算出する方法や、特徴量空間において抽出対象パターンと非抽出対象パターンを分離する識別面を一般的な教師あり学習方法を用いて算出する方法が考えられる。
　次に、各フィルタリング条件に関して、特徴量集計条件の候補を算出する（Ｓ２３０３）。この方法としては例えば、図２４に示すように、チップ内における撮像箇所毎に全通りの特徴量集計条件についてウェハマップを作成し、撮像箇所に依存せずに同様の変化傾向が見られる特徴量集計条件を求めれば良い。
　図２４の例では、特徴量集計条件１は撮像箇所に依存せずに同様の変化傾向が見られるが、特徴量集計条件２に関しては撮像箇所の違いによりウェハマップの傾向が変化している。ウェハ面内の変化傾向を表している特徴量集計条件であれば、撮像箇所の違いによりウェハマップの傾向が変化しないはずであり、撮像箇所の違いによりウェハマップの傾向が変化する特徴量集計条件は、候補から除外する。なお、ウェハマップの類似性は相関係数を算出することで定量化可能である。
　Ｓ２１１２において作成したマッピング条件候補を確認するＧＵＩ２６００を図２６に示す。ユーザはまず、図２５のＧＵＩ２５００上のインターフェース２５０３で指定した１つ以上の欠陥もしくは回路パターンをインターフェース２６０１から選択する。次に、インターフェース２６０２を用いて自動設定されたフィルタリング条件候補から１つを選択し、インターフェース２６０３、２６０４を用いてフィルタリング条件とフィルタリング結果を確認する。インターフェース２６０５は自動設定された特徴量集計条件候補を用いて作成したウェハマップを表示するインターフェースであり、ユーザはインターフェース２６０５から所望するウェハマップが得られる特徴量集計条件を選択する。
　本発明は、半導体ウェハの製造ラインにおいて、画像取得手段を用いて半導体ウェハ上に形成された回路パターンを検査する工程において利用される。
２０１…ＳＥＭ　　２０２…検査ユニット　　２０５…ＳＥＭ制御部　２０６…記憶部　　２０７…入出力インターフェース　　２０８…入出力端末　　２１７…検査ユニット制御部　　２１８…画像処理部　　２１９…フィルタリング処理部　　２２０…特徴量集計部　　２２１…検査結果表示部　　２２２…検査情報記憶部　　２２３…入出力インターフェース　　２２４…入出力端末

Claims (14)

  1. 　被検査対象を検査する方法であって、
    　被検査対象の指定箇所について画像撮像手段を用いて撮像するステップと、
    　撮像した画像から欠陥を検出するステップと、
    　撮像した画像から回路パターンを認識するステップと、
    　検出した欠陥から画像濃淡および形状に関する特徴量を算出するステップと、
    　認識した回路パターンから画像濃淡および形状に関する特徴量を算出するステップと、
    　前記検出した欠陥と前記認識した回路パターンの中から特定の欠陥又は回路パターンをフィルタリングして抽出するステップと、
    　該フィルタリングして抽出された特定の欠陥又は回路パターンの特徴量の中からマッピングする特徴量を決定するステップと、
    　該決定した特徴量の分布状況を画面上にマップ形式で表示するステップと
    を含むことを特徴とする検査方法。
  2. 　前記フィルタリングして抽出するステップにおいて、フィルタリングする条件は、画面上で設定された条件であることを特徴とする請求項１記載の検査方法。
  3. 　前記マッピングする特徴量を決定するステップにおいて、前記特徴量は、画面上で設定されたものであることを特徴とする請求項１記載の検査方法。
  4. 　前記画面上にマップ形式で表示するステップにおいて、被検査対象上に複数形成されたチップごと、又はチップ内の小領域ごとに前記マッピングする特徴量を決定するステップにおいて決定された特徴量を集計した結果をマップ形式で表示することを特徴とする請求項１記載の検査方法。
  5. 　前記画面上に表示するマップ形式が、ウェハマップであることを特徴とする請求項１記載の検査方法。
  6. 　前記画面上に表示するマップ形式が、チップ内のマップであることを特徴とする請求項１記載の検査方法。
  7. 　前記フィルタリングして抽出するステップにおいて、フィルタリングする条件は、画面上で指定された欠陥もしくは回路パターンを抽出するように設定された条件であることを特徴とする請求項１記載の検査方法。
  8. 　被検査対象を検査する装置であって、
    　被検査対象の指定箇所の画像を撮像する画像撮像手段と、
    　撮像した画像から欠陥を検出する手段と、
    　撮像した画像から回路パターンを認識する手段と、
    　検出した欠陥から画像濃淡および形状に関する特徴量を算出する手段と、
    　認識した回路パターンから画像濃淡および形状に関する特徴量を算出する手段と、
    　前記欠陥を検出する手段で検出した欠陥と前記回路パターンを認識する手段で認識した回路パターンの中から特定の欠陥又は回路パターンをフィルタリングして抽出する抽出手段と、
    　該抽出手段でフィルタリングして抽出された特定の欠陥又は回路パターンの特徴量の中からマッピングする特徴量を決定する特徴量決定手段と、
    　該特徴量決定手段で決定した特徴量の分布状況を画面上にマップ形式で表示する表示手段と
    を含むことを特徴とする検査装置。
  9. 　前記抽出手段においてフィルタリングする条件は、画面上で設定された条件であることを特徴とする請求項８記載の検査装置。
  10. 　前記特徴量決定手段で決定するマッピングする特徴量は、画面上で設定されたものであることを特徴とする請求項８記載の検査装置。
  11. 　前記表示手段は、被検査対象上に複数形成されたチップごと、又はチップ内の小領域ごとに前記マッピングする特徴量を決定するステップにおいて決定された特徴量を集計した結果をマップ形式で表示することを特徴とする請求項８記載の検査装置。
  12. 　前記表示手段が画面上に表示するマップ形式は、ウェハマップであることを特徴とする請求項８記載の検査装置。
  13. 　前記表示手段が画面上に表示するマップ形式は、チップ内のマップであることを特徴とする請求項８記載の検査装置。
  14. 前記抽出手段でフィルタリングする条件は、画面上で指定された欠陥もしくは回路パターンを抽出するように設定された条件であることを特徴とする請求項８記載の検査装置。
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