JPH09266235A - 不良解析方法とそのシステム - Google Patents

Abstract

(57)【要約】 【課題】 半導体装置の設計レイアウト情報を利用する
ことにより、短時間で早期に不良解析をすることができ
る不良解析方法とそのシステムを提供する。 【解決手段】 設計装置１２により、半導体装置の設計
レイアウト図面を設計レイヤー２２の上に描画する。各
欠陥検査装置１１により、各製造工程１，２，３の間で
各半導体ウェーハの欠陥検査を行う。欠陥情報に基づ
き、欠陥レイヤー２１の上に欠陥図面を描画する。欠陥
レイヤー２１の欠陥図面を設計レイヤー２２の設計レイ
アウト図面に重ね合わせて投影し、設計装置１２の画面
に表示する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の欠陥
情報を利用して、その不良解析を行う不良解析方法とそ
のシステムに関する。

【０００２】

【従来の技術】半導体装置の製造プロセスにおいて発生
した半導体ウェーハ表面の異物やパターン異常などの欠
陥は、半導体装置の不良原因となる。そのため、半導体
装置の製造では、各製造工程間において異物やパターン
異常などの欠陥の検査をし、その欠陥情報を不良原因の
解析に用いている。

【０００３】例えば、従来は、欠陥検査でパターン異常
の欠陥が検出されると、そのパターン異常が検出された
部分をＳＥＭ（Scanning Electron Microscopy）により
分析し、パターン異常となった部分の設計上の特徴を検
出することにより、設計上の不良原因を推定していた。

【０００４】また、欠陥検査により欠陥が検出されても
その全てが半導体装置において不良となるわけではない
ので、従来は、半導体ウェーハにおける全ての製造工程
が終了したのちプローブ検査を行い半導体装置の良不良
を検査することにより、欠陥と不良との関係を解析して
いた。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
方法では、製造工程の間において実際に半導体装置をＳ
ＥＭにより観察していたので、不良解析に時間を要して
しまい、製造リードタイムが長くなってしまうという問
題があった。

【０００６】また、従来の方法では、プローブ検査によ
り半導体装置の良不良の検査していたので、半導体ウェ
ーハにおける全ての製造工程が終了し半製品とならなけ
れば半導体装置の良不良がわからず、各製造工程間で欠
陥情報が得られても直ぐ不良解析を行うことができなか
った。そのため、不良解析に時間がかかってしまうとい
う問題があった。

【０００７】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、半導体装置の設計レイアウト情報を
利用することにより、短時間で早期に不良解析をするこ
とができる不良解析方法とその装置を提供することにあ
る。

【０００８】

【課題を解決するための手段】本発明に係る不良解析方
法は、半導体装置の不良解析を行うための方法であっ
て、半導体装置の製造工程間において欠陥検査を行うと
共に、欠陥検査により得た欠陥情報を半導体装置の設計
レイアウト情報と照合し、欠陥を生じた設計レイアウト
上の特徴を検出するものである。

【０００９】本発明に係る他の不良解析方法は、半導体
装置の不良解析を行うための方法であって、半導体装置
の製造工程間において欠陥検査を行うと共に、欠陥検査
により得た欠陥情報と半導体装置の設計レイアウト情報
と半導体装置の電気回路情報とを互いに照合し、電気回
路上の欠陥箇所を検出するものである。

【００１０】本発明に係る不良解析システムは、半導体
装置の不良解析を行うための不良解析システムであっ
て、半導体装置の欠陥検査を行う欠陥検査装置と、半導
体装置の設計レイアウト図面を作成する設計装置と、欠
陥検査装置および設計装置にそれぞれ接続されており、
欠陥検査により得られた欠陥情報と設計レイアウト図面
に関する設計レイアウト情報とを照合する相関装置とを
備えたものである。

【００１１】本発明に係る他の不良解析システムは、半
導体装置の不良解析を行う不良解析システムであって、
半導体装置の欠陥検査を行う欠陥検査装置と、半導体装
置の設計レイアウト図面を作成する設計装置と、半導体
装置の電気回路モデルをコンピュータ上で作成しその電
気的特性を検出する回路シミュレーション装置と、欠陥
検査装置と設計装置と回路シミュレーション装置とにそ
れぞれ接続されており、欠陥検査により得られた欠陥情
報と設計レイアウト図面に関する設計レイアウト情報と
電気回路モデルに関する電気回路情報とを照合する相関
装置とを備えたものである。

【００１２】本発明に係る不良解析方法では、半導体装
置の製造工程間において欠陥検査を行い、それにより得
た欠陥情報を設計レイアウト情報と照合する。

【００１３】本発明に係る他の不良解析方法では、半導
体装置の製造工程間において、欠陥検査を行い、欠陥情
報と設計レイアウト情報と電気回路情報とを互いに照合
する。

【００１４】本発明に係る不良解析システムでは、欠陥
検査装置により半導体装置の欠陥検査を行なう。また、
設計装置により、半導体装置の設計レイアウト図面を作
成する。その後、相関装置により、欠陥情報と設計レイ
アウト情報とを照合する。

【００１５】本発明に係る他の不良解析システムでは、
欠陥検査装置により半導体装置の欠陥検査を行ない、設
計装置により、半導体装置の設計レイアウト図面を作成
する。また、回路シミュレーション装置により、半導体
装置の電気回路モデルをコンピュータ上で作成しその電
気的特性を検出する。その後、相関装置により、欠陥情
報と設計レイアウト情報と電気回路情報とを照合する。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００１７】図１は本発明の第１の実施の形態に係る不
良解析システム１０の概略構成を表すものである。

【００１８】本実施の形態の不良解析システム１０は、
半導体装置の製造ラインに対して適用されている。この
半導体装置の製造ラインは、複数の製造工程１，２，３
を有しており、半導体ウェーハが各製造工程１，２，３
を順番に進んでいくようになっている。なお、図１にお
いて、矢印４は半導体ウェーハの搬送状態を表してい
る。

【００１９】不良解析システム１０は、これらの各製造
工程１，２，３の間にそれぞれ配設された複数の欠陥検
査装置１１を有している。各欠陥検査装置１１は、各製
造工程１，２，３でそれぞれ加工された半導体ウェーハ
の表面の画像を基準の画像と比較することにより、ダス
トなどの異物の付着やパターン異常に関する欠陥を検出
するようになっている。欠陥の検出に際し測定する内容
は、欠陥を有するチップの座標，チップ内における欠陥
の座標，欠陥の大きさ，欠陥の種類（異物またはパター
ン異常）などである。

【００２０】不良解析システム１０は、また、適宜のコ
ンピュータによって構成された設計装置１２を有してい
る。この設計装置１２は、半導体装置の製造に必要な設
計レイアウト図面を各層別に各設計レイヤーの上に作成
し画面に表示するようになっている。

【００２１】これらの各欠陥検査装置１１および設計装
置１２は、相関装置１３に対してそれぞれ接続されてお
り、回線１４を介して各欠陥検査により得られた欠陥情
報が、また回線１５を介して設計レイアウト図面に関す
る設計レイアウト情報が相関装置１３に送信されるよう
になっている。

【００２２】相関装置１３は、欠陥検査装置１１および
設計装置１２にそれぞれ接続された欠陥位置補正部１３
ａを有しており、欠陥情報のうち欠陥位置を設計レイア
ウト情報に対応させて補正し位置合わせをするようにな
っている。

【００２３】相関装置１３は、また、欠陥位置補正部１
３ａに接続された欠陥図面描画部１３ｂを有しており、
欠陥位置補正部１３ａにより補正された欠陥の補正位置
とその他の欠陥情報とに基づき欠陥レイヤー上に欠陥図
面を描画するようになっている。この欠陥図面情報は、
相関装置１３の出力部１３ｃにより、回線１６を介して
設計装置１２に出力されるようになっている。

【００２４】なお、本実施の形態においては、設計装置
１２の一部が相関装置１３の表示部１３ｄとしての役割
も兼ね備えており、出力部１３ｃから出力された欠陥図
面情報に基づき、欠陥図面を設計レイアウト図面に重ね
合わせ画面に表示するようになっている。

【００２５】このような構成を有する不良解析システム
１０では、次のようにして半導体装置の不良解析が行わ
れる。

【００２６】まず、半導体装置の製造に先立ち、設計者
が、設計装置１２により、半導体装置の設計レイアウト
図面を各層別に各設計レイヤー上に作成する。この設計
レイアウト情報は、回線１５を介して相関装置１３に送
信される。

【００２７】次いで、製造プロセスにおいては、作業者
が、各欠陥検査装置１１により、各製造工程１，２，３
の間で各半導体ウェーハの欠陥検査をそれぞれ行う。な
お、ここでは、パターン異常に関する欠陥のみを検出す
る。これにより、各半導体ウェーハについてパターン異
常の有無がそれぞれ検出され、パターン異常が有る場合
にはそのチップの座標，チップ内における欠陥の座標，
欠陥の大きさがそれぞれ計測される。これらの欠陥情報
は、回線１４を介して相関装置１３に送信される。

【００２８】欠陥情報が相関装置１３に送信されると、
相関装置１３では、設計レイアウト情報および各欠陥情
報とに基づき、欠陥位置補正部１３ａにより欠陥の位置
を設計レイアウト情報に対応させて補正する。そのの
ち、欠陥図面描画部１３ｂにより、図２に示したよう
に、欠陥位置補正部１３ａにより補正された欠陥の補正
位置とその他の欠陥情報に基づき欠陥レイヤー２１の上
に欠陥図面を描画する。この欠陥図面情報は、出力部１
３ｃにより回線１６を介して設計装置１２に出力され
る。

【００２９】欠陥図面情報が設計装置１２に出力される
と、設計装置１２では、図２に示したように、各設計レ
イヤー２２にそれぞれ描画された設計レイアウト図面に
対して欠陥レイヤー２１に描画された欠陥図面を重ね合
わせて投影し、画面に表示する。不良解析者は、設計装
置１２の画面を観察し、欠陥の設計レイアウト上の位置
から、その箇所の設計レイアウト上の特徴を検出する。

【００３０】例えば、図３に示したように、密接した多
結晶シリコン配線２３，２４の上層に形成されたアルミ
ニウム（Ａｌ）配線２５に断線のパターン異常が検出さ
れたときには、設計装置１２の画面から、アルミニウム
配線２５の断線パターン異常が発生した箇所では多結晶
シリコン配線２３，２４が下層に密接しているという設
計レイアウト上の特徴を検出することができる。なお、
図３においては、アルミニウム配線２５を斜線のハッチ
ングにより示している。

【００３１】このように本実施の形態に係る不良解析方
法によれば、欠陥情報と設計レイアウト情報とを照合す
るようにしたので、ＳＥＭ分析に比べ極めて簡単かつ短
時間にパターン異常を生じた箇所の設計レイアウト上の
特徴を検出することができ、短時間で簡単に不良解析を
することができる。従って、製造リードタイムに影響を
与えることなく半導体装置の不良解析を行うことができ
る。

【００３２】また、本実施の形態に係る不良解析方法に
よれば、パターン異常を生じた設計レイアウト上の特徴
について統計をとることにより、不良となりやすい設計
レイアウト上の特徴についても推測することができる。

【００３３】図４は本発明の第２の実施の形態に係る不
良解析システム３０の概略構成を表すものである。

【００３４】本実施の形態の不良解析システム３０は、
第１の実施の形態の不良解析システム１０と同様に半導
体装置の製造ラインに対して適用されており、第１の実
施の形態と同一の構成を有する複数の欠陥検査装置１１
と同じく同一の構成を有する設計装置１２とを有してい
る。従って、第１の実施の形態と同一の構成要素につい
ては、同一の符合を付し、その詳細な説明を省略する。
但し、本実施の形態の設計装置１２は、第１の実施の形
態とは異なり、相関装置１３の表示部１３４としての役
割は兼ね備えていない。

【００３５】また、この不良解析システム３０は、各欠
陥検査装置１１および設計装置１２に加えて、回路シミ
ュレーション装置３７を有している。この回路シミュレ
ーション装置３７は、適宜のコンピュータにより構成さ
れており、半導体装置の電気回路モデルをコンピュータ
上で作成し、その電気的特性をシミュレーションにより
検出するようになっている。

【００３６】更に、この不良解析システム３０は、第１
の実施の形態の相関装置１３とは異なった構成の相関装
置３３を有している。この相関装置３３は、第１の実施
の形態と同一の構成を有する欠陥位置補正部１３ａを有
しており、欠陥情報が回線１４を介して入力され、また
設計レイアウト情報が回線１５を介して入力されるよう
になっている。

【００３７】相関装置３３は、また、この欠陥位置補正
部１３ａに接続されると共に回路シミュレーション装置
３７に接続された検出部３３ｂを有しており、欠陥位置
補正部１３１により補正された欠陥の補正位置および設
計レイアウト情報に加え、回線３８を介して回路シミュ
レーション装置３７から入力された電気回路モデルに関
する電気回路情報に基づき、電気回路上の欠陥箇所を検
出するようになっている。

【００３８】相関装置３３は、更に、この検出部３３ｂ
に接続された欠陥モデル選択部３３ｃを有しており、検
出部３３ｂにより検出された欠陥箇所の電気的特性から
欠陥内容を表す電気回路上の欠陥モデルを選択すると共
に、それを回線３９を介して回路シミュレーション装置
３７に出力し電気回路モデルの対応箇所に付加するよう
になっている。

【００３９】このような構成を有する不良解析システム
３０では、次のようにして半導体装置の不良解析が行わ
れる。

【００４０】まず、半導体装置の製造に先立ち、設計者
が、設計装置１２により半導体装置の設計レイアウト図
面を各層別に各設計レイヤー上に作成すると共に、図５
に示したように、回路シミュレーション装置３７におい
て半導体装置の電気回路モデル４０を作成する。この設
計レイアウト情報は回線１５を介して、電気回路情報は
回線３８を介して相関装置３３にそれぞれ送信される。

【００４１】次いで、製造プロセスにおいては、作業者
が、各欠陥検査装置１１により、各製造工程１，２，３
の間で各半導体ウェーハの欠陥検査をそれぞれ行う。な
お、ここでは、パターン異常に関する欠陥のみを検出す
る。これらの欠陥情報は、回線１４を介して相関装置３
３に送信される。

【００４２】欠陥情報が相関装置３３に送信されると、
相関装置３３では、欠陥位置補正部１３ａにより欠陥の
位置を設計レイアウト情報に対応させて補正する。その
のち、検出部３３ｂにより、欠陥位置補正部１３ａによ
り補正された欠陥の補正位置と設計レイアウト情報と電
気回路情報とを照合し、電気回路上の欠陥箇所４１を検
出する。なお、この欠陥箇所４１は、図５において電気
回路モデル４０上で破線の楕円により示した。

【００４３】この欠陥箇所４１が検出されると、欠陥モ
デル選択部３３ｃにより、図５に示したように、欠陥箇
所４１の電気的特性から考えられる欠陥モデル４２を欠
陥モデル群４３の中から選択する。そののち、この欠陥
モデル４２を回路シミュレーション装置３７に対して出
力し、図５において破線で示したように、電気回路モデ
ル４０の欠陥箇所４１に付加する。

【００４４】回路シミュレーション装置３７では、欠陥
モデル４２か付加された電気回路モデル４０によりシミ
ュレーションを行い、その電気的特性を検出する。例え
ば、図６に示したように、欠陥モデル４２を付加したこ
とにより、出力波形が一点破線で示したようになり、破
線の正常時のものからずれたとすると、この半導体装置
は不良となると推定することができる。

【００４５】このように本実施の形態に係る不良解析方
法によれば、欠陥情報と設計レイアウト情報と電気回路
情報とを照合するようにしたので、プローブ検査などの
電気的特性検査を行うことなく半導体装置の良不良を推
定することができる。従って、欠陥検査による欠陥情報
が得られればその先の製造工程が終了しなくとも半導体
装置の不良解析を直ちに行うことができ、早期に不良解
析をすることができる。

【００４６】また、欠陥情報と本実施の形態に係る不良
解析方法により推定した半導体装置の良不良の結果とを
照合すれば、半導体装置の不良原因となっている製造工
程を早期に発見することができ、早期に製造工程を改善
することができる。

【００４７】以上、実施の形態を挙げて本発明を説明し
たが、本発明は上記実施の形態に限定されるものではな
く、種々の変形が可能である。

【００４８】例えば、上記第１および第２の実施の形態
では、欠陥情報としてパターン異常に関するもののみを
用いたが、本発明は、各工程１，２，３の間において検
査される全ての欠陥について適用することができるもの
である。

【００４９】また、上記第２の実施の形態では、相関装
置３３が欠陥位置補正部１３ａと検出部３３ｂと欠陥モ
デル選択部３３ｃとを備えるようにしたが、電気回路上
の欠陥箇所を検出するだけで半導体装置の良不良を推定
する必要がないときには、所望に応じ欠陥モデル選択部
３３ｃを削除することができる。

【００５０】

【発明の効果】以上説明したように本発明に係る不良解
析方法によれば、欠陥情報と設計レイアウト情報とを照
合するようにしたので、ＳＥＭ分析に比べ極めて簡単か
つ短時間に欠陥異常を生じた設計レイアウト上の特徴を
検出することができ、短時間で簡単に不良解析をするこ
とができる。従って、製造リードタイムに影響を与える
ことなく半導体装置の不良解析をすることができるとい
う効果を奏する。

【００５１】また、本発明に係る他の不良解析方法によ
れば、欠陥情報と設計レイアウト情報と電気回路情報と
を互いに照合するようにしたので、早期に半導体装置の
良不良を推定することができ、早期に半導体装置の不良
解析をすることができる。従って、欠陥情報と推定した
半導体装置の良不良とを照合することにより、早期に不
良原因となっている製造工程を発見することができると
いう効果を奏する。

【００５２】更に、本発明に係る不良解析システムによ
れば、欠陥情報と設計レイアウト情報とを照合する相関
装置を備えるようにしたので、短時間で簡単に半導体装
置の不良解析をすることができる。従って、本発明の不
良解析方法を確実に実現することができるという効果を
奏する。

【００５３】加えて、本発明に係る他の不良解析システ
ムによれば、欠陥情報と設計レイアウト情報と電気回路
情報とを照合する相関装置を備えるようにしたので、早
期に半導体装置の不良解析をすることができ、本発明の
他の不良解析方法を確実に実現することができるという
効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る不良解析シス
テムを表すブロック構成図である。

【図２】図１に示した不良解析システムを用いた不良解
析方法を説明するためのブロック図である。

【図３】図１に示した不良解析システムを用いた不良解
析方法を説明するための平面図である。

【図４】本発明の第２の実施の形態に係る不良解析シス
テムを表すブロック構成図である。

【図５】図４に示した不良解析システムを用いた不良解
析方法を説明するための電気回路図である。

【図６】図４に示した不良解析システムを用いた不良解
析方法を説明するための電気的特性図である。

【符号の説明】 １，２，３…製造工程、１０，３０…不良解析システ
ム、１１…欠陥検査装置、１２…設計装置、１３，３３
…相関装置、１３，１３ａ…欠陥位置補正部、１３ｂ…
欠陥図面描画部、１３ｃ…出力部、１３ｄ…表示部、３
３ｂ…検出部、３３ｃ…欠陥モデル選択部、３７…回路
シミュレーション装置、４０…電気回路モデル、４１…
欠陥箇所、４２…欠陥モデル

Claims (7)

【特許請求の範囲】
1. 【請求項１】 半導体装置の不良解析を行うための方法
   であって、 半導体装置の製造工程間において欠陥検査を行うと共
   に、欠陥検査により得た欠陥情報を半導体装置の設計レ
   イアウト情報と照合し、欠陥を生じた設計レイアウト上
   の特徴を検出することを特徴とする不良解析方法。
2. 【請求項２】 半導体装置の不良解析を行うための方法
   であって、 半導体装置の製造工程間において欠陥検査を行うと共
   に、欠陥検査により得た欠陥情報と半導体装置の設計レ
   イアウト情報と半導体装置の電気回路情報とを互いに照
   合し、電気回路上の欠陥箇所を検出することを特徴とす
   る不良解析方法。
3. 【請求項３】 更に、前記欠陥箇所の欠陥内容を表す欠
   陥モデルを選択すると共に、前記欠陥箇所に前記欠陥モ
   デルを挿入した半導体装置の電気回路モデルを作成して
   シミュレーションすることにより、半導体装置の電気的
   特性を推定することを特徴とする請求項２記載の不良解
   析方法。
4. 【請求項４】 半導体装置の不良解析を行うための不良
   解析システムであって、 半導体装置の欠陥検査を行う欠陥検査装置と、 半導体装置の設計レイアウト図面を作成する設計装置
   と、 前記欠陥検査装置および前記設計装置にそれぞれ接続さ
   れており、前記欠陥検査により得られた欠陥情報と前記
   設計レイアウト図面に関する設計レイアウト情報とを照
   合する相関装置とを備えたことを特徴とする不良解析シ
   ステム。
5. 【請求項５】 前記相関装置は、前記欠陥情報の欠陥位
   置を前記設計レイアウト情報に対応させて補正する欠陥
   位置補正部と、前記欠陥位置補正部により補正された欠
   陥の補正位置に前記欠陥情報に基づいて欠陥を描画する
   欠陥図面描画部と、前記欠陥図面描画部により描画され
   た欠陥図面を前記設計レイアウト図面と重ねて表示する
   表示部とを備えたことを特徴とする請求項４記載の不良
   解析システム。
6. 【請求項６】 半導体装置の不良解析を行うための不良
   解析システムであって、 半導体装置の欠陥検査を行う欠陥検査装置と、 半導体装置の設計レイアウト図面を作成する設計装置
   と、 半導体装置の電気回路モデルをコンピュータ上で作成し
   その電気的特性を検出する回路シミュレーション装置
   と、 前記欠陥検査装置と前記設計装置と前記回路シミュレー
   ション装置とにそれぞれ接続されており、前記欠陥検査
   により得られた欠陥情報と前記設計レイアウト図面に関
   する設計レイアウト情報と前記電気回路モデルに関する
   電気回路情報とを照合する相関装置とを備えたことを特
   徴とする不良解析システム。
7. 【請求項７】 前記相関装置は、前記欠陥情報の欠陥位
   置を前記設計レイアウト情報に対応させて補正する欠陥
   位置補正部と、前記欠陥位置補正部により補正された欠
   陥の補正位置情報と前記設計レイアウト情報と前記電気
   回路情報とを照合し電気回路上の欠陥箇所を検出する検
   出部と、前記検出部により検出された欠陥箇所の欠陥内
   容を表す欠陥モデルを選択し前記回路シミュレーション
   装置に出力して前記電気回路モデルの対応箇所に挿入す
   る欠陥モデル選択部とを備えたことを特徴とする請求項
   ６記載の不良解析システム。