CN100416789C - 将在第一衬底上的芯片排列在第二和第三衬底上的方法 - Google Patents
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Abstract
本发明涉及一种将在第一衬底上的芯片排列在第二衬底和第三衬底上的方法，这种方法是将芯片至少分类为第一种芯片及第二种芯片，然后将第一衬底上的第一种芯片及第二种芯片一片一片分开，并将被分开的第一种芯片一致性地排列在第二衬底上，其排列方式使第二衬底上的每一片第一种芯片的位置都被明确分配到其所属的第一衬底上的第一种芯片的位置。将被分开的第二种芯片一致性的排列在第三衬底上，其排列方式使第三衬底上的每一片第二种芯片的位置都被明确分配到其所属的第一衬底上的第二种芯片的位置。
Description
技术领域
本发明涉及一种将在第一衬底上的芯片排列在第二和第三衬底上的方法。
背景技术
半导体技术目前的发展趋势是愈来愈集中在直径300mm的硅晶片的制造。基于成本上的考量，在这个世代的技术开发上，有愈来愈多的厂商选择与其它厂商合作共同开发技术的作法。
由于对半导体产品的品质要求愈来愈高，因此有必要在半导体产品的制造过程及制造完成后进行严格的监控。为达到这个目的，可以在通常载有许多芯片的晶片上设置一个测试结构，以作为监控半导体集成电路的制造过程之用。测试结构的规模及/或数量会随着晶片面积的不断变大而增加，因此随着晶片直径从200mm的技术世代过渡到300mm的技术世代，为确保半导体产品品质所需的测试结构的数量也会跟着增加，而且增加幅度至少是和晶片面积的增加幅度相同。例如，制程控制监控(Proces s Control Monitor ing)的目的是检查所制成的晶体管的门限电压是否在可接受的范围内，以及所制成的印刷电路的电阻是否在可接受的范围内。
由于晶片造成本高昂，故需对晶片进行许多测试工作，以确保其品质，而由于在晶片面上进行的电学量测只能一项接着一项进行，因此查查及/或监控晶片品质所需的测试时间也会随着测试结构数量的增加而变长。
在一个由多个合作开发伙伴共同组成的半导体产品开发团队中，每一个合作开发伙伴都会负责若干区块的测试结构的设计，而且通常是由各合作开发伙伴的员工在合作开发伙伴自己的实验室中进行测试。因此每一位合作开发伙伴通常都不会利用到在他分配到的晶片上的由其它合作开发伙伴设计的测试结构，或者至少是因为其它合作开发伙伴而拖延对这些测试结构的利用。
如果将测试结构锯开，并一个一个分装到各自的机壳中，以便接受测试，则要能够同时利用到晶片上不同的子芯片(Sub-Chip)或是不同的测试结构是可能的。这种作法通常是用于长时间的测试工作。
不过采用这种作法只有数量通分有限的接点能够被键合，而且也不能在事后改变这种情况。而且这些接点的配置方式也必须在相当早期就被决定。由于必须为每一个测试结构支付机壳费用及加工费用，因此一个一个进行许多测试结构的测试工作是十分耗费时间的。另外一个缺点是，由于会在晶片面上切割出许多道锯开线，因此会损失可观的晶片面积。
换句话说，在将带有测试结构的芯片封装到机壳内时就必须决定芯片的那些芯片接点(或是从数量极大的可能的芯片接点中挑出的少量芯片接点)要能够从外界被接触到。因此导致在某一个时间点会对之后可以测试的芯片接点的数量带来很大的限制，而在这个时间点上通常无法预见对待接触的接点的限制应设定在那一种程度才是适当的。
美国专利US 4 510 673提出一种以雷射书写记号来辨识芯片的方法，这种以雷射书写而成的记号可以由机器及人工判读。在这种方法中，晶片上的芯片在经过检验后被分成”好”、”坏”、以及”部分可用”等三类，并根据检验结果以雷射在每一片芯片上书写相应的辨识及测试数据。然后再将芯片一片一片分开并排列在芯片架上。
日本专利J 11307618A提出一种固定带有凹槽的芯片用的固定装置，这些凹槽具有适当的外壁及一个吸孔(位于凹槽中央)，因此芯片电极能够精准的被键合。
欧洲专利EP 1150552 A2提出一种类似芯片的电子组件、种用于这种电子组件的准晶片(Pseudowafer)、相关的制造方法、以及一种带有从半导体晶片上切割出来的裸芯片(Bare-Chips)的晶片。
日本专利JP 2003078069 A提出一种多芯片模式生产用的硅准晶片，为了避免硅准晶片扭曲变形，故在生产过程中系将硅准晶片设置在一个树脂层的背面。
日本专利JP 2004115044 A提出一种供裸芯片放置用的格子，这种被设置在带状结构上的格子是由一个带有一个吸孔的凹槽构成。
美国专利US 4 021 276提出一种离子植入用的掩膜的制造方法，这种方法是利用氢氧化钾在晶片表面蚀刻出凹槽。
美国专利US 2002/0017708 A1提出一种在大量生产用的生产线上制造小批量半导体产品的方法，使用这种方法制造的每一片芯片都有一个带有该芯片的坐标资料的芯片辨识码。
德国专利DE 102 19 346 A1提出一种将设置在晶片上的许多功能芯片的特性成像的方法，这种方法是将功能芯片的特性储存在一个成像表中，并在晶片上设定许多参考芯片，以便能够将储存在特性表中的特性正确的分配到每一片功能芯片上。
发明内容
本发明的任务是要提出一种能够同时测试一衬底上的不同芯片的方法，而且这种方法还要具有很好的经济效益。
经由具有本发明特征的将第一衬底上的芯片排列在第二衬底和第三衬底上的方法即可达成上述任务。
本发明提出的将第一衬底上的芯片排列在第二衬底和第三衬底上的方法是将芯片至少分类为第一种芯片及第二种芯片、将第一衬底上的第一种芯片及第二种芯片一片一片分开、以及将被分开的第一种芯片排列在第二衬底上，其排列方式使第二衬底上的每一片第一种芯片的位置都被明确分配到其所属的第一衬底上的第一种芯片的位置。将被分开的第二种芯片一致性的排列在第三衬底上，其排列方式使第三衬底上的每一片第二种芯片的位置都被明分配到其所属的第一衬底上的第二种芯片的位置。
本发明的一个基本构想是要将第一衬底上的芯片(例如一片直径300mm的半导体晶片上的芯片)转移(而且最好是完全一致的转移)到第二衬底上(例如一片直径较小的承载衬底)，尤其是作为对第一种芯片进行高效率的电子分析之用。这种转移要能够使第二衬底上的每一片第一种芯片都唯一被分配到其所属的第一衬底上的第一种芯片。换句话说就是要使二衬底上的每一片第一种芯片都能够被唯一确定它在第一衬底上的第一种芯片被一片一片分开之前在第一衬底上的位置。
很明显的，这种方法的第一个步骤是将不同的芯片(例如第一种芯片，第二种芯片，第三种芯片.......)分开，然后分配给半导体产品开发团队中不同的合作开发伙伴(例如，第一种芯片分配给第一个合作开发伙伴，第二种芯片分配给第二个合作开发伙伴，第三种芯片分配给第三个合作开发伙伴)。所谓将芯片分开是指利用一种适当的方法将第一衬底上的芯片一片一片的分开，利如将第一衬底锯开及/或折断，而且最好是沿着事先设定的锯开线或额定断裂线将第一衬底锯开及/或折断。也可以将锯开及材料去除两种方法混合在一起使用，利如在第一衬底正面以锯子切割，再配合从第一衬底背面去除衬底材料(例如以侵蚀方法去除)的方法将衬底上的芯片一片一片的分开。
接着按照一种特定的几何分布方式将第一衬底上的第一种芯片排列在第二衬底上。这种排列方式(显而易见的就是第一种芯片在第一衬底上的像素成像)会被成像在第二衬底上，因此第一衬底上的每一片第一种芯片在被排列到第二衬底上后都可以占据到和原来的几何位置相同的位置。另外一种可行的方式是，在第二衬底上的第一种芯片也可以按照原来的位置以另外一种方式被排列到第一衬底上，例如经由一个记号或是将在第二衬底上的芯片的位置唯一分配到储存在表格及/或数据库中的在第一衬底上原来的位置。前句提及表格可以存放在计算机的外接储存器中，或是存放在第二种芯片上的储存装置中。
换句话说，就是在第一衬底上的第一种芯片的定位(也就是排列位置)及在第二衬底上的第一种芯片的定位之间系以一种唯一的几何排列方式来完成，这样在第二衬底上的每一片第一种芯片都能够被唯一分配到其所属的第一衬底上的第一种芯片。
如果要对在第二衬底上的第一种芯片进行测试，则具有将第二衬底上的第一种芯片唯一分配到其在第一衬底上原来的几何位置的可能性是十分有利的。例如，如果能够量测在第二衬底上的第一种芯片的测试场效应晶体管的栅绝缘层厚度，以便检验一种制造在第一衬底上的第一种芯片的测试场效应晶体管的制程品质，则这个厚度就可以视制程需要加以变化，而无需顾虑第一衬底的情况。因此一种有利的位置决定的排列方式是能够经由这种排列方式为在第二衬底上的第一种芯片查出应该将要测试的测试场效应晶体管设置在第一衬底上的那一个位置。
第一种芯片最好是在第二衬底上以力学方式被固定住，珑其是以粘着剂固定或是利用粘着方式固定。这种固定方式可以确保设置在第二衬底上的第一种芯片经受得住在一个晶片试体上进行的重复操作。
如果第一衬底和第二衬底的尺寸不同(最好是第一衬底的尺寸大于第二衬底的尺寸)，则经过本发明对第一种芯片的重新排列后，在第一衬底上的第一种芯片在第二衬底上的成像就会明显被伸长或是缩小。例如，如果在第一衬底上的第一种芯片的笛卡儿坐标是x及y，则在以完全一致的方式成像在第二衬底上之后，在第二衬底上的第一种芯片的笛卡儿坐标是ax及by，其中a及b为伸长系数，而且a及b最好都是小于1。
换句话说，在第二衬底上的第一种芯片的排列方式要能够使在第二衬底上的第一种芯片的相对位置和其在第一衬底上的相对位置完全相同，或至少是呈某种比例关系。
本发明的方法可以选择性的只将第一种芯片从第一衬底上分开，然后以相同的排列方式排列在第二衬底上，例如只将分配给第一个合作开发伙伴的芯片排列在第二衬底上，以便供后续的测试工作(例如可以在第一种芯片上形成的测试结构)使用。同样的，也可以在不受第一种芯片的任何影响下同时将其它种类的芯片分配给其它的合作开发伙伴使用，以便他们对这些种类的芯片进行研究或是进行进一步的开发工作。例如，可以将分配给第二个合作开发伙伴的第二种芯片以完全一致的方式(也就是以在第一衬底上的第二种芯片相同的排列方式)排列在第三衬底上。
本发明的方法可以大幅提高对第一衬底上的第一种芯片的利用效率，也就是能够将关系至为密切的芯片排列(最好是以完全一致的方式)在其它衬底上。
例如，利用本发明的方法可以将在直径300mm的晶片上的芯片锯开成子芯片，并粘着在另外一片分开的承载晶片上，例如粘着在一片直径较小(200mm或更小)的晶片上。为了简化校正芯片的工作，可以用适当的蚀刻材料(例如氢氧化钾(KOH))在承载晶片上蚀刻出规律的格子状凹槽，当第一种芯片被排列在承载晶片(作为第二衬底)上的时候，这些凹槽的边缘就会构成一种机械止档。由于这种承载晶片或子晶片并不需要具备任何特殊的特性(尤其是电学特性)，因此成本较低。这种承载晶片或子晶片的制造属于现有技术(属于在微型力学习见的技术)。
如同生产用硬件的一般处理方式，在按照测试结构的基本特性规划好锯开线的位置后，即可将原始晶片磨薄，脍欧再沿着预先设定的锯开线将圆晶锯开。接着就将芯片转移到它们在子晶片上被分配到的格子位置，这样就可以保持芯片之间原来的相对位置。
在子晶片上同样具有到目前为止在直径较小的的晶片上进行的测试工作所需的所有测试结构。因此合作开发合伙伴可以同时对所有的子芯片进行测试，而且每一个合作开发伙伴都可以独立且不受任何限制的对其分配到的子芯片进行测试。此外，即使是不适于加工直径300mm的晶片的较陈旧的设备也可以不受限制的继续被使用。而且测试结构的机密(也就是说不同芯片的设计机密)依然可以获得确保，因为每一个合作开发伙伴都只能将自己的硬设备针对被分配给他的子衬底上属于他自已的芯片进行测试。
除了可以将直径300mm的圆盘状晶片上的芯片转移到另外一片圆盘状的承载晶片上之外，也可以将芯片转移到一片带状的载体上，而且必要时还可以用适当的探针设备(Probing-Equipment)进行测试。
本发明的一个重要概念是将第一衬底(例如直径300mm的晶片)上的芯片以唯一对应位置的方式被排列到与第一衬底不同的第二衬底(例如直径较小的承载衬底)上，以便让多位不同的合作开发伙伴能够同时利用自己的硬设备，以及能够不受任何限制的继续利用实验室设备。
由于将第一种芯片排列在第二衬底上的工作并不需要将芯片封装在机壳中，因此在第二衬底上的第一种芯片的所有接点都可不受限制的被利用(例如供后续的测试工作使用)。换句话说就是可以自由的接触到在第二衬底上的第一种芯片。因此本发明的方法不需使用昂贵的机壳和封装作业。
如果以一般的硅晶片作为第二衬底，则可以使用现有且适用于一般硅晶片的测试装置对这种第二衬底及以力学方式固定在其上的第一种芯片进行测试工作。
第一衬底的尺寸最好是大于第二衬底的尺寸。
第一衬底可以是直径300mm的晶片(例如一种硅晶片)，而第二衬底则可以是直径较小的晶片(例如直径200mm或更小的晶片)。由于必须排列在第二衬底上的芯片尺寸小于必须排列在第一衬底上的芯片尺寸，也就是说第二衬底只需具有较小的表面积即可，因此第一衬底及第二衬底的这种尺寸比例可以节约成本。此外，将第一种芯片排列在尺寸较小的第二衬底上就可以利用仅适用于尺寸较小(小于第一衬底的尺寸)的测试设备对第一种芯片进行测试工作。
第一衬底可以是一种半导体晶片，第一种芯片可以是半导体晶片的第一种电子芯片，第二种芯片可以是半导体晶片的第二种电子芯片。
第一衬底可以是直径300mm的半导体晶片。
第二衬底也可以是一种半导体晶片，例如直径小于300mm的半导体晶片，而且最好是直径200mm的半导体晶片。
第二除了可以是一种半导体晶片外，也可以是一种带状载体。如果将第二衬底制作成一种带状载体，被排列在这个带状载体上的第一种芯片的位置仍然可以和它们原先在第一衬底上的位置完全且唯一相同。
第一种芯片至少含有一个测试结构，这种测试结构至少可以用来测试第一衬底的部分功能。
除了含有测试结构外，第一种芯片还可以含有其它的集成电路组件；第一种芯片也可以仅含有测试结构，也就是说整个第一种芯片都是由测试结构所构成。
这种测试区可以含有在制造结束后测试产品品质所需的测试组件，例如场效应晶体管或是其它含有制程技术评鉴所需之组件(例如场效应晶体管的栅绝缘层)的积体组件。被分配到第一种芯片的合作开发伙伴可以在第二衬底上导电接通及操纵第一种芯片，并对其进行测试工作。因此在半导体的制造过程中，可以对同一个半导体产品进行制造及功能测试的工作。
第一种芯片可以被分配给第一个合作开发伙伴，以供其作为开发第一衬底的至少部分功能之用；第二种芯片可以被分配给第二个合作开发伙伴(不同于第一个合作开发伙伴)，以供其作为开发第一衬底的至少部分功能之用。
这些合作开发伙伴可能是分属于不同技术领域的不同公司，但是都有需要共同制造第一衬底。这些合作开发伙伴可以在一个共同的合作开发计画中提供各自的know-how及技术，以便共同开发及制造一种半导体产品。利用本发明的方法，在这个合作开发计画中的每一个合作开发伙伴都只能接触到被分配给他的芯片及测试结构，因此可以保护每一个合作开发伙伴的know-how不致于被其它的合作开发伙伴碰触。同时，每一个合作开发伙伴也可以不受限制的利用属于他自己的芯片(例如第一种芯片)。
依据本发明的方法，可以将第一衬底锯开以便将第一种芯片一片一片的分开。
在锯开第一衬底之前可以先将第一衬底磨薄。
在锯开第一衬底之前先将第一衬底磨薄的好处是可以缩短锯开第一衬底所需的时间，其过程是先将第一衬底的背面磨薄，然后仅需锯开很浅的深度就可以在很短的时间内将第一衬底锯开。
在第二衬底上可以形成供容纳第一种芯片之用的容纳区。
换句话说，可以将第二衬底的特定部分加工成适于容纳第一种芯片之用。例如，可以将容纳区加工成具有适当几何形状及尺寸的凹槽，这些凹槽的几何形状及尺寸与嵌入其中的第一种芯片的几何形状完全相同(或是将差异控制在容许公差的范围内)。容纳区的形状可以是矩方形，而且其尺寸略大于同样是矩方形的第一种芯片，同时在容纳区的一个矩形角上设置一个卷标，以便让从第一衬底上被一片一片分开的第一种芯片能够对准并沿着这个矩形角被排列在一个矩形容纳区内(例如左上方的容纳区)。这种方式可以简化将第一种芯片以和原来位置完全一致的方式排列在第二衬底上的工作。
在第二衬底上可以形成一个由凹槽构成的格子作为容纳区。
例如，可以将在第一衬底上排列成矩阵形状的第一种芯片在第二衬底上成像为排列成格子状的第一种芯片。
可以用氢氧化钾(KOH)在第二衬底上蚀刻形成凹槽。
第二衬底可以和测试第一种芯片用的外部测试装置连结。
第一种芯片在第二衬底上的排列方是唯一(而且最好是完全一致)再现第一种芯片在第一衬底上的排列方式，因此一般传统的测试装置也可以用来测试在第一种芯片上的测试结构。为此可以将外部测试装置的接点与通往第一种芯片上的测试结构的接点(例如在芯片表面上的接点)连结在一起。
只要使第一种芯片在第二衬底上的排列方式与第一种芯片在第一衬底上原来的排列方式完全一致，就可以实现第二衬底上的每一片第一种芯片的位置都被唯一分配到其所属的第一衬底上的第一种芯片的位置之目的。从数学的角度来讲可以将第一种芯片在第二衬底上的排列方式视为第一种芯片在第一种衬底上的排列方式的延伸。
另外一种可以实现第二衬底上的每一片第一种芯片的位置都被唯一分配到其所属的第一衬底上的第一种芯片的位置之目的的方法是在每一片第一种芯片都打上一个记号。例如，可以在晶片上的每一片芯片上都打上一个辨识记号(例如在芯片上刻一个数字或文字)。
另外一种可行的方式是利用一个表格来实现第二衬底上的每一片第一种芯片的位置都被唯一分配到其所属的第一衬底上的第一种芯片的位置之目的，这个表格记录了第一衬底上的每一片第一种芯片的位置被分配到其所属的第二衬底上的第一种芯片的位置。一个这样的表格或是数据库可以将第二衬底上的每一芯片位置分配给其所属的第一衬底上的每一个芯片位置。
附图说明
以下利用本发明的一种实施方式并配合图式对本发明的内容作进一步的说明。
图1：一片直径300mm且具有许多芯片的晶片，以及一片直径200mm的晶片，直径300mm的晶片上的一部分分芯片被完全一致的成像在这个直径200mm的晶片上。
图2：在图1中直径200mm的晶片沿切线A-A’的断面形状。
凡相同或类似的组件在不同的图式中均使用相同的组件符号。
上述图式中的图形仅为示意方式，并非按比例尺绘制。
具体实施方式
以下将以本发明的一种有利的实施方式为例，说明如何以本发明的方法将图1中直径300mm的硅晶片(100)上的子芯片(102)以完全一致的排列方式排列到直径200mm的硅晶片(111)上。
图1显示一片具有许多电子芯片组(101)且直径为300mm的硅晶片(100)。每一个电子芯片组(101)都是由一个含有一个逻辑部分电路及一个储存器部分电路(未在图1中绘出)的集成电路所构成。每一个电子芯片组(101)都分成9种芯片(102至110)。在图1中以字母A代表第一种芯片(102)，以字母B代表第二种芯片(103)，以字母C代表第三种芯片(104)，以字母D代表第四种芯片(105)，以字母E代表第五种芯片(106)，以字母F代表第六种芯片(107)，以字母G代表第七种芯片(108)，以字母H代表第八种芯片(109)，以字母I代表第九种芯片(110)。芯片(102至110)中的每一种芯片都分别被分配给不同的合作开发伙伴，以作为构成具有特定半导体技术功能之芯片组(101)之用。第一种芯片(102)被分配给第一个合作开发伙伴A，第二种芯片(103)被分配给第二个合作开发伙伴B..........其它依此类推。
如果按照传统的应用方式，直径300mm的硅晶片(100)会被整个分配给第一个合作开发伙伴A，然后再由第一个合作开发伙伴A对直径300mm的硅晶片(100)上的第一种芯片(102)进行测试，以测试属于他自己的开发区上的测试结构。在此过程中，所有其它种类的芯片(B至I)都处于未被利用的状态。
本发明的方法是利用锯子切割及将晶片背面磨薄的方式沿着锯开线(113)不仅要将具有芯片(102至110)的芯片组(101)从直径300mm的晶片(100)上切割出来，还要将芯片(102至110)一片一片的分开。接着要将被分开的芯片以和原来在直径300mm的硅晶片(100)上的排列方式完全一样的方式排列在一片直径200mm的硅晶片(111)上。图1中是以第一种芯片(102A)来显示这个过程，这种芯片是根据成像(112)从直径300mm的硅晶片(300)上被成像在直径200mm的硅晶片(111)上所属的相对位置。换句话说，第一种芯片(102A)在直径200mm的硅晶片(111)上的位置相当于第一种芯片(102)在直径300mm的硅晶片(100)上的位置。也就是说在被移到直径200mm的硅晶片(111)上后，第一种芯片(102)彼此之间的相对位置依然完全没变。
接着将直径200mm的硅晶片(111)分配给负责芯片组(101)中的第一种芯片(102A)的开发工作的第一个合作开发伙伴。设置在第一种芯片(102)上用来测试部分功能A的测试结构(图式中未绘出)会随着上述过程全部被移到被分配给第一个合作开发伙伴的直径200mm的硅晶片(111)上。由于其它合作开发伙伴不可能取得具有第一种芯片(102A)的直径200mm的硅晶片(111)，因此就可以保护第一个合作开发伙伴A的开发技术不致于被其它合作开发伙伴获悉。
能了确保能够以完全一致的方式将第一芯片(102A)排列在直径200mm的硅晶片(111)上，所以在直径200mm的硅晶片(111)上形成格子(114)。格子(114)是由在直径200mm的硅晶片(111)上平面图形为矩形的凹槽所构成。格子(114)的任务是在第一种芯片(102)被固定(例如以粘着方式固定)在直径200mm的硅晶片(111)上的时候作为机械止档之用，这样就可以用更精确的方式将第一种芯片(102A)按照在直径300mm的硅晶片(100)上的排列方式排列在直径200mm的硅晶片(111)上。
如图1所示，按照上述方式就可以将在直径300mm的硅晶片(100)上第一种芯片(102A)以完全一致的排列方式转移到承载晶片(1110上。以同以的方式也可以将在原始晶片(100)上的其它芯片(103至110)固定在其它承载晶片上，也就是说，将第二种芯片(103)固定在第二片直径200mm的硅晶片上、将第三种芯片(104)固定在第三片直径200mm的硅晶片上、.........依此类推。
换句话说，图1的示意图显示的是如何将在直径300mm的硅晶片(100)上的第一种芯片(102)以位置完全不变的方式排列在直径较小的承载晶片(111)上。
图2显示的是在图1中直径200mm的晶片(111)沿切线A-A’的断面(200)。
图2显示直径200mm的晶片(111)的一个断面(200)，不同的第一种芯片(102)系以粘着方式被固定在直径200mm的晶片(111)上。格子(114)系由以氢氧化钾(KOH)在直径200mm的晶片(111)上蚀刻出来的凹槽构成。当第一种芯片(102A)被设置在格子(114)中并以粘着剂(201)固定住的时候，格子(114)的边缘构成一种机械止档。
换句话说，图2显示的是具有凹槽的承载晶片(111)的一个断面，第一种芯片(102A)系以粘着方式被固定在凹槽中，而承载晶片(111)上的格子(114)的边缘则构成一种机械止档。
组件符号说明
100直径300mm的硅晶片
101芯片组
102第一种芯片
103第二种芯片
104第三种芯片
105第四种芯片
106第五种芯片
107第六种芯片
108第七种芯片
109第八种芯片
110第九种芯片
111直径200mm的硅晶片
112成像
113锯开线
114格子
200断面图
201粘着剂
Claims (19)
1. 一种将在第一衬底上的芯片排列在第二衬底和第三衬底上的方法，这种方法的特征为：
--将芯片至少分类为第一种芯片及第二种芯片；
--将第一衬底上的第一种芯片及第二种芯片一片一片分开；
--将被分开的第一种芯片一致性的排列在第二衬底上，其排列方式使第二衬底上的每一片第一种芯片的位置都被明确分配到其所属的第一衬底上的第一种芯片的位置；以及
--将被分开的第二种芯片一致性的排列在第三衬底上，其排列方式使第三衬底上的每一片第二种芯片的位置都被明确分配到其所属的第一衬底上的第二种芯片的位置。
2. 如权利要求1的方法，其特征为：第一衬底的尺寸大于第二衬底的尺寸。
3. 如权利要求1或2的方法，其特征为：第一衬底是一片半导体晶片。
4. 如权利要求3的方法，其特征为：第一衬底是一片直径300mm的半导体晶片。
5. 如权利要求1的方法，其特征为：第二衬底是一片半导体晶片。
6. 如权利要求5的方法，其特征为：第二衬底是一片直径小于300mm的半导体晶片，
7. 如权利要求6的方法，其特征为：第二衬底是一片直径小于200mm的半导体晶片。
8. 如权利要求1的方法，其特征为：第二衬底是一种带状载体。
9. 如权利要求1的方法，其特征为：第一种芯片至少含有一个测试结构，这种测试结构至少可以用来测试第一衬底的部分功能。
10. 如权利要求1的方法，其特征为：第一种芯片被分配给第一个合作开发伙伴，以供其作为开发第一衬底的至少部分功能之用；第二种芯片被分配给第二个合作开发伙伴，以供其作为开发第一衬底的至少部分功能之用。
11. 如权利要求1的方法，其特征为：将第一衬底锯开以便将第一种芯片一片一片的分开。
12. 如权利要求11的方法，其特征为：在锯开第一衬底之前先将第一衬底磨薄。
13. 如权利要求1的方法，其特征为：在第二衬底上形成供容纳第一种芯片之用的容纳区。
14. 如权利要求13的方法，其特征为：在第二衬底上形成一个由凹槽构成的格子作为容纳区。
15. 如权利要求14的方法，其特征为：在第二衬底上以氢氧化钾蚀刻形成凹槽。
16. 如权利要求1的方法，其特征为：第二衬底被连到测试第一种芯片用的外部测试装置。
17. 如权利要求1的方法，其特征为：使第一种芯片在第二衬底上的排列方式与第一种芯片在第一衬底上原来的排列方式完全一致，以实现第二衬底上的每一片第一种芯片的位置都被唯一分配到其所属的第一衬底上的第一种芯片的位置之目的。
18. 如权利要求1的方法，其特征为：在每一片第一种芯片都打上一个记号以实现第二衬底上的每一片第一种芯片的位置都被唯一分配到其所属的第一衬底上的第一种芯片的位置之目的。
19. 如权利要求1的方法，其特征为：利用一个表格来实现第二衬底上的每一片第一种芯片的位置都被唯一分配到其所属的第一衬底上的第一种芯片的位置之目的，这个表格记录了第一衬底上的每一片第一种芯片的位置被分配到其所属的第二衬底上的第一种芯片的位置。
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| JP4575498B2 (ja) * | 2009-02-20 | 2010-11-04 | 株式会社東芝 | 磁気記録媒体の製造方法 |
| US8436635B2 (en) * | 2009-09-01 | 2013-05-07 | Texas Instruments Incorporated | Semiconductor wafer having test modules including pin matrix selectable test devices |
| US11374118B2 (en) | 2009-10-12 | 2022-06-28 | Monolithic 3D Inc. | Method to form a 3D integrated circuit |
| US10354995B2 (en) | 2009-10-12 | 2019-07-16 | Monolithic 3D Inc. | Semiconductor memory device and structure |
| US11018133B2 (en) | 2009-10-12 | 2021-05-25 | Monolithic 3D Inc. | 3D integrated circuit |
| US10366970B2 (en) | 2009-10-12 | 2019-07-30 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10910364B2 (en) | 2009-10-12 | 2021-02-02 | Monolitaic 3D Inc. | 3D semiconductor device |
| US10388863B2 (en) | 2009-10-12 | 2019-08-20 | Monolithic 3D Inc. | 3D memory device and structure |
| JP5638218B2 (ja) * | 2009-10-15 | 2014-12-10 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US10217667B2 (en) | 2011-06-28 | 2019-02-26 | Monolithic 3D Inc. | 3D semiconductor device, fabrication method and system |
| JP5238780B2 (ja) | 2010-09-17 | 2013-07-17 | 株式会社東芝 | 磁気記録媒体とその製造方法及び磁気記録装置 |
| US11482440B2 (en) | 2010-12-16 | 2022-10-25 | Monolithic 3D Inc. | 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits |
| US10497713B2 (en) | 2010-11-18 | 2019-12-03 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11469271B2 (en) | 2010-10-11 | 2022-10-11 | Monolithic 3D Inc. | Method to produce 3D semiconductor devices and structures with memory |
| US11257867B1 (en) | 2010-10-11 | 2022-02-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with oxide bonds |
| US11158674B2 (en) | 2010-10-11 | 2021-10-26 | Monolithic 3D Inc. | Method to produce a 3D semiconductor device and structure |
| US11315980B1 (en) | 2010-10-11 | 2022-04-26 | Monolithic 3D Inc. | 3D semiconductor device and structure with transistors |
| US11600667B1 (en) | 2010-10-11 | 2023-03-07 | Monolithic 3D Inc. | Method to produce 3D semiconductor devices and structures with memory |
| US10896931B1 (en) | 2010-10-11 | 2021-01-19 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10290682B2 (en) | 2010-10-11 | 2019-05-14 | Monolithic 3D Inc. | 3D IC semiconductor device and structure with stacked memory |
| US11018191B1 (en) | 2010-10-11 | 2021-05-25 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11024673B1 (en) | 2010-10-11 | 2021-06-01 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11227897B2 (en) | 2010-10-11 | 2022-01-18 | Monolithic 3D Inc. | Method for producing a 3D semiconductor memory device and structure |
| US10833108B2 (en) | 2010-10-13 | 2020-11-10 | Monolithic 3D Inc. | 3D microdisplay device and structure |
| US10998374B1 (en) | 2010-10-13 | 2021-05-04 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
| US11043523B1 (en) | 2010-10-13 | 2021-06-22 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
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| US11163112B2 (en) | 2010-10-13 | 2021-11-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with electromagnetic modulators |
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| US10978501B1 (en) | 2010-10-13 | 2021-04-13 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with waveguides |
| US11063071B1 (en) | 2010-10-13 | 2021-07-13 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with waveguides |
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| US10679977B2 (en) | 2010-10-13 | 2020-06-09 | Monolithic 3D Inc. | 3D microdisplay device and structure |
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| US11355380B2 (en) | 2010-11-18 | 2022-06-07 | Monolithic 3D Inc. | Methods for producing 3D semiconductor memory device and structure utilizing alignment marks |
| US10388568B2 (en) | 2011-06-28 | 2019-08-20 | Monolithic 3D Inc. | 3D semiconductor device and system |
| US11476181B1 (en) | 2012-04-09 | 2022-10-18 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
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| US11616004B1 (en) | 2012-04-09 | 2023-03-28 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US9331230B2 (en) * | 2012-10-30 | 2016-05-03 | Cbrite Inc. | LED die dispersal in displays and light panels with preserving neighboring relationship |
| US11784169B2 (en) | 2012-12-22 | 2023-10-10 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11967583B2 (en) | 2012-12-22 | 2024-04-23 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11217565B2 (en) | 2012-12-22 | 2022-01-04 | Monolithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US11063024B1 (en) | 2012-12-22 | 2021-07-13 | Monlithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US11916045B2 (en) | 2012-12-22 | 2024-02-27 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11018116B2 (en) | 2012-12-22 | 2021-05-25 | Monolithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US11309292B2 (en) | 2012-12-22 | 2022-04-19 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11961827B1 (en) | 2012-12-22 | 2024-04-16 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11087995B1 (en) | 2012-12-29 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10651054B2 (en) | 2012-12-29 | 2020-05-12 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10600657B2 (en) | 2012-12-29 | 2020-03-24 | Monolithic 3D Inc | 3D semiconductor device and structure |
| US11430668B2 (en) | 2012-12-29 | 2022-08-30 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US11430667B2 (en) | 2012-12-29 | 2022-08-30 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US10892169B2 (en) | 2012-12-29 | 2021-01-12 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11177140B2 (en) | 2012-12-29 | 2021-11-16 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10903089B1 (en) | 2012-12-29 | 2021-01-26 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11004694B1 (en) | 2012-12-29 | 2021-05-11 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US8902663B1 (en) | 2013-03-11 | 2014-12-02 | Monolithic 3D Inc. | Method of maintaining a memory state |
| US11869965B2 (en) | 2013-03-11 | 2024-01-09 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and memory cells |
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| US10325651B2 (en) | 2013-03-11 | 2019-06-18 | Monolithic 3D Inc. | 3D semiconductor device with stacked memory |
| US11398569B2 (en) | 2013-03-12 | 2022-07-26 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10840239B2 (en) | 2014-08-26 | 2020-11-17 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11088130B2 (en) | 2014-01-28 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11923374B2 (en) | 2013-03-12 | 2024-03-05 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US10224279B2 (en) | 2013-03-15 | 2019-03-05 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11270055B1 (en) | 2013-04-15 | 2022-03-08 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11720736B2 (en) | 2013-04-15 | 2023-08-08 | Monolithic 3D Inc. | Automation methods for 3D integrated circuits and devices |
| US11574109B1 (en) | 2013-04-15 | 2023-02-07 | Monolithic 3D Inc | Automation methods for 3D integrated circuits and devices |
| US11030371B2 (en) | 2013-04-15 | 2021-06-08 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11487928B2 (en) | 2013-04-15 | 2022-11-01 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11341309B1 (en) | 2013-04-15 | 2022-05-24 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11107808B1 (en) | 2014-01-28 | 2021-08-31 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10297586B2 (en) | 2015-03-09 | 2019-05-21 | Monolithic 3D Inc. | Methods for processing a 3D semiconductor device |
| US11031394B1 (en) | 2014-01-28 | 2021-06-08 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US20160131702A1 (en) * | 2014-11-10 | 2016-05-12 | Teradyne, Inc. | Assembling devices for probe card testing |
| US11011507B1 (en) | 2015-04-19 | 2021-05-18 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10381328B2 (en) * | 2015-04-19 | 2019-08-13 | Monolithic 3D Inc. | Semiconductor device and structure |
| US10825779B2 (en) | 2015-04-19 | 2020-11-03 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11056468B1 (en) | 2015-04-19 | 2021-07-06 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| DE102015112962B4 (de) * | 2015-08-06 | 2021-07-22 | OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung | Verfahren zum Anordnen einer Vielzahl von Halbleiterstrukturelementen auf einem Träger und Träger mit einer Vielzahl von Halbleiterstrukturelementen |
| US11956952B2 (en) | 2015-08-23 | 2024-04-09 | Monolithic 3D Inc. | Semiconductor memory device and structure |
| US11978731B2 (en) | 2015-09-21 | 2024-05-07 | Monolithic 3D Inc. | Method to produce a multi-level semiconductor memory device and structure |
| WO2017053329A1 (en) | 2015-09-21 | 2017-03-30 | Monolithic 3D Inc | 3d semiconductor device and structure |
| US10522225B1 (en) | 2015-10-02 | 2019-12-31 | Monolithic 3D Inc. | Semiconductor device with non-volatile memory |
| CN105225968B (zh) * | 2015-10-13 | 2019-01-29 | 株洲南车时代电气股份有限公司 | 自动化芯片分离贴装方法 |
| US10418369B2 (en) | 2015-10-24 | 2019-09-17 | Monolithic 3D Inc. | Multi-level semiconductor memory device and structure |
| US11114464B2 (en) | 2015-10-24 | 2021-09-07 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10847540B2 (en) | 2015-10-24 | 2020-11-24 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11296115B1 (en) | 2015-10-24 | 2022-04-05 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11937422B2 (en) | 2015-11-07 | 2024-03-19 | Monolithic 3D Inc. | Semiconductor memory device and structure |
| US11114427B2 (en) | 2015-11-07 | 2021-09-07 | Monolithic 3D Inc. | 3D semiconductor processor and memory device and structure |
| DE102016116345B4 (de) | 2016-09-01 | 2018-05-09 | Infineon Technologies Ag | Verfahren für das zusammenbauen von halbleiterbauelementen |
| US11251149B2 (en) | 2016-10-10 | 2022-02-15 | Monolithic 3D Inc. | 3D memory device and structure |
| US11812620B2 (en) | 2016-10-10 | 2023-11-07 | Monolithic 3D Inc. | 3D DRAM memory devices and structures with control circuits |
| US11930648B1 (en) | 2016-10-10 | 2024-03-12 | Monolithic 3D Inc. | 3D memory devices and structures with metal layers |
| US11711928B2 (en) | 2016-10-10 | 2023-07-25 | Monolithic 3D Inc. | 3D memory devices and structures with control circuits |
| US11329059B1 (en) | 2016-10-10 | 2022-05-10 | Monolithic 3D Inc. | 3D memory devices and structures with thinned single crystal substrates |
| US11869591B2 (en) | 2016-10-10 | 2024-01-09 | Monolithic 3D Inc. | 3D memory devices and structures with control circuits |
| JP6858452B2 (ja) * | 2017-06-23 | 2021-04-14 | 株式会社ディスコ | 識別マーク付きウェーハ治具 |
| KR20210069052A (ko) * | 2018-09-06 | 2021-06-10 | 보드 오브 리전츠, 더 유니버시티 오브 텍사스 시스템 | 3d ic 및 구성 가능한 asic용 나노제조 및 설계 기술 |
| KR102536269B1 (ko) * | 2018-09-14 | 2023-05-25 | 삼성전자주식회사 | 반도체 패키지 및 그 제조 방법 |
| US11296106B2 (en) | 2019-04-08 | 2022-04-05 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11158652B1 (en) | 2019-04-08 | 2021-10-26 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11018156B2 (en) | 2019-04-08 | 2021-05-25 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US10892016B1 (en) | 2019-04-08 | 2021-01-12 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11763864B2 (en) | 2019-04-08 | 2023-09-19 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures with bit-line pillars |
| US11699677B2 (en) * | 2020-06-30 | 2023-07-11 | Openlight Photonics, Inc. | Die-to-wafer bonding utilizing micro-transfer printing |
| CN112974272B (zh) * | 2021-02-01 | 2023-06-06 | 广东利扬芯片测试股份有限公司 | 芯片测试结果bin项分类系统及其分类方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11307618A (ja) * | 1998-04-27 | 1999-11-05 | Omron Corp | ベアチップ固定台 |
| US20020162217A1 (en) * | 2001-05-07 | 2002-11-07 | Esec Trading Sa, A Swiss Corporation | Apparatus for placing a semiconductor chip as a flipchip on a substrate |
| JP2003501827A (ja) * | 1999-06-02 | 2003-01-14 | コミツサリア タ レネルジー アトミーク | 要素を移送するための方法およびそのような移送を可能とするための装置 |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4021276A (en) * | 1975-12-29 | 1977-05-03 | Western Electric Company, Inc. | Method of making rib-structure shadow mask for ion implantation |
| US4510673A (en) * | 1983-06-23 | 1985-04-16 | International Business Machines Corporation | Laser written chip identification method |
| US4941255A (en) * | 1989-11-15 | 1990-07-17 | Eastman Kodak Company | Method for precision multichip assembly |
| US6020750A (en) * | 1997-06-26 | 2000-02-01 | International Business Machines Corporation | Wafer test and burn-in platform using ceramic tile supports |
| US6216055B1 (en) * | 1997-12-16 | 2001-04-10 | Texas Instruments Incorporated | Partial semiconductor wafer processing |
| US6173750B1 (en) * | 1998-02-18 | 2001-01-16 | Hover-Davis, Inc. | Method and apparatus for removing die from a wafer and conveying die to a pickup location |
| JP2000100882A (ja) | 1998-09-18 | 2000-04-07 | Hitachi Ltd | 半導体装置の製造方法とその検査方法、及び、それらの方法に用いる冶具 |
| US6210983B1 (en) * | 1998-10-21 | 2001-04-03 | Texas Instruments Incorporated | Method for analyzing probe yield sensitivities to IC design |
| US6278193B1 (en) * | 1998-12-07 | 2001-08-21 | International Business Machines Corporation | Optical sensing method to place flip chips |
| KR100610175B1 (ko) * | 1999-03-24 | 2006-08-09 | 후지쯔 가부시끼가이샤 | 반도체 장치의 제조 방법 및 칩 식별 정보의 기록 방법 |
| JP2001176892A (ja) * | 1999-12-15 | 2001-06-29 | Shinkawa Ltd | ダイボンディング方法及びその装置 |
| US6576923B2 (en) * | 2000-04-18 | 2003-06-10 | Kla-Tencor Corporation | Inspectable buried test structures and methods for inspecting the same |
| JP4403631B2 (ja) * | 2000-04-24 | 2010-01-27 | ソニー株式会社 | チップ状電子部品の製造方法、並びにその製造に用いる擬似ウエーハの製造方法 |
| JP3631956B2 (ja) * | 2000-05-12 | 2005-03-23 | 富士通株式会社 | 半導体チップの実装方法 |
| US6686657B1 (en) * | 2000-11-07 | 2004-02-03 | Eaglestone Partners I, Llc | Interposer for improved handling of semiconductor wafers and method of use of same |
| WO2002071470A1 (en) * | 2001-03-02 | 2002-09-12 | Toray Engineering Co., Ltd. | Chip mounting method and apparatus therefor |
| JP3782688B2 (ja) | 2001-08-08 | 2006-06-07 | 日本電信電話株式会社 | 応答回線割当て方法及びセンタ局並びに記録媒体 |
| JP4724988B2 (ja) * | 2001-09-05 | 2011-07-13 | ソニー株式会社 | マルチチップモジュール作製用の疑似ウエハを作製する方法 |
| US6794272B2 (en) * | 2001-10-26 | 2004-09-21 | Ifire Technologies, Inc. | Wafer thinning using magnetic mirror plasma |
| JP3842668B2 (ja) | 2002-02-26 | 2006-11-08 | 日立マクセル株式会社 | 半導体検査装置 |
| DE10219346B4 (de) * | 2002-04-30 | 2010-10-07 | Osram Opto Semiconductors Gmbh | Verfahren zum Abbilden und Zuordnen von Eigenschaften von einer Mehrzahl auf einem Wafer angeordneter Funktionschips und Wafer mit einer Mehrzahl von Funktionschips und Referenzchips |
| JP4213444B2 (ja) * | 2002-09-25 | 2009-01-21 | トッパン・フォームズ株式会社 | ベアチップ実装用トレイを用いたベアチップ実装方法 |
| KR20040086869A (ko) * | 2003-03-22 | 2004-10-13 | 삼성전자주식회사 | 다양한 형태의 반도체 칩을 제조하기 위한 웨이퍼 절단 방법 |
-
2004
- 2004-06-04 DE DE102004027489.4A patent/DE102004027489B4/de not_active Expired - Fee Related
-
2005
- 2005-06-03 JP JP2005164851A patent/JP4359576B2/ja not_active Expired - Fee Related
- 2005-06-03 US US11/144,392 patent/US7772039B2/en not_active Expired - Fee Related
- 2005-06-06 CN CNB2005100765095A patent/CN100416789C/zh not_active Expired - Fee Related
-
2008
- 2008-05-19 US US12/152,925 patent/US7652493B2/en not_active Expired - Fee Related
- 2008-10-21 JP JP2008271440A patent/JP2009076924A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11307618A (ja) * | 1998-04-27 | 1999-11-05 | Omron Corp | ベアチップ固定台 |
| JP2003501827A (ja) * | 1999-06-02 | 2003-01-14 | コミツサリア タ レネルジー アトミーク | 要素を移送するための方法およびそのような移送を可能とするための装置 |
| US20020162217A1 (en) * | 2001-05-07 | 2002-11-07 | Esec Trading Sa, A Swiss Corporation | Apparatus for placing a semiconductor chip as a flipchip on a substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| US7652493B2 (en) | 2010-01-26 |
| US20080217615A1 (en) | 2008-09-11 |
| DE102004027489A1 (de) | 2005-12-29 |
| US7772039B2 (en) | 2010-08-10 |
| CN1722398A (zh) | 2006-01-18 |
| DE102004027489B4 (de) | 2017-03-02 |
| JP4359576B2 (ja) | 2009-11-04 |
| JP2005347760A (ja) | 2005-12-15 |
| US20060014308A1 (en) | 2006-01-19 |
| JP2009076924A (ja) | 2009-04-09 |
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