DE102004027489A1 - Verfahren zum Anordnen von Chips eines ersten Substrats auf einem zweiten Substrat - Google Patents

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Abstract

Die Erfindung betrifft ein Verfahren zum Anordnen von Chips eines ersten Substrats auf einem zweiten Substrat, bei dem die Chips zumindest in erste Chips und in zweite Chips gruppiert werden, die ersten Chips des ersten Substrats vereinzelt werden und die vereinzelten ersten Chips auf dem zweiten Substrat derart angeordnet werden, dass jeder der ersten Chips auf dem zweiten Substrat dem zugehörigen ersten Chip auf dem ersten Substrat eindeutig zugeordnet ist.

Description

  • Die Erfindung betrifft ein Verfahren zum Anordnen von Chips eines ersten Substrats auf einem zweiten Substrat.
  • Die aktuelle Entwicklung in der Halbleitertechnologie konzentriert sich zunehmend auf die Prozessierung von Siliziumwafern mit einem Durchmesser von 300mm. Aus Kostengründen werden Entwicklungen in dieser Technologiegeneration in zunehmender Weise in Entwicklungskooperationen zwischen mehreren Entwicklungspartnern durchgeführt.
  • Angesichts der steigenden Qualitätsanforderungen an Halbleiterprodukte ist es erforderlich, die Funktionalität eines Halbleiterproduktes während und nach einem Herstellungsprozess zu überwachen. Hierfür können auf einem Wafer, der üblicherweise eine Vielzahl von elektronischen Chips aufweist, Teststrukturen vorgesehen werden, mittels welcher ein Herstellungsprozess zum Bilden von integrierten Halbleiterschaltkreisen überwacht wird. Der Umfang bzw. die Anzahl von verfügbaren Teststrukturen steigt mit zunehmender Waferfläche, so dass beim Übergang von der 200mm-Technologiegeneration auf die 300mm-Technologiegeneration auch die Anzahl der zum Sicherstellen einer guten Qualität erzeugter Halbleiterprodukte erforderlichen Teststrukturen ansteigt, und zwar insbesondere mindestens proportional mit der Waferfläche. Bei derartigen PCM-Messungen (Process Control Monitoring) wird zum Beispiel überprüft, ob die Schwellenspannung von gebildeten Transistoren einen akzeptablen Wert aufweist, ob der ohmsche Widerstand von gebildeten Leiterbahnen einen akzeptablen Wert aufweist, etc.
  • Die hohen Kosten eines Wafers erfordern eine umfassende Evaluierung, die bei elektrischen Messungen auf Waferebene im Wesentlichen nur sequentiell, d.h. nacheinander erfolgen kann. Die zum Evaluieren bzw. Überwachen der Qualität eines Wafers erforderliche Messzeit steigt ebenfalls mit der Anzahl der Teststrukturen an.
  • In einer Entwicklungsallianz mehrerer Halbleiter-Entwicklungspartner zum gemeinsamen Entwickeln eines Halbleiterproduktes tragen die einzelnen Entwicklungspartner jeweils eigene Blöcke von Teststrukturen bei, die häufig in Entwicklungspartner-eigenen Labors von Entwicklungspartnereigenen Mitarbeitern evaluiert werden. Auf einem Wafer, der einem Entwicklungspartner zugeteilt ist, bleiben die Teststrukturen der anderen Entwicklungspartner häufig weitgehend ungenutzt. Zumindest ist die weitere Nutzung durch andere Entwicklungspartner verzögert.
  • Die simultane Nutzung unterschiedlicher Sub-Chips eines Wafers oder unterschiedlicher Teststrukturen ist möglich, wenn die Strukturen gesägt und nachfolgend in einzelne Gehäuse eingebaut werden, um dort nachfolgend untersucht zu werden. Diese Vorgehensweise wird üblicherweise für Langzeituntersuchungen verwendet.
  • Allerdings kann bei diesem Vorgehen nur eine begrenzte Anzahl von Kontakten gebondet werden. Eine nachträgliche Veränderung ist nicht möglich. Auch muss die Konfiguration solcher Kontakte zu einem frühen Zeitpunkt festgelegt werden. Die sequentielle Untersuchung von sehr vielen Teststrukturen ist sehr aufwendig, da für jede Teststruktur Gehäusekosten und Bearbeitungskosten zu berücksichtigen sind. Außerdem geht beträchtliche Fläche auf dem Wafer durch entsprechend viele Sägelinien verloren.
  • Anders ausgedrückt muss bei Einbau eines Chips mit Teststrukturen in ein Gehäuse bereits beim Einbau festgelegt werden, welcher der Chip-Kontakte (oder welche geringe Anzahl von Chip-Kontakten von einer wesentlich größeren Anzahl möglicher Chip-Kontakte) des Chips in dem Gehäuse von extern kontaktierbar sein soll. Dadurch erfolgt eine unerwünschte starke Eingrenzung der später untersuchbaren Chip-Kontakte zu einem Zeitpunkt, zu dem häufig noch nicht absehbar ist, welche Eingrenzung zu kontaktierender Kontakte sinnvoll ist.
    •
  • Der Erfindung liegt das Problem zugrunde, die gleichzeitige Untersuchung unterschiedlicher Chips eines Substrats mit erhöhter Wirtschaftlichkeit zu ermöglichen.
  • Das Problem wird durch ein Verfahren zum Anordnen von Chips eines ersten Substrats auf einem zweiten Substrat mit den Merkmalen gemäß dem unabhängigen Patentanspruch gelöst.
  • Bei dem erfindungsgemäßen Verfahren zum Anordnen von Chips eines ersten Substrats auf einem zweiten Substrat werden die Chips zumindest in erste Chips und in zweite Chips gruppiert, werden die ersten Chips des ersten Substrats vereinzelt und werden die vereinzelten ersten Chips auf dem zweiten Substrat derart angeordnet, dass jeder der ersten Chips auf dem zweiten Substrat dem zugehörigen ersten Chip auf dem ersten Substrat eindeutig zugeordnet ist.
  • Eine Grundidee der Erfindung ist darin zu sehen, einen (vorzugsweise kongruenten) Transfer von Chips eines ersten Substrats (z.B. eines 300mm-Halbleiterwafers) auf ein zweites Substrat (z.B. ein günstiger Trägerwafer mit kleinerem Durchmesser) zu realisieren, insbesondere für eine effektivere elektronische Analyse der ersten Chips. Der Transfer erfolgt derart, dass für jeden ersten Chip auf dem zweiten Substrat eine eindeutige Zuordnung zu der Position dieses ersten Chips auf dem ersten Substrat ermöglicht ist. Anders ausgedrückt kann für jeden ersten Chip auf dem zweiten Substrat eindeutig bestimmt werden, an welcher Stelle des ersten Substrats dieser Chip vor dem Vereinzeln der Chips des ersten Substrats auf dem ersten Substrat angeordnet war.
  • Anschaulich werden unterschiedliche Chips (z.B. erste Chips, zweite Chips, dritte Chips, ...), die unterschiedlichen Entwicklungspartnern einer Entwicklungskooperation zugeordnet sein können (z.B. können die ersten Chips einem ersten Entwicklungspartner zugeordnet sein, die zweiten Chips einem zweiten Entwicklungspartner, die dritten Chips einem dritten Entwicklungspartner, ...), zunächst aus einem ersten Substrat vereinzelt. Unter einem Vereinzeln ist ein Verfahren zu verstehen, mit dem die einzelnen Chips auf dem ersten Substrat körperlich voneinander getrennt werden können, beispielsweise mittels Sägens und/oder Brechens des ersten Substrats, vorzugsweise entlang zuvor definierter Sägelinien oder Sollbruchlinien. Auch eine Kombination aus einem Aussägen und einem rückseitigen Materialabtrag des ersten Substrats (z.B. mittels Ätzens) zum Vereinzeln ist möglich.
  • Die ersten Chips des ersten Substrats werden dann auf dem zweiten Substrat entsprechend einer bestimmten geometrischen Verteilung angeordnet. Diese Anordnung, d.h. anschaulich ein Pixel-Abbild der ersten Chips auf dem ersten Substrat, wird auf ein zweites Substrat abgebildet, so dass anschaulich jeder erste Chip auf dem ersten Substrat eine entsprechende geometrische Position einnehmen kann wie später auf dem zweiten Substrat. Alternativ können die ersten Chips auf dem zweiten Wafer auch auf andere Weise ihrer früheren Position auf dem ersten Wafer zugeordnet werden, z.B. mittels einer Markierung oder indem aktuelle Chip-Positionen auf dem zweiten Substrat ehemaligen Chip-Positionen auf dem ersten Substrat in einer Tabelle bzw. Datenbank eindeutig zugeordnet sind. Eine solche Tabelle kann zum Beispiel in einem externen Speicher eines Computers abgelegt sein oder kann auf einer Speicher-Vorrichtung auf dem zweiten Chip abgelegt sein.
  • Mit anderen Worten wird vorzugsweise eine eindeutige geometrische Zuordnung zwischen der Lokalisierung (d.h. dem Ort der Anordnung) der ersten Chips auf dem ersten Substrat und der Lokalisierung der ersten Chips auf dem zweiten Substrat vorgenommen, so dass jeder erste Chip auf dem zweiten Substrat dem zugehörigen ersten Chip auf dem ersten Substrat einfach zugeordnet werden kann.
  • Die Möglichkeit des eindeutigen Zuordnens eines jeweiligen ersten Chips auf dem zweiten Substrat zu seiner ehemaligen geometrischen Position auf dem ersten Substrat ist insbesondere dann vorteilhaft, wenn die ersten Chips auf dem zweiten Substrat einer Testmessung unterzogen werden. Soll zum Beispiel die Dicke einer Gate-isolierenden Schicht eines Test-Feldeffekttransistors eines ersten Chips auf dem zweiten Substrat ermittelt werden, um die Güte eines Prozesses zum Herstellen des Test-Feldeffekttransistors des ersten Chips auf dem ersten Substrat zu überprüfen, so kann diese Dicke prozessbedingt über das erste Substrat hinweg variieren.
  • Daher ist eine positionsspezifische Zuordnung vorteilhaft, mit der für den ersten Chip auf dem zweiten Substrat ermittelt werden kann, an welcher Position auf dem ersten Substrat der untersuchte Test-Feldeffekttransistor prozessiert worden ist.
  • Die ersten Chips werden auf dem zweiten Substrat vorzugsweise mechanisch fixiert, insbesondere mittels Klebens oder unter Verwendung von Adhäsion. Auf diese Weise ist sichergestellt, dass die auf dem zweiten Substrat angebrachten ersten Chips einer wiederholten Behandlung in einem Wafer-Prober standhalten.
  • Weisen das erste Substrat und das zweite Substrat unterschiedliche Größen auf (vorzugsweise weist das erste Substrat eine größere Dimension auf als das zweite Substrat), erfolgt mit dem erfindungsgemäßen Umordnen der ersten Chips anschaulich eine Streckung bzw. Stauchung des Bilds der ersten Chips auf dem ersten Substrat auf das zweite Substrat. Sind zum Beispiel die kartesischen Koordinaten eines ersten Chips auf dem ersten Substrat x und y, so könnte eine zum Beispiel kongruente Abbildung dieses ersten Chips auf das zweite Substrat auf dem zweiten Substrat die kartesischen Koordinaten ax und by haben, wobei a und b Streckungsfaktoren sind, die vorzugsweise kleiner eins sind.
  • Anders ausgedrückt kann die Anordnung darin bestehen, dass die ersten Chips auf dem zweiten Substrat derart angeordnet werden, dass die Relativpositionen der ersten Chips auf dem zweiten Substrat ihren Relativpositionen auf dem ersten Substrat entsprechen, oder zumindest bis auf einen Skalierungsfaktor entsprechen.
  • Indem selektiv nur die ersten Chips aus dem ersten Substrat herausgelöst werden und in entsprechender Anordnung auf das zweite Substrat aufgebracht werden, können z.B. nur die einem ersten Entwicklungspartner zugeordneten Chips auf dem zweiten Substrat angeordnet werden und für eine nachfolgende Untersuchung (z.B. von Teststrukturen, die auf den ersten Chips gebildet sein können) zugänglich gemacht werden. Unabhängig von den ersten Chips können die anderen Chips simultan von anderen Entwicklungspartnern, denen diese anderen Chips zugeordnet sind, verwendet werden, um z.B. diese Chips zu untersuchen oder weiterzuentwickeln. Zum Beispiel können die einem zweiten Entwicklungspartner zugeordneten zweiten Chips in kongruenter Weise, d.h. entsprechend der Anordnung der zweiten Chips auf dem ersten Substrat, auf einem dritten Substrat angeordnet werden.
  • Eie Erfindung ermöglicht eine wesentlich effektivere Nutzung der unterschiedlichen Chips des ersten Substrats, indem anschaulich zusammengehörige Chips auf anderen Substraten (vorzugsweise kongruent) angeordnet werden.
  • Zum Beispiel können bei dem erfindungsgemäßen Verfahren Chips eines 300mm-Wafers in Sub-Chips gesägt und auf getrennte Trägerwafer mit z.B. kleinerem Durchmesser (200mm oder weniger) aufgeklebt werden. Um die Justierung der Chips zu erleichtern, können in den oder die Trägerwafer zum Beispiel gemäß einem regelmäßigen Raster Vertiefungen, beispielsweise mittels Kaliumhydroxid (KOH), geätzt werden, wodurch Ränder der Vertiefungen einen mechanischen Anschlag beim Einsetzen der Chips als erste Chips in einen jeweiligen Trägerwafer als zweites Substrat bilden. Solche Trägerwafer oder Tochterwafer sind kostengünstig, da für sie keine besonderen Eigenschaften (insbesondere keine besonderen elektronischen Anforderungen) vorauszusetzen sind. Sie können mit einfachen Prozessschritten, die aus der Mikromechanik wohlbekannt sind, vorbereitet und prozessiert werden. Nach einer Grundcharakterisierung der Teststrukturen in den Sägelinien, wie dies bei produktiver Hardware üblich ist, können die Ausgangswafer dünn geschliffen und entlang den vorgesehenen Sägelinien gesägt werden. Die Chips werden dann auf die ihnen zugeordnete Rasterposition der Tochterwafer transferiert, so dass deren relative Lage erhalten bleibt.
  • Auf den Tochterwafern sind weiterhin alle Teststrukturen für entsprechende Untersuchungen verfügbar, die wie bisher auf Wafern mit kleineren Durchmesser erfolgen können. Dadurch können alle Sub-Chips von den Entwicklungspartnern zeitlich parallel, unabhängig voneinander und ohne Einschränkungen untersucht werden. Außerdem ist ein älteres Equipment, das nicht für die Bearbeitung von modernen 300mm Wafern geeignet ist, weiterhin uneingeschränkt verwendbar. Auch bleibt die Vertraulichkeit von Teststrukturen (d.h. von unterschiedlichen Chips) gewahrt, da jedem Entwicklungspartner nur seine eigene Hardware in Form der ihm zugeordneten Chips auf einem jeweiligen ihm zugeordneten Tochtersubstrat zugänglich ist.
  • Alternativ zu einem Transfer von einem scheibenförmigen, im Wesentlichen runden 300mm Wafer auf einen scheibenförmigen, im Wesentlichen runden Trägerwafer können die Chips auch auf einem bandförmigen Träger aufgebracht werden und bedarfsweise mit einem geeigneten Probing-Equipment untersucht werden.
  • Ein wichtiger Aspekt der Erfindung besteht somit in der Aufteilung der dedizierten Chips des ersten Substrats (z.B. ein 300mm Wafer) auf eindeutig zugeordnete Positionen eines von dem ersten Substrat unterschiedlichen zweiten Substrats (eines Trägerwafers mit kleinerem Durchmesser), z.B. um mehreren unterschiedlichen Entwicklungspartnern die gleichzeitige Nutzung der Hardware zu ermöglichen und um Labor-Equipment weiterhin uneingeschränkt nutzen zu können.
  • Das Anordnen der ersten Chips auf dem zweiten Substrat erfolgt ungehäust, so dass alle Kontakte des ersten Chips auf dem zweiten Substrat (zum Beispiel für nachfolgende Testmessungen) uneingeschränkt zur Verfügung stehen. Anders ausgedrückt ist eine freie Kontaktierbarkeit der ersten Chips auf dem zweiten Substrat ermöglicht. Ein teures Gehäuse und ein kostenintensiver Packaging-Prozess sind erfindungsgemäß entbehrlich.
  • Bei Verwendung eines herkömmlichen Silizium-Wafers als zweites Substrat kann dieses zweite Substrat mit den daran mechanisch fixierten ersten Chips unter Verwendung etablierter und auf herkömmliche Silizium-Wafer angepasster Testvorrichtungen untersucht werden.
  • Bevorzugte Weiterbildungen der Erfindungen ergeben sich aus den abhängigen Ansprüchen.
  • Vorzugsweise ist das erste Substrat größer als das zweite Substrat.
  • Insbesondere kann das erste Substrat ein Wafer (z.B. ein Siliziumwafer) mit einem Durchmesser von 300mm sein, und das erste Substrat kann ein kleinerer Wafer (z.B. mit einem Durchmesser von 200mm oder weniger) sein. Dieses Größenverhältnis von erstem Substrat und zweitem Substrat ist kostensparend, da auf dem zweiten Substrat ja kleinere Chips angeordnet werden müssen als auf dem ersten Substrat und somit eine kleinere Fläche auf dem zweiten Substrat ausreichend ist. Außerdem kann eine Untersuchung der ersten Chips dann auch mit Mess-Equipment erfolgen, das nur für eine Untersuchung von Substraten geeignet ist, die kleiner sind als das erste Substrat.
  • Das erste Substrat kann ein Halbleiterwafer sein, die ersten Chips können erste elektronische Chips des Halbleiterwafers sein, und die zweiten Chips können zweite elektronische Chips des Halbleiterwafers sein.
  • Das erste Substrat kann ein Halbleiterwafer mit einem Durchmesser von 300mm sein.
  • Auch das zweite Substrat kann ein Halbleiterwafer sein, z.B. ein Halbleiterwafer mit einem Durchmesser von weniger als 300mm, vorzugsweise mit einem Durchmesser von 200mm.
  • Alternativ zu einem Vorsehen des zweiten Substrats als Halbleiterwafer kann das zweite Substrat auch als bandförmiger Träger vorgesehen werden. Gemäß dieser Ausgestaltung ist ebenfalls eine eindeutige Zuordnung von Positionen von ersten Chips auf dem bandförmigen Träger zu entsprechenden Positionen auf dem ersten Substrat ermöglicht.
  • Auf den ersten Chips kann zumindest eine Teststruktur zum Testen der Funktionalität von mindestens einem Teil des ersten Substrats gebildet sein.
  • Ein erster Chip kann Teststrukturen und zusätzlich andere integrierte Schaltkreiskomponenten enthalten oder kann nur Teststrukturen aufweisen, d.h. aus Teststrukturen bestehen.
  • Solche Testbereiche können z.B. Feldeffekttransistoren oder andere integrierte Bauelemente enthalten, die prozesstechnisch kritische Komponenten enthalten (z.B. die Gate-isolierende Schicht eines Feldeffekttransistors), welche nach einem Herstellungsprozess hinsichtlich ihrer Qualität überprüft werden sollten. Die Teststrukturen aus den ersten Chips können von dem Entwicklungspartner, dem die ersten Chips zugeordnet sind, auf den zweiten Substrat elektrisch angesteuert und untersucht werden. Somit kann die Prozessführung beim Herstellen eines Halbleiterprodukts und die Funktionalität desselben überprüft werden.
  • Die ersten Chips können einer ersten Entwicklungsinstanz zum Entwickeln von zumindest einem Teil des ersten Substrats zugeordnet werden, und die zweiten Chips können einer (von der ersten Entwicklungsinstanz unterschiedlichen) zweiten Entwicklungsinstanz zum Entwickeln von zumindest einem Teil des ersten Substrats zugeordnet werden.
  • Solche Entwicklungspartner können z.B. unterschiedliche Firmen sein, die auf unterschiedlichen Technologiegebieten tätig sind, welche gemeinsam zum Herstellen des ersten Substrats erforderlich sind. Solche Entwicklungspartner können im Rahmen einer Entwicklungskooperation unterschiedliches Know-how und technisches Wissen beitragen, um ein Halbleiterprodukt zu entwickeln und herzustellen. Indem jedem Entwicklungspartner nur die ihm zugeordneten Chips und somit Teststrukturen erfindungsgemäß zugänglich gemacht werden, kann vertrauliches Know-how eines Entwicklungspartners, das einem anderen Entwicklungspartner nicht zugänglich gemacht werden soll, geheim gehalten werden.
  • Die uneingeschränkte Verfügbarkeit der eigenen (z.B. ersten) Chips ist simultan sichergestellt.
  • Die ersten Chips können gemäß dem erfindungsgemäßen Verfahren mittels Sägens des ersten Substrats vereinzelt werden.
  • Vor dem Sägen kann das erste Substrat dünn geschliffen werden.
  • Durch das dem Sägen vorgeschaltete Dünnschleifen kann der Zeitaufwand zum Sägen verringert werden, indem zunächst das erste Substrat vorzugsweise rückseitig dünn geschliffen wird und dann ein zeitlich nur kurzes Sägen mit einer geringen Tiefe ausreichend ist.
  • Auf dem zweiten Substrat können Aufnahmebereiche zum Aufnehmen der ersten Chips gebildet werden.
  • Anders ausgedrückt können auf dem zweiten Substrat bestimmte Oberflächenbereiche derart ausgestaltet werden, dass sie dafür geeignet sind, entsprechende erste Chips aufzunehmen. Zum Beispiel können die Aufnahmebereiche Vertiefungen mit einer geometrischen Gestalt sein, in welche die ersten Chips exakt oder mit einer gewissen Toleranz hineinpassen. Die Aufnahmebereiche können z.B. rechteckförmig vorgesehen werden und können eine größere Dimension aufweisen als rechteckige erste Chips, bei welchen eine Rechtecksecke dahingehend ausgezeichnet ist, dass die ersten Chips, die aus dem ersten Substrat vereinzelt sind, entlang dieser ersten Rechtecksecke ausgerichtet werden können und z.B. links oben in einem rechteckförmigen Aufnahmebereich angeordnet werden können. Dies erleichtert das kongruente Anordnen der ersten Chips auf dem zweiten Substrat.
  • In dem zweiten Substrat kann insbesondere ein Raster aus Vertiefungen als Aufnahmebereiche gebildet werden.
  • Gemäß dieser Ausgestaltung kann z.B. eine matrixförmige Anordnung der ersten Chips auf dem ersten Substrat auf eine rasterförmige Anordnung der ersten Chips auf dem zweiten Substrat abgebildet werden.
  • Die Vertiefungen können in das erste Substrat z.B. mittels Ätzens mit Kaliumhydroxid (Kalilauge, KOH) gebildet werden.
  • Das zweite Substrat kann mit einer externen Testvorrichtung zum Testen der ersten Chips gekoppelt werden.
  • Indem die Anordnung der ersten Chips auf dem zweiten Substrat eine eindeutig zuordbare (vorzugsweise kongruente) Wiedergabe der Anordnung der ersten Chips auf dem ersten Substrat darstellt, können auch herkömmliche Testvorrichtungen zum Testen der auf den ersten Chips angeordneten Teststrukturen verwendet werden. Hierfür können Kontakte einer externen Testvorrichtung mit Kontakten zu Teststrukturen auf den ersten Chips gekoppelt werden. Solche Kontakte können zum Beispiel auf der Oberseite der Chips gebildet sein.
  • Die eindeutige Zuordnung von jedem der ersten Chips auf dem zweiten Substrat zu einem zugehörigen ersten Chip auf dem ersten Substrat kann realisiert werden, indem die ersten Chips auf dem zweiten Substrat kongruent zu der vorherigen Anordnung der ersten Chips auf dem ersten Substrat abgebildet werden. Mathematisch ausgedrückt kann dann die Anordnung der ersten Chips auf dem zweiten Substrat als Streckung der Anordnung der ersten Chips auf dem ersten Substrat angesehen werden.
  • Die eindeutige Zuordnung von jedem der ersten Chips auf dem zweiten Substrat zu einem zugehörigen ersten Chip auf dem ersten Substrat kann alternativ mittels Versehens von jedem der ersten Chips mit einer Markierung realisiert werden. Zum Beispiel kann jeder der Wafer mit einer Identifizierung versehen werden (z.B. Einritzen einer Zahl oder Beschreiben des Chips).
  • Die eindeutige Zuordnung von jedem der ersten Chips auf dem zweiten Substrat zu einem zugehörigen ersten Chip auf dem ersten Substrat kann gemäß einer anderen Alternative mittels einer Tabelle realisiert werden, in der die Zuordnung von jedem der ersten Chips auf dem ersten Substrat zu dem zugehörigen ersten Chip auf dem zweiten Substrat abgelegt wird. Eine solche Tabelle oder Datenbank kann jeder Chip-Position auf dem ersten Substrat eine zugehörige Chip-Position auf dem zweiten Substrat zuordnen.
    •
  • Ein Ausführungsbeispiel der Erfindung ist in den Figuren dargestellt und wird im Weiteren näher erläutert.
  • Es zeigen:
  • 1 einen 300mm Wafer mit einer Vielzahl von Chips und einen 200mm Wafer, auf den ein Teil der Chips des 300mm Wafers kongruent abgebildet ist,
  • 2 einen Querschnitt entlang des 200mm Wafers aus 1 entlang einer Schnittlinie A-A'.
  • Gleiche Oder ähnliche Komponenten in unterschiedlichen Figuren sind mit gleichen Bezugsziffern versehen.
  • Die Darstellungen in den Figuren sind schematisch und nicht maßstäblich.
  • Im Weiteren wird bezugnehmend auf 1 ein Verfahren zum Bilden einer zu einem 300mm Siliziumwafer 100 kongruenten Struktur von Sub-Chips 102 auf einem 200mm Siliziumwafer 111 gemäß einem bevorzugten Ausführungsbeispiel der Erfindung beschrieben.
  • In 1 ist ein 300mm Siliziumwafer 100 gezeigt, der in eine Vielzahl von elektronischen Chip-Gruppen 101 aufgeteilt ist. Jede der elektronischen Chip-Gruppen 101, in welchen jeweils ein integrierter elektronischer Schaltkreis, aufweisend einen Logik-Teilschaltkreis und einen Speicher-Teilschaltkreis (nicht gezeigt), gebildet ist, ist in neun Chips 102 bis 109 aufgeteilt. Ein erster Chip 102 ist in 1 mit dem Buchstaben A bezeichnet, ein zweiter Chip 103 mit dem Buchstaben B, ein dritter Chip 104 mit dem Buchstaben C, ein vierter Chip 105 mit dem Buchstaben D, ein fünfter Chip 106 mit dem Buchstaben E, ein sechster Chip 107 mit dem Buchstaben F, ein siebter Chip 108 mit dem Buchstaben G, ein achter Chip 109 mit einem Buchstaben H und ein neunter Chip 110 mit einem Buchstaben I. Jeder der Chips 102 bis 110 ist einem jeweiligen Entwicklungspartner zum Ausbilden einer Chip-Gruppe 100 mit einer vorgegebenen halbleitertechnologischen Funktionalität zugeordnet. Die ersten Chips 102 sind einem Entwicklungspartner A zugeordnet, die zweiten Chips 103 sind einem Entwicklungspartner B zugeordnet, ....
  • Bei einer herkömmlichen Verwendung würde der 300mm Wafer 100 in seiner Gesamtheit z.B. dem Entwicklungspartner P zugeordnet werden, der auf dem 300mm Siliziumwafer 100 Teststrukturen, die seinem Entwicklungsbereich A zugeordnet sind, durch Untersuchung der ersten Chips 102 untersuchen könnte. Alle anderen Chips B bis I liegen bei diesem Vorgehen gemäß dem Stand der Technik brach.
  • Erfindungsgemäß werden nun entlang von Sägelinien 113 nicht nur die Chips 102 bis 110 aufweisenden Chip-Gruppen 101, sondern alle Chips 102 bis 110 mittels Sägens und rückseitigen Materialabtrags aus dem 300mm Siliziumwafer 100 vereinzelt, d.h, herausgetrennt. Nachfolgend werden die jeweiligen Chips auf einem 200mm Siliziumwafer 111 in kongruenter Weise angeordnet, entsprechend der Anordnung auf dem 300mm Siliziumwafer 100. Dies ist in 1 anhand der ersten Chips 102A gezeigt, die gemäß einer Abbildung 112 von dem 300mm Siliziumwafer 100 auf zugeordnete Relativpositionen auf den 200mm Siliziumwafer 111 abgebildet werden. Mit anderen Worten entspricht die Position der ersten Chips 102A auf dem 200mm Siliziumwafer 111 den zugeordneten Positionen des jeweiligen ersten Chips 102 auf dem 300mm Siliziumwafer 100. Anders ausgedrückt bleibt die relative Anordnung der ersten Chips 102 zueinander erhalten.
  • Der 200mm Siliziumwafer 111 wird dann dem ersten Entwicklungspartner zugeordnet, welcher für die Entwicklung des ersten Chips 102A im Rahmen der Entwicklung der Chip-Gruppe 101 zuständig ist. Die auf den ersten Chips 102 angeordneten Teststrukturen (nicht gezeigt in der Figur) zum Testen der Teilfunktionalität A sind somit alle auf dem 200mm Siliziumwafer 111 angeordnet, der dem ersten Entwicklungspartner zugeordnet wird. Somit ist hinsichtlich der Entwicklungstechnologie des Entwicklungspartners A eine Geheimhaltung gegenüber den anderen Entwicklungspartnern gewährleistet, da diesen anderen Entwicklungspartnern die ersten Chips 102A auf dem 200mm Siliziumwafer 101 nicht zur Verfügung stehen.
  • Um das kongruente Anordnen der ersten Chips 102A auf dem 200mm Siliziumwafer 111 zu gewährleisten, ist auf dem 200mm Siliziumwafer 111 ein Raster 114 gebildet, das aus in Draufsicht rechteckförmigen Ausnehmungen auf dem 200mm Siliziumwafer 111 besteht. Dieses Raster dient dazu, den ersten Chips 102 beim Befestigen (z.B. Festkleben) auf dem 200mm Siliziumwafer 111 einen mechanischen Anschlag vorzugeben, so dass die Anordnung der ersten Chips 102A kongruent zu jener der ersten Chips 102A auf dem 300mm Siliziumwafer 100 mit höherer Genauigkeit gegeben ist.
  • Somit ist in 1 der kongruente Übertrag der ersten Chips 102A von dem 300mm Siliziumwafer 100 auf den Trägerwafer 110 dargestellt. In gleicher Weise werden die übrigen Chips 103 bis 110 des Ausgangswafers 100 auf anderen Trägerwafer befestigt, d.h. die zweiten Chips 103 auf einem zweiten 200mm Siliziumwafer, die dritten Chips 104 auf einem vierten 200mm Siliziumwafer, ....
  • Mit anderen Worten zeigt 1 in schematischer Darstellung die kongruente Platzierung von Chips 102 eines 300mm Wafers 100 auf einen Trägerwafer 111 mit kleinerem Durchmesser.
  • Im Weiteren wird bezugnehmend auf 2 eine Querschnittsansicht 200 eines Bereichs des 200mm Siliziumwafers 111 aus 1 gemäß der Schnittlinie A-A' beschrieben.
  • In 2 ist der 200mm Siliziumwafer 111 in Querschnittsansicht gezeigt, wobei die unterschiedlichen ersten Chips 102 auf dem 200mm Siliziumwafer 111 aufgeklebt sind. Das Raster 114 ist gebildet aus Vertiefungen, die in den 200mm Siliziumwafer 111 mittels KOH geätzt sind. Die zurückbleibenden Rasterelemente 114 bilden somit einen mechanischen Anschlag, wenn die ersten Chips 102A auf dem Raster 114 angeordnet und mittels Klebstoff 201 befestigt werden.
  • Anders ausgedrückt zeigt 2 einen Querschnitt durch den Trägerwafer 111 mit den Vertiefungen, in welche die ersten Chips 102A eingeklebt worden sind, wobei die Topologiekante 114 des Trägerwafers 111 als mechanischer Anschlag dient.
    • 100
    300 mm Siliziumwafer
    101
    Chip-Gruppen
    102
    erste Chips
    103
    zweite Chips
    104
    dritte Chips
    105
    vierte Chips
    106
    fünfte Chips
    107
    sechste Chips
    108
    siebte Chips
    109
    achte Chips
    110
    neunte Chips
    111
    200mm Siliziumwafer
    112
    Abbildung
    113
    Sägelinien
    114
    Raster
    200
    Querschnittsansicht
    201
    Klebstoff

Claims (18)

  1. Verfahren zum Anordnen von Chips eines ersten Substrats auf einem zweiten Substrat, bei dem – die Chips zumindest in erste Chips und in zweite Chips gruppiert werden; – die ersten Chips des ersten Substrats vereinzelt werden; – die vereinzelten ersten Chips auf dem zweiten Substrat derart angeordnet werden, dass jeder der ersten Chips auf dem zweiten Substrat dem zugehörigen ersten Chip auf dem ersten Substrat eindeutig zugeordnet ist.
  2. Verfahren nach Anspruch 1, bei dem das erste Substrat größer ist als das zweite Substrat.
  3. Verfahren nach Anspruch 1 oder 2, bei dem das erste Substrat ein Halbleiterwafer ist.
  4. Verfahren nach Anspruch 3, bei dem das erste Substrat ein Halbleiterwafer mit einem Durchmesser von 300 mm ist.
  5. Verfahren nach einem der Ansprüche 1 bis 4, bei dem das zweite Substrat ein Halbleiterwafer ist.
  6. Verfahren nach Anspruch 5, bei dem das zweite Substrat ein Halbleiterwafer mit einem Durchmesser von weniger als 300 mm, vorzugsweise mit einem Durchmesser von 200 mm, ist.
  7. Verfahren nach einem der Ansprüche 1 bis 6, bei dem das zweite Substrat ein bandförmiger Träger ist.
  8. Verfahren nach einem der Ansprüche 1 bis 7, bei dem auf den ersten Chips zumindest eine Teststruktur zum Testen der Funktionalität von zumindest einem Teil des ersten Substrats gebildet ist.
  9. Verfahren nach einem der Ansprüche 1 bis 8, bei dem die ersten Chips einer ersten Entwicklungsinstanz zum Entwickeln von zumindest einem Teil des ersten Substrats zugeordnet werden, und bei dem die zweiten Chips einer zweiten Entwicklungsinstanz zum Entwickeln von zumindest einem Teil des ersten Substrats zugeordnet werden.
  10. Verfahren nach einem der Ansprüche 1 bis 9, bei dem die ersten Chips mittels Sägens des ersten Substrats vereinzelt werden.
  11. Verfahren nach Anspruch 10, bei dem vor dem Sägen das erste Substrat dünngeschliffen wird.
  12. Verfahren nach einem der Ansprüche 1 bis 11, bei dem auf dem zweiten Substrat Aufnahmebereiche zum Aufnehmen der ersten Chips gebildet werden.
  13. Verfahren nach Anspruch 12, bei dem in dem zweiten Substrat ein Raster aus Vertiefungen als Aufnahmebereiche gebildet wird.
  14. Verfahren nach Anspruch 13, bei dem in dem zweiten Substrat die Vertiefungen mittels Ätzens mit Kaliumhydroxid gebildet werden.
  15. Verfahren nach einem der Ansprüche 1 bis 14, bei dem das zweite Substrat mit einer externen Test-Vorrichtung zum Testen der ersten Chips gekoppelt wird.
  16. Verfahren nach einem der Ansprüche 1 bis 15, bei dem die eindeutige Zuordnung von jedem der ersten Chips auf dem zweiten Substrat zu einem zugehörigen ersten Chip auf dem ersten Substrat realisiert wird, indem die ersten Chips auf dem zweiten Substrat kongruent zu der vorherigen Anordnung der ersten Chips auf dem ersten Substrat abgebildet werden.
  17. Verfahren nach einem der Ansprüche 1 bis 15, bei dem die eindeutige Zuordnung von jedem der ersten Chips auf dem zweiten Substrat zu einem zugehörigen ersten Chip auf dem ersten Substrat mittels Versehens von jedem der ersten Chips mit einer Markierung realisiert wird.
  18. Verfahren nach einem der Ansprüche 1 bis 15, bei dem die eindeutige Zuordnung von jedem der ersten Chips auf dem zweiten Substrat zu einem zugehörigen ersten Chip auf dem ersten Substrat mittels einer Tabelle realisiert wird, in der die Zuordnung von jedem der ersten Chips auf dem ersten Substrat zu dem zugehörigen ersten Chip auf dem zweiten Substrat abgelegt wird.
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US11/144,392 US7772039B2 (en) 2004-06-04 2005-06-03 Procedure for arranging chips of a first substrate on a second substrate
JP2005164851A JP4359576B2 (ja) 2004-06-04 2005-06-03 第２の基板上に第１の基板のチップを配置する方法
CNB2005100765095A CN100416789C (zh) 2004-06-04 2005-06-06 将在第一衬底上的芯片排列在第二和第三衬底上的方法
US12/152,925 US7652493B2 (en) 2004-06-04 2008-05-19 Test arrangement having chips of a first substrate on a second substrate and chips of the second substrate on a third substrate
JP2008271440A JP2009076924A (ja) 2004-06-04 2008-10-21 第２の基板上に第１の基板のチップを配置する方法

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006034599A1 (de) * 2006-07-26 2008-01-31 Infineon Technologies Ag Verfahren zum Gruppieren und zum Verschalten aus einem Wafer gefertigter Halbleiterchips
DE102015112962A1 (de) * 2015-08-06 2017-02-09 Osram Opto Semiconductors Gmbh Verfahren zum Anordnen einer Vielzahl von Halbleiterstrukturelementen auf einem Träger und Träger mit einer Vielzahl von Halbleiterstrukturelementen
DE102016116345A1 (de) 2016-09-01 2018-03-01 Infineon Technologies Ag Verfahren für das zusammenbauen von halbleiterbauelementen

Families Citing this family (170)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4538064B2 (ja) * 2008-07-25 2010-09-08 株式会社東芝 磁気記録媒体の製造方法
JP4468469B2 (ja) * 2008-07-25 2010-05-26 株式会社東芝 磁気記録媒体の製造方法
JP4489132B2 (ja) * 2008-08-22 2010-06-23 株式会社東芝 磁気記録媒体の製造方法
JP4551957B2 (ja) 2008-12-12 2010-09-29 株式会社東芝 磁気記録媒体の製造方法
JP4568367B2 (ja) * 2009-02-20 2010-10-27 株式会社東芝 磁気記録媒体の製造方法
JP4575499B2 (ja) * 2009-02-20 2010-11-04 株式会社東芝 磁気記録媒体の製造方法
JP4575498B2 (ja) * 2009-02-20 2010-11-04 株式会社東芝 磁気記録媒体の製造方法
US8436635B2 (en) * 2009-09-01 2013-05-07 Texas Instruments Incorporated Semiconductor wafer having test modules including pin matrix selectable test devices
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US12027518B1 (en) 2009-10-12 2024-07-02 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US11984445B2 (en) 2009-10-12 2024-05-14 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
JP5638218B2 (ja) * 2009-10-15 2014-12-10 三菱電機株式会社 半導体装置およびその製造方法
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
JP5238780B2 (ja) 2010-09-17 2013-07-17 株式会社東芝 磁気記録媒体とその製造方法及び磁気記録装置
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US12094892B2 (en) 2010-10-13 2024-09-17 Monolithic 3D Inc. 3D micro display device and structure
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US12080743B2 (en) 2010-10-13 2024-09-03 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11984438B2 (en) 2010-10-13 2024-05-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US12033884B2 (en) 2010-11-18 2024-07-09 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US12068187B2 (en) 2010-11-18 2024-08-20 Monolithic 3D Inc. 3D semiconductor device and structure with bonding and DRAM memory cells
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US12100611B2 (en) 2010-11-18 2024-09-24 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US9331230B2 (en) * 2012-10-30 2016-05-03 Cbrite Inc. LED die dispersal in displays and light panels with preserving neighboring relationship
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US12051674B2 (en) 2012-12-22 2024-07-30 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US12094965B2 (en) 2013-03-11 2024-09-17 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US12100646B2 (en) 2013-03-12 2024-09-24 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US12094829B2 (en) 2014-01-28 2024-09-17 Monolithic 3D Inc. 3D semiconductor device and structure
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US20160131702A1 (en) * 2014-11-10 2016-05-12 Teradyne, Inc. Assembling devices for probe card testing
US10381328B2 (en) * 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
DE112016004265T5 (de) 2015-09-21 2018-06-07 Monolithic 3D Inc. 3d halbleitervorrichtung und -struktur
US12100658B2 (en) 2015-09-21 2024-09-24 Monolithic 3D Inc. Method to produce a 3D multilayer semiconductor device and structure
US11978731B2 (en) 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
CN105225968B (zh) * 2015-10-13 2019-01-29 株洲南车时代电气股份有限公司 自动化芯片分离贴装方法
US12120880B1 (en) 2015-10-24 2024-10-15 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US12016181B2 (en) 2015-10-24 2024-06-18 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US12035531B2 (en) 2015-10-24 2024-07-09 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US11991884B1 (en) 2015-10-24 2024-05-21 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
JP6858452B2 (ja) * 2017-06-23 2021-04-14 株式会社ディスコ 識別マーク付きウェーハ治具
WO2020051410A1 (en) * 2018-09-06 2020-03-12 Board Of Regents, The University Of Texas System Nanofabrication and design techniques for 3d ics and configurable asics
KR102536269B1 (ko) * 2018-09-14 2023-05-25 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US11699677B2 (en) * 2020-06-30 2023-07-11 Openlight Photonics, Inc. Die-to-wafer bonding utilizing micro-transfer printing
CN112974272B (zh) * 2021-02-01 2023-06-06 广东利扬芯片测试股份有限公司 芯片测试结果bin项分类系统及其分类方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4021276A (en) * 1975-12-29 1977-05-03 Western Electric Company, Inc. Method of making rib-structure shadow mask for ion implantation
US4510673A (en) * 1983-06-23 1985-04-16 International Business Machines Corporation Laser written chip identification method
JPH11307618A (ja) * 1998-04-27 1999-11-05 Omron Corp ベアチップ固定台
EP1150552A2 (de) * 2000-04-24 2001-10-31 Sony Corporation Elektronische Bauteile in Chipform und Verfahren zu ihrer Herstellung, eine Pseudo Wafer dafür und Verfahren zu dessen Herstellung
US20020017708A1 (en) * 1999-03-24 2002-02-14 Fujitsu Limited Method for manufacturing multi-kind and small quantity semiconductor products in a mass-production line and system thereof
JP2003078069A (ja) * 2001-09-05 2003-03-14 Sony Corp マルチチップモジュール作製用の疑似ウエハ、及びその作製方法
DE10219346A1 (de) * 2002-04-30 2003-11-20 Osram Opto Semiconductors Gmbh Verfahren zum Abbilden von Eigenschaften von einer Mehrzahl auf einem Wafer angeordneter Funktionschips und Wafer mit einer Mehrzahl von Funktionschips und Referenzchips
JP2004115044A (ja) * 2002-09-25 2004-04-15 Toppan Forms Co Ltd ベアチップ実装用トレイ及びこれを用いたベアチップ実装方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4941255A (en) * 1989-11-15 1990-07-17 Eastman Kodak Company Method for precision multichip assembly
US6020750A (en) * 1997-06-26 2000-02-01 International Business Machines Corporation Wafer test and burn-in platform using ceramic tile supports
US6216055B1 (en) * 1997-12-16 2001-04-10 Texas Instruments Incorporated Partial semiconductor wafer processing
US6173750B1 (en) * 1998-02-18 2001-01-16 Hover-Davis, Inc. Method and apparatus for removing die from a wafer and conveying die to a pickup location
JP2000100882A (ja) * 1998-09-18 2000-04-07 Hitachi Ltd 半導体装置の製造方法とその検査方法、及び、それらの方法に用いる冶具
US6210983B1 (en) * 1998-10-21 2001-04-03 Texas Instruments Incorporated Method for analyzing probe yield sensitivities to IC design
US6278193B1 (en) * 1998-12-07 2001-08-21 International Business Machines Corporation Optical sensing method to place flip chips
FR2794443B1 (fr) 1999-06-02 2001-06-22 Commissariat Energie Atomique Procede de transfert d'elements et dispositif permettant ledit transfert
JP2001176892A (ja) * 1999-12-15 2001-06-29 Shinkawa Ltd ダイボンディング方法及びその装置
US6576923B2 (en) * 2000-04-18 2003-06-10 Kla-Tencor Corporation Inspectable buried test structures and methods for inspecting the same
JP3631956B2 (ja) * 2000-05-12 2005-03-23 富士通株式会社 半導体チップの実装方法
US6686657B1 (en) * 2000-11-07 2004-02-03 Eaglestone Partners I, Llc Interposer for improved handling of semiconductor wafers and method of use of same
JP3988878B2 (ja) * 2001-03-02 2007-10-10 東レエンジニアリング株式会社 チップ実装方法およびその装置
DE20116653U1 (de) * 2001-05-07 2002-01-03 Esec Trading S.A., Cham Montageautomat für die Plazierung eines Halbleiterchips als Flipchip auf einem Substrat
JP3782688B2 (ja) 2001-08-08 2006-06-07 日本電信電話株式会社 応答回線割当て方法及びセンタ局並びに記録媒体
US6794272B2 (en) * 2001-10-26 2004-09-21 Ifire Technologies, Inc. Wafer thinning using magnetic mirror plasma
JP3842668B2 (ja) 2002-02-26 2006-11-08 日立マクセル株式会社 半導体検査装置
KR20040086869A (ko) * 2003-03-22 2004-10-13 삼성전자주식회사 다양한 형태의 반도체 칩을 제조하기 위한 웨이퍼 절단 방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4021276A (en) * 1975-12-29 1977-05-03 Western Electric Company, Inc. Method of making rib-structure shadow mask for ion implantation
US4510673A (en) * 1983-06-23 1985-04-16 International Business Machines Corporation Laser written chip identification method
JPH11307618A (ja) * 1998-04-27 1999-11-05 Omron Corp ベアチップ固定台
US20020017708A1 (en) * 1999-03-24 2002-02-14 Fujitsu Limited Method for manufacturing multi-kind and small quantity semiconductor products in a mass-production line and system thereof
EP1150552A2 (de) * 2000-04-24 2001-10-31 Sony Corporation Elektronische Bauteile in Chipform und Verfahren zu ihrer Herstellung, eine Pseudo Wafer dafür und Verfahren zu dessen Herstellung
JP2003078069A (ja) * 2001-09-05 2003-03-14 Sony Corp マルチチップモジュール作製用の疑似ウエハ、及びその作製方法
DE10219346A1 (de) * 2002-04-30 2003-11-20 Osram Opto Semiconductors Gmbh Verfahren zum Abbilden von Eigenschaften von einer Mehrzahl auf einem Wafer angeordneter Funktionschips und Wafer mit einer Mehrzahl von Funktionschips und Referenzchips
JP2004115044A (ja) * 2002-09-25 2004-04-15 Toppan Forms Co Ltd ベアチップ実装用トレイ及びこれを用いたベアチップ実装方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006034599A1 (de) * 2006-07-26 2008-01-31 Infineon Technologies Ag Verfahren zum Gruppieren und zum Verschalten aus einem Wafer gefertigter Halbleiterchips
DE102006034599B4 (de) * 2006-07-26 2010-01-21 Infineon Technologies Ag Verfahren zum Verschalten aus einem Wafer gefertigter Halbleiterchips
DE102015112962A1 (de) * 2015-08-06 2017-02-09 Osram Opto Semiconductors Gmbh Verfahren zum Anordnen einer Vielzahl von Halbleiterstrukturelementen auf einem Träger und Träger mit einer Vielzahl von Halbleiterstrukturelementen
US10381311B2 (en) 2015-08-06 2019-08-13 Osram Opto Semiconductors Gmbh Method of arranging a plurality of semiconductor structural elements on a carrier and carrier comprising a plurality of semiconductor structural elements
DE102015112962B4 (de) 2015-08-06 2021-07-22 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zum Anordnen einer Vielzahl von Halbleiterstrukturelementen auf einem Träger und Träger mit einer Vielzahl von Halbleiterstrukturelementen
DE102016116345A1 (de) 2016-09-01 2018-03-01 Infineon Technologies Ag Verfahren für das zusammenbauen von halbleiterbauelementen
DE102016116345B4 (de) * 2016-09-01 2018-05-09 Infineon Technologies Ag Verfahren für das zusammenbauen von halbleiterbauelementen

Also Published As

Publication number Publication date
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US7772039B2 (en) 2010-08-10
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US20080217615A1 (en) 2008-09-11
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JP2009076924A (ja) 2009-04-09

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