JPS6247142A - 半導体装置のマ−キング法 - Google Patents
半導体装置のマ−キング法Info
- Publication number
- JPS6247142A JPS6247142A JP18761385A JP18761385A JPS6247142A JP S6247142 A JPS6247142 A JP S6247142A JP 18761385 A JP18761385 A JP 18761385A JP 18761385 A JP18761385 A JP 18761385A JP S6247142 A JPS6247142 A JP S6247142A
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- JP
- Japan
- Prior art keywords
- marking
- area
- wafer
- mark
- tester
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- Pending
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の電気的特性試験後のマーキング法
に関し、特に半導体装置の電気的特性試験後の結果を半
導体基板にマーキングする方法に関する。
に関し、特に半導体装置の電気的特性試験後の結果を半
導体基板にマーキングする方法に関する。
従来、この種のマーキングはインクマーキング。
スクラッチマーキング、レーザーマーキンブト言われる
マーキング方法が行われている。
マーキング方法が行われている。
このマーキングとは半導体基板（以後ウェハーと呼ぶ）
に形成された半導体装置（以後ＩＣと呼ぶ）を半導体試
験装置（以後ＩＣテスターと呼ぶ）により電気的特性試
験を行った結果に基づいて良品と不良品とを判別するた
めに不良品に対してマーキングを行っている。
に形成された半導体装置（以後ＩＣと呼ぶ）を半導体試
験装置（以後ＩＣテスターと呼ぶ）により電気的特性試
験を行った結果に基づいて良品と不良品とを判別するた
めに不良品に対してマーキングを行っている。
上述した従来のマーキング方法はいずれの方法において
もＩＣテスターにより電気的特性が不良と判断されたＩ
Ｃに対してマーキングを行っており、マーキング装置の
故障あるいはＩＣテスターの故障、又場合によっては、
ＩＣテスターに電気的特性の判定基準を入力する際、間
違えて入力すると言うトラブルの発生することがある。
もＩＣテスターにより電気的特性が不良と判断されたＩ
Ｃに対してマーキングを行っており、マーキング装置の
故障あるいはＩＣテスターの故障、又場合によっては、
ＩＣテスターに電気的特性の判定基準を入力する際、間
違えて入力すると言うトラブルの発生することがある。
このようなことが発生すると、本来良品のＩＣにマーキ
ングしたりあるいは不良品のＩＣにマーキングをしなか
ったりすることが起こり、信頼性の高いＩＣを製造する
ことができなくなる。この他にもインクマーキングでは
インクの粘度管理が非常に難しく、粘度が低いとインク
のボタ落ちが起こり、良品、不良品に関係なく、わずか
な振動でマーキングされてし捷う。
ングしたりあるいは不良品のＩＣにマーキングをしなか
ったりすることが起こり、信頼性の高いＩＣを製造する
ことができなくなる。この他にもインクマーキングでは
インクの粘度管理が非常に難しく、粘度が低いとインク
のボタ落ちが起こり、良品、不良品に関係なく、わずか
な振動でマーキングされてし捷う。
またスクラッチマーキングではＩＣの回路ノくターンに
よりマーキンク跡が目視ではほとんど見えなくなってし
まうこともあり、このようなＩＣでは目視による良品、
不良品の判別作業が困難である。
よりマーキンク跡が目視ではほとんど見えなくなってし
まうこともあり、このようなＩＣでは目視による良品、
不良品の判別作業が困難である。
マーキングのｌ・ラブルについてはこの他数多くあるが
、これらのトラブルが全て解決されたと仮定してもウニ
／Ｓ−十のＩＣを一度マーキングされた後に再度行うこ
とは通常はできない。なぜならば、スクラッチマーキン
グではすでにＩＣがマーキングすることにより破壊され
ており、インクマーキングにおいてはインクを洗い落と
すのは大変面倒であり、量産レベルで行える作業ではな
い。
、これらのトラブルが全て解決されたと仮定してもウニ
／Ｓ−十のＩＣを一度マーキングされた後に再度行うこ
とは通常はできない。なぜならば、スクラッチマーキン
グではすでにＩＣがマーキングすることにより破壊され
ており、インクマーキングにおいてはインクを洗い落と
すのは大変面倒であり、量産レベルで行える作業ではな
い。
本発明は一度マーキングされた後に再度のマーキングを
可能にしたマーキング法を提供するものである。
可能にしたマーキング法を提供するものである。
次に本発明の一実施例について図面を参照して説明する
。
。
第１図において、ウエノ・−１の周辺一部にし１、正常
な形状のＩＣ２が形成されない空スペースが存在する。
な形状のＩＣ２が形成されない空スペースが存在する。
そこで本発明はこの空スペースにマーキング領域３，６
，８．９ ｉ設定し、この領域に各半導体装置に対する
マークを一括して施すものである。
，８．９ ｉ設定し、この領域に各半導体装置に対する
マークを一括して施すものである。
第２，３図はウエノ１−搭載台７上のウエノ・−１に設
定したマーキング領域３にレーザ光５により大きさ１０
〜５０ｐｍでマーキングピッチＩ Ｆ）〜５０μ７ン２
でマーキンクされた様子を表す。
定したマーキング領域３にレーザ光５により大きさ１０
〜５０ｐｍでマーキングピッチＩ Ｆ）〜５０μ７ン２
でマーキンクされた様子を表す。
第４図はＩＣテスター１０によりＩＣの電気的特性試験
を行っている様子を表している。
を行っている様子を表している。
先に第４図のようにＩＣテスター１０とプローバ１３の
ウェハー搭載台７に搭載されたウェハー１とをプローブ
カード１１を通し接続し、制御部１２からの指令に基づ
いてＩＣ２の電気的特性試験を行いウェハーｌ−七のど
のＩＣ２が不良品であったかをＩＣテスター１０に記憶
する。これはウェハー１上の最初に試験したＩＣ２の座
標位置をｘ＝ｏ 、 ｙ＝。
ウェハー搭載台７に搭載されたウェハー１とをプローブ
カード１１を通し接続し、制御部１２からの指令に基づ
いてＩＣ２の電気的特性試験を行いウェハーｌ−七のど
のＩＣ２が不良品であったかをＩＣテスター１０に記憶
する。これはウェハー１上の最初に試験したＩＣ２の座
標位置をｘ＝ｏ 、 ｙ＝。
とし、不良品のＩＣ２がＸＹ各々何個目のＩＣ２のとき
に良品のＩＣ２があったかをＩＣテスター１０のメモリ
ーに記憶させる方法をとれば良い。このようにしてＩＣ
２の試験を次々に繰り返しウェハーｌ−Ｆの全ＩＣ２を
試験する。
に良品のＩＣ２があったかをＩＣテスター１０のメモリ
ーに記憶させる方法をとれば良い。このようにしてＩＣ
２の試験を次々に繰り返しウェハーｌ−Ｆの全ＩＣ２を
試験する。
その後マーキング領域３の範囲内にレーザー光５により
ウェハー１上の不良ＩＣ２の位置と相対するように不良
マーク４をマーキングする。このレーザ光５でマーキン
グするときのマーキンク跡の大きさ１０．ｌｊｍ’〜５
０μンにして、不良マーク４のピッチも１０１ｔηＩ〜
５０／１ｍ、’位が適していると思われる。
ウェハー１上の不良ＩＣ２の位置と相対するように不良
マーク４をマーキングする。このレーザ光５でマーキン
グするときのマーキンク跡の大きさ１０．ｌｊｍ’〜５
０μンにして、不良マーク４のピッチも１０１ｔηＩ〜
５０／１ｍ、’位が適していると思われる。
たとえば、ＩＣ２の大きさが通常３〜５ ｍｍ’であり
、５インチウェハーに３ ｍｍ’のＩＣ２に横一列に並
べても約４１個分である。これに１０１１ｍの大きさの
マーキングを全部行ったとしても４１０μｍの領域があ
れば、充分にマーキングが行える。
、５インチウェハーに３ ｍｍ’のＩＣ２に横一列に並
べても約４１個分である。これに１０１１ｍの大きさの
マーキングを全部行ったとしても４１０μｍの領域があ
れば、充分にマーキングが行える。
このマーキング領域（」ウェハー１−）：にＩＣ２を形
成し正常な形状のＩＣ２が形成できない領域があるので
、この領域をマーキング領域として利用する。
成し正常な形状のＩＣ２が形成できない領域があるので
、この領域をマーキング領域として利用する。
マーキング領域はいくつか決めておき再試験を行う時は
マーキング領域６にマーキングする。
マーキング領域６にマーキングする。
このようにしてマーキングされたウエノ・−１は次工程
で各ＩＣ２に切断された後、マーキング領域６をレーザ
ーあるいはパターン認識を利用し、不良マーク４を読み
取る。もし、良品マークが１個もない場合にはマーキン
グ領域３を同様に読み取り、不良マークに対応するＩＣ
２′ｆｆ：自動選別することができる。
で各ＩＣ２に切断された後、マーキング領域６をレーザ
ーあるいはパターン認識を利用し、不良マーク４を読み
取る。もし、良品マークが１個もない場合にはマーキン
グ領域３を同様に読み取り、不良マークに対応するＩＣ
２′ｆｆ：自動選別することができる。
以上に説明したように本発明はＩＣ２に直接マーキング
しないため、何回でもウエノ・−上のＩＣの試験が可能
となり、かつ従来人手によって行わハでいた良品ＩＣの
選別作業を自動化できる。又従来ＩＣをパッケージに組
み立ててからＩＣテスターでスピード分類を行うための
試験をして分類されたものにスピード区分捺印を行って
いたが、本発明によれば、上記のような場合にウェハー
状態でスピード分類の試験もいっしょに行い、スピー
ドの分類をマーキング領域にマークすることにより、マ
ーク別に組み立てをすれば、直ちにスピー ド区分捺印
ができるようになるので、従来行っていたＩＣ組み立て
後のスピード分類のための試験を行う必要がなくなり、
ＩＣの製造工程が短縮できる効果を有するものである。
しないため、何回でもウエノ・−上のＩＣの試験が可能
となり、かつ従来人手によって行わハでいた良品ＩＣの
選別作業を自動化できる。又従来ＩＣをパッケージに組
み立ててからＩＣテスターでスピード分類を行うための
試験をして分類されたものにスピード区分捺印を行って
いたが、本発明によれば、上記のような場合にウェハー
状態でスピード分類の試験もいっしょに行い、スピー
ドの分類をマーキング領域にマークすることにより、マ
ーク別に組み立てをすれば、直ちにスピー ド区分捺印
ができるようになるので、従来行っていたＩＣ組み立て
後のスピード分類のための試験を行う必要がなくなり、
ＩＣの製造工程が短縮できる効果を有するものである。
第１図は本発明のマーキング法のマーキング領域を形成
したウェハーを示す正面図、第２図はマーキング領域に
マーキングした様子を表す正面図、第３図はウェハーの
マーキング領域にマーキングしている図、第４図はＩＣ
テスターとプローバを使用しＩＣｉ測定している図であ
る。 ｌ・・・ウェハー、２・・・Ｉ Ｃ，３，６，Ｂ、ｇ・
マーキング領域、４ ・不良マーク、５・・・レーザ光
、７ ・ウェハー搭載台、１０・・ＩＣテスター、１１
・・・プローブカード、１２・・・制御部、１３・・プ
ローバ特許出願人 日本電気株式会社 第４図
したウェハーを示す正面図、第２図はマーキング領域に
マーキングした様子を表す正面図、第３図はウェハーの
マーキング領域にマーキングしている図、第４図はＩＣ
テスターとプローバを使用しＩＣｉ測定している図であ
る。 ｌ・・・ウェハー、２・・・Ｉ Ｃ，３，６，Ｂ、ｇ・
マーキング領域、４ ・不良マーク、５・・・レーザ光
、７ ・ウェハー搭載台、１０・・ＩＣテスター、１１
・・・プローブカード、１２・・・制御部、１３・・プ
ローバ特許出願人 日本電気株式会社 第４図
Claims (1)
- （１）電気的な特性試験結果に基づいて半導体基板上の
半導体装置にマーキングを施す半導体装置のマーキング
法において、半導体基板の周辺一部の空スペース内にマ
ーキング領域を設定し、該マーキング領域内に一括して
マーキングを施すことを特徴とする半導体装置のマーキ
ング法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18761385A JPS6247142A (ja) | 1985-08-27 | 1985-08-27 | 半導体装置のマ−キング法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18761385A JPS6247142A (ja) | 1985-08-27 | 1985-08-27 | 半導体装置のマ−キング法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6247142A true JPS6247142A (ja) | 1987-02-28 |
Family
ID=16209170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18761385A Pending JPS6247142A (ja) | 1985-08-27 | 1985-08-27 | 半導体装置のマ−キング法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6247142A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05144891A (ja) * | 1991-11-20 | 1993-06-11 | Nec Kyushu Ltd | 半導体装置用マツピングデータ・マーキングユニツト |
| JPH05190614A (ja) * | 1992-01-13 | 1993-07-30 | Nec Kyushu Ltd | マッピングデータの保存方法 |
| US5350715A (en) * | 1991-11-12 | 1994-09-27 | Samsung Electronics Co., Ltd. | Chip identification scheme |
| US5633173A (en) * | 1994-07-14 | 1997-05-27 | Hyundai Electronics Industries Co., Ltd. | Method for detecting wafer defects |
| CN100465612C (zh) * | 2005-06-10 | 2009-03-04 | 联华电子股份有限公司 | 缺陷检测方法 |
-
1985
- 1985-08-27 JP JP18761385A patent/JPS6247142A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5350715A (en) * | 1991-11-12 | 1994-09-27 | Samsung Electronics Co., Ltd. | Chip identification scheme |
| JPH05144891A (ja) * | 1991-11-20 | 1993-06-11 | Nec Kyushu Ltd | 半導体装置用マツピングデータ・マーキングユニツト |
| JPH05190614A (ja) * | 1992-01-13 | 1993-07-30 | Nec Kyushu Ltd | マッピングデータの保存方法 |
| US5633173A (en) * | 1994-07-14 | 1997-05-27 | Hyundai Electronics Industries Co., Ltd. | Method for detecting wafer defects |
| CN100465612C (zh) * | 2005-06-10 | 2009-03-04 | 联华电子股份有限公司 | 缺陷检测方法 |
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