JPS59125636A - 集積回路の試験装置及びその方法 - Google Patents
集積回路の試験装置及びその方法Info
- Publication number
- JPS59125636A JPS59125636A JP22867482A JP22867482A JPS59125636A JP S59125636 A JPS59125636 A JP S59125636A JP 22867482 A JP22867482 A JP 22867482A JP 22867482 A JP22867482 A JP 22867482A JP S59125636 A JPS59125636 A JP S59125636A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- integrated circuit
- integrated circuits
- marking
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は集積回路の試験装置及びその方法に係り、特に
ウェハープローハによって測定されたウェハー等の試験
データの特性識別又はマーキングに関するものである。
ウェハープローハによって測定されたウェハー等の試験
データの特性識別又はマーキングに関するものである。
（２）技術の背景
気相成長、フォトエツチング、拡散、アルミニウム蒸着
等の完了したウェハーは通富、つｌバーの試験、ウェハ
ーの分割、チップの取り付り、結線、封入の工程をへて
パッケージされるが、ウェハーの試験工程に於ては、集
積回路の直流試験や特性試験が行なわれる。
等の完了したウェハーは通富、つｌバーの試験、ウェハ
ーの分割、チップの取り付り、結線、封入の工程をへて
パッケージされるが、ウェハーの試験工程に於ては、集
積回路の直流試験や特性試験が行なわれる。
このよう；ざ試験は一般にウェハーのチップ毎に数十乃
至数百の項目について、ＩＣデスクと呼ばれる自動測定
器により行われる。このような試験装置は一般にウェハ
ープローバ或いはダイソータと呼ばれＸ、Ｙ軸並に回転
方向の位置合せと自動送りの出来るウェハーの載置され
るステージとプローブカーｌ−とを有し、ステージを順
次移動させ、ブｌ：］−フ′カーＦカくチップとリング
インザートを介して自動測定器と電気的に接続しチップ
の特性試験を行っている。 更に、チップの不良回路を
選別するためにインカー又はマーキング装置がウエハー
プローハに配設されている。
至数百の項目について、ＩＣデスクと呼ばれる自動測定
器により行われる。このような試験装置は一般にウェハ
ープローバ或いはダイソータと呼ばれＸ、Ｙ軸並に回転
方向の位置合せと自動送りの出来るウェハーの載置され
るステージとプローブカーｌ−とを有し、ステージを順
次移動させ、ブｌ：］−フ′カーＦカくチップとリング
インザートを介して自動測定器と電気的に接続しチップ
の特性試験を行っている。 更に、チップの不良回路を
選別するためにインカー又はマーキング装置がウエハー
プローハに配設されている。
不良回路へのマーキング方法としては種々のものが提案
され、例えばチップ上のバンドと並設してマーキングパ
ッドを２００μｍＸ２００μｍ程度の大きさに設け、不
良品はインカーでインクによる印を付けるとか、レーザ
でマーキングバンド部分を焼くとか、或いはソレノイド
により、プローブニードルを駆動し傷をつける等の方法
がとられている。
され、例えばチップ上のバンドと並設してマーキングパ
ッドを２００μｍＸ２００μｍ程度の大きさに設け、不
良品はインカーでインクによる印を付けるとか、レーザ
でマーキングバンド部分を焼くとか、或いはソレノイド
により、プローブニードルを駆動し傷をつける等の方法
がとられている。
（３）従来技術と問題点
叙上の如きマーキング装置は通常第１図に示す如く配設
されている。
されている。
第１図は試験装置の路線的側断面図であり、１はウェハ
ーフｉローハ゛でステージ３はＸＹ方向と回転方向の位
置合せ等が可能で且つ自動送り出来るようになされ、ウ
ェハ４は真空チャック等に固定され、プローブカード５
がウェハ上のチップとリングインザート７を介してＩＣ
テスタである自動測定器２に接続され測定終了後、チャ
ック３が所定の量だけ移動し、次のチップの測定を行う
。この時、不合格と判定したチップ（移動前）は、゛７
−カ又はインカー６が作動してチップのマーキングパッ
ドに印をつける。かかるマーキングは自動測定器２から
の制御信号によって行なわれ、またインカー６とウェハ
プローハフが一体的に構成されているため連続して測定
を行なうことかできず装置の稼動率があがらないという
問題がある。更にチップにマーキングを施す場合、ウエ
ハープローハ１のチップ４上には自動測定器２が重ねら
れる。これはチップの測定が高速で行なわなりればなら
ない関係上、リードの引き回しを少くするためである。
ーフｉローハ゛でステージ３はＸＹ方向と回転方向の位
置合せ等が可能で且つ自動送り出来るようになされ、ウ
ェハ４は真空チャック等に固定され、プローブカード５
がウェハ上のチップとリングインザート７を介してＩＣ
テスタである自動測定器２に接続され測定終了後、チャ
ック３が所定の量だけ移動し、次のチップの測定を行う
。この時、不合格と判定したチップ（移動前）は、゛７
−カ又はインカー６が作動してチップのマーキングパッ
ドに印をつける。かかるマーキングは自動測定器２から
の制御信号によって行なわれ、またインカー６とウェハ
プローハフが一体的に構成されているため連続して測定
を行なうことかできず装置の稼動率があがらないという
問題がある。更にチップにマーキングを施す場合、ウエ
ハープローハ１のチップ４上には自動測定器２が重ねら
れる。これはチップの測定が高速で行なわなりればなら
ない関係上、リードの引き回しを少くするためである。
このため、マーカ６がチップにマーキングを施す状態を
目視することが出来ない欠点がちった。
目視することが出来ない欠点がちった。
また、マーカ６をＸ、Ｙ或いはＺ方向へ移動させて、不
良チップの２００ ｐ ｍ Ｘ ２００μｍ程度の大き
さのマーキングパッドにスクラッチやインクの印をつげ
るにはマーカの移動手段を極めて精密に作動させなけれ
ばならず、マーキングバンド以外の場所にスクラッチを
つけると、不良品の後日のデータチェック等にも問題を
残すことになる。
良チップの２００ ｐ ｍ Ｘ ２００μｍ程度の大き
さのマーキングパッドにスクラッチやインクの印をつげ
るにはマーカの移動手段を極めて精密に作動させなけれ
ばならず、マーキングバンド以外の場所にスクラッチを
つけると、不良品の後日のデータチェック等にも問題を
残すことになる。
インカー等でマーキングする場合にはウェハーの良品が
連続してインカーを用いないで不良品が出たときなどイ
ンクの出が悪くマーキングが施せない等の弊害があった
。
連続してインカーを用いないで不良品が出たときなどイ
ンクの出が悪くマーキングが施せない等の弊害があった
。
又、マルチプローブにより複数のチップを同時にテスト
するものも提案されているが、この場合にはマーキング
を施す場合に複数のヤーカを配設するとスペース的に多
くの問題があり、直列的にマーキングを施すとすれば、
マーカ位置の制御はより困難となる。
するものも提案されているが、この場合にはマーキング
を施す場合に複数のヤーカを配設するとスペース的に多
くの問題があり、直列的にマーキングを施すとすれば、
マーカ位置の制御はより困難となる。
このような弊害によってテストシステムの稼（すＪ率低
下、次の工程の自動化の困難さ、等の多くの問題が生ず
る。
下、次の工程の自動化の困難さ、等の多くの問題が生ず
る。
（４）発明の目的
本発明は上記した従来の欠点に鑑みなされたちで、その
目的とするところは、集積回１洛試験装置の稼動率を改
善することにある。
目的とするところは、集積回１洛試験装置の稼動率を改
善することにある。
（５）発明の構成
そして、上記目的は本発明によればウェハに形成された
複数の集積回路の特性測定を行なう測定部と、測定され
た該集積回路のウェハ上に於ける位置情報と測定結果を
記憶する記憶部と、複数の集積回路の選別を行なう選別
部とを有し、該選別部は、該特性測定部とは独立して、
該記憶部の情報に基いて選別動作を行なう様にしたこと
を特徴とする集積回路の試験装置によって達成される。
複数の集積回路の特性測定を行なう測定部と、測定され
た該集積回路のウェハ上に於ける位置情報と測定結果を
記憶する記憶部と、複数の集積回路の選別を行なう選別
部とを有し、該選別部は、該特性測定部とは独立して、
該記憶部の情報に基いて選別動作を行なう様にしたこと
を特徴とする集積回路の試験装置によって達成される。
（６）発明の実施例
以下、本発明の一実施例を第２図及び第３図について詳
記する。
記する。
第２図及び第３図は本発明の系統図を示すものであり、
ウェハープローハ１及び自動測定器２とは第１図に示す
構造と同一のものであってよく、本発明では、マーカ６
ばウェハープローハに接地されていない。
ウェハープローハ１及び自動測定器２とは第１図に示す
構造と同一のものであってよく、本発明では、マーカ６
ばウェハープローハに接地されていない。
ウェハープローハエ上のステージ３に載置されたつＬバ
ー即ち、被試験試料４の各チップはプローブカード５と
リングインサート７を介して自動測定器２に接続され、
ウェハーに形成された集積回路について数十〜数百の試
験項目が測定される。
ー即ち、被試験試料４の各チップはプローブカード５と
リングインサート７を介して自動測定器２に接続され、
ウェハーに形成された集積回路について数十〜数百の試
験項目が測定される。
例えば、被試験試料がメモリ半導体である場合には通常
の直流特性試験の外にチェッカー、ウオーキング、ギヤ
ロッピング等のファンクションテストが行なわれる。こ
れらの試験データは制御回路８を通してフロッピディス
ク等の記憶装置にメモリされる。
の直流特性試験の外にチェッカー、ウオーキング、ギヤ
ロッピング等のファンクションテストが行なわれる。こ
れらの試験データは制御回路８を通してフロッピディス
ク等の記憶装置にメモリされる。
本発明では上記の各チェック毎の試験データの外に品種
隘、ロット歯、ウェハ陽、試験日、テスター隔等つェハ
ー毎のアドレス、各ウェハー内のチップのアドレス並に
ウェハーの所定位置に定めた基準点から各チップ迄のＸ
及びＹ軸方向のデータ等が制御回路８とウェハープロー
ハ１のステージ３との関連で求められて、記憶装置９に
格納される。 龜 本発明ではこのように記憶装置に格納されたテストデー
タや、チップアドレスデータに基づいてウェハーの試験
工程とは別に第３図に示すよ・うに記憶装置１０に、上
記データの格納されたフロッピディスクをかげて陰極線
管等のモニタ装置１２で被試験試料の、アドレスやテス
トデータを監視しながら制御回路１１を通じてインカー
又はマーカを動作させて、マーキング装置１３で被試験
試料チップの不良品にはマークをつけるようにする。
隘、ロット歯、ウェハ陽、試験日、テスター隔等つェハ
ー毎のアドレス、各ウェハー内のチップのアドレス並に
ウェハーの所定位置に定めた基準点から各チップ迄のＸ
及びＹ軸方向のデータ等が制御回路８とウェハープロー
ハ１のステージ３との関連で求められて、記憶装置９に
格納される。 龜 本発明ではこのように記憶装置に格納されたテストデー
タや、チップアドレスデータに基づいてウェハーの試験
工程とは別に第３図に示すよ・うに記憶装置１０に、上
記データの格納されたフロッピディスクをかげて陰極線
管等のモニタ装置１２で被試験試料の、アドレスやテス
トデータを監視しながら制御回路１１を通じてインカー
又はマーカを動作させて、マーキング装置１３で被試験
試料チップの不良品にはマークをつけるようにする。
このようにウェハー試験工程とは、別にマーキング１３
の工程によりチップのマーキング装置ｔ’に印をつける
ようにすれば、マーカを複数個配設することも極めて容
易であるために、マルチプローブで同時にテストされた
チップにマーキングを施す場合でもマーカを配置するた
めのスペース等を考える必要もなく、従来から利用され
ているレーザマーキング、スクラッチマーキング、イン
クによるマーキング等を適宜選択することも可能となる
。
の工程によりチップのマーキング装置ｔ’に印をつける
ようにすれば、マーカを複数個配設することも極めて容
易であるために、マルチプローブで同時にテストされた
チップにマーキングを施す場合でもマーカを配置するた
めのスペース等を考える必要もなく、従来から利用され
ているレーザマーキング、スクラッチマーキング、イン
クによるマーキング等を適宜選択することも可能となる
。
第４図は本発明の他の実施例を示すものでウェハー試験
工程で取り出したデータをフロッピーに格納した情報を
記憶装置１０、モニタ装置に制御回路１１を介し、ウェ
ハーをグレード別に例えば３通りに仕分けし、マーキン
グ等を施さずに直接子ノブ特性に応じて１〜３番のラン
クに仕分装置１４ａ、１４ｂ、１４ｃで仕分けるように
したものである。
工程で取り出したデータをフロッピーに格納した情報を
記憶装置１０、モニタ装置に制御回路１１を介し、ウェ
ハーをグレード別に例えば３通りに仕分けし、マーキン
グ等を施さずに直接子ノブ特性に応じて１〜３番のラン
クに仕分装置１４ａ、１４ｂ、１４ｃで仕分けるように
したものである。
本発明は上記した実施例以外に記憶装置に格納した情報
に基づいた後処理にも用いることが出来る。例えばウェ
ーハの分割工程で不良チップのみを除外することも出来
る。
に基づいた後処理にも用いることが出来る。例えばウェ
ーハの分割工程で不良チップのみを除外することも出来
る。
（７）発明の効果
上記した本発明によれば、マーキング等の選別工程は特
性工程とは独立して実施することが、可能なのでウェハ
ーに形成された集積回路の試験装置の稼動率が大幅に向
上する。
性工程とは独立して実施することが、可能なのでウェハ
ーに形成された集積回路の試験装置の稼動率が大幅に向
上する。
又、マーカを別処理としているためにマーカが試験工程
でしめるスペースを減少させることができる。マルチプ
ローブ処理したチップのマーキングも比較的容易となる
効果がある。
でしめるスペースを減少させることができる。マルチプ
ローブ処理したチップのマーキングも比較的容易となる
効果がある。
第１図は従来のウェハー等の集積回路試験装置の要部側
断面図、第２図及び第３図は本発明の集積回路試験装置
の系統図、第４図は本発明の他の実施例を示す集積回路
試験装置の系統図である。 １・・−ウェハプローバ、 ２・・・自動測定器、３・・・ステージ４・・・ウェハ
ー、５・・プローブカード６・・・マーカ、７・・リン
グインサート８゜１１・・制御回数、 ９．１０・・記憶回数、１２・・モニタ装置１３・・マ
ーキング装置、 １４、ａ １４ｂ １４ｃ・−−仕分装置入、ａ′
、・：：：：ｉ
断面図、第２図及び第３図は本発明の集積回路試験装置
の系統図、第４図は本発明の他の実施例を示す集積回路
試験装置の系統図である。 １・・−ウェハプローバ、 ２・・・自動測定器、３・・・ステージ４・・・ウェハ
ー、５・・プローブカード６・・・マーカ、７・・リン
グインサート８゜１１・・制御回数、 ９．１０・・記憶回数、１２・・モニタ装置１３・・マ
ーキング装置、 １４、ａ １４ｂ １４ｃ・−−仕分装置入、ａ′
、・：：：：ｉ
Claims (3)
- （１）ウェハに形成された複数の集積回路の特性測定を
行なう測定部と、測定された該集積回路のウェハ上に於
ける位置情報と測定結果を記憶する記憶部と、複数の集
積回路の選別を行なう選別部とを有し、該選別部は、該
特性測定部とは独立して、該記憶部の情報に基いて選別
動作を行なう様にしたことを特徴とする集積回路の試験
装置。 - （２）該選別部は、不良の集積回路に対してマーキング
を行なうマーカー装置であることを特徴とする特許請求
の範囲第１項記載の集積回路の試験装置。 - （３）ウェハ状態で複数の集積回路の特性測定を行なう
工程と、特性測定された集積回路のウェハ上に於ける位
置及び測定結果を記憶媒体に格納する工程、該記憶媒体
の情報に基いて、複数の該集積回路の選別を該特性測定
とは独立して行なう工程を有することを特徴とする集積
回路の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22867482A JPS59125636A (ja) | 1982-12-28 | 1982-12-28 | 集積回路の試験装置及びその方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22867482A JPS59125636A (ja) | 1982-12-28 | 1982-12-28 | 集積回路の試験装置及びその方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59125636A true JPS59125636A (ja) | 1984-07-20 |
Family
ID=16880031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22867482A Pending JPS59125636A (ja) | 1982-12-28 | 1982-12-28 | 集積回路の試験装置及びその方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59125636A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007315220A (ja) * | 2006-05-24 | 2007-12-06 | Toyota Motor Corp | 車両用動力装置およびその制御装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5587452A (en) * | 1978-12-26 | 1980-07-02 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1982
- 1982-12-28 JP JP22867482A patent/JPS59125636A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5587452A (en) * | 1978-12-26 | 1980-07-02 | Fujitsu Ltd | Manufacture of semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007315220A (ja) * | 2006-05-24 | 2007-12-06 | Toyota Motor Corp | 車両用動力装置およびその制御装置 |
| US8095258B2 (en) | 2006-05-24 | 2012-01-10 | Toyota Jidosha Kabushiki Kaisha | Vehicle powertrain, controller thereof, and method for controlling vehicle powertrain |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN108519550B (zh) | 集成电路晶圆测试优化方法 | |
| US5834838A (en) | Pin array set-up device | |
| US4985676A (en) | Method and apparatus of performing probing test for electrically and sequentially testing semiconductor device patterns | |
| DE102018112781A1 (de) | Verfahren zum Herstellen eines Halbleiter-Package | |
| JPH02257650A (ja) | 集積回路の自己検査装置 | |
| US11402426B2 (en) | Inductive testing probe apparatus for testing semiconductor die and related systems and methods | |
| JPS59125636A (ja) | 集積回路の試験装置及びその方法 | |
| JPH0574878A (ja) | ウエーハの試験方法 | |
| JPS6247142A (ja) | 半導体装置のマ−キング法 | |
| JPS6184029A (ja) | 半導体検査装置 | |
| JP2001210682A (ja) | 半導体選別装置 | |
| JP2767291B2 (ja) | 検査装置 | |
| JPH0399450A (ja) | 半導体試験装置 | |
| JPH0727931B2 (ja) | ウエハテスト工程における集中マ−キングシステム | |
| JPH0195529A (ja) | ウエーハのテスト方法 | |
| JPS5817632A (ja) | Ｉｃチツプの選別方法 | |
| KR0127639B1 (ko) | 프로우빙 시험 방법 및 그 장치 | |
| JPH0429350A (ja) | 半導体テスト方法 | |
| JP2001141789A (ja) | 半導体及びその半導体の良品／不良品識別装置 | |
| JPS6399541A (ja) | 半導体ウエハプロ−バ装置 | |
| JPH0715921B2 (ja) | 多チツプ同時測定用マ−キング装置 | |
| JPH0259628B2 (ja) | ||
| JPH06101496B2 (ja) | 半導体デバイスの試験測定装置 | |
| JPS58169924A (ja) | Ｉｃウエハの試験装置 | |
| JP2002156404A (ja) | 半導体測定方法及び半導体測定装置 |