DE102018112781A1 - Verfahren zum Herstellen eines Halbleiter-Package - Google Patents

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Jin-chan Ahn
Won-Young Kim
Kyung-seon HWANG
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    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

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Abstract

Ein Verfahren zum Herstellen eines Halbleiter-Package weist ein Erlangen (S10) einer Mehrzahl von individuellen Chips (80), welche gemäß einem Test-Bin-Eintrag (BIN1, BIN2, BIN3) als ein Ergebnis eines Durchführens eines elektrischen Die-Sortier (EDS)-Prozesses, welcher ein Testen von elektrischen Charakteristiken einer Mehrzahl von Chips (80') auf einem Wafer-Level aufweist, klassifiziert sind, ein Packaging (S20) der individuellen Chips (80) auf entsprechenden Chip-Montagebereichen (72) eines Schaltungssubstrats (70) und ein Bilden einer Mehrzahl von individuellen Packages (INP), basierend auf Positionsinformation der Chip-Montagebereiche (72), wobei jedes der individuellen Packages (INP) eine Test-Bin-Eintragsinformation (78a, 78b, 78c) hat, die dem Test-Bin-Eintrag (BIN1, BIN2, BIN3) entspricht, ein Klassifizieren (S30) der Mehrzahl von individuellen Packages (INP) gemäß dem Test-Bin-Eintrag (BIN1, BIN2, BIN3) basierend auf der Test-Bin-Eintragsinformation (78a, 78b, 78c), und ein Testen (S40) der individuellen Packages (INP), welche gemäß dem Test-Bin-Eintrag (BIN1, BIN2, BIN3) klassifiziert sind, auf.

Description

  • HINTERGRUND
  • Die vorliegende Offenbarung bezieht sich auf ein Verfahren zum Herstellen einer Halbleitervorrichtung und genauer auf ein Verfahren zum Herstellen eines Halbleiter-Package bzw. eines Halbleitergehäuses, welches einen Waferprozess, einen Packagingprozess bzw. Einhausungsprozess (oder einen Zusammenbauprozess) und einen Testprozess aufweist.
  • Ein Verfahren zum Herstellen eines Halbleiter-Package kann einen Waferprozess zum Herstellen eines Chips auf einem Wafer, einen Packagingprozess zum individuellen Packaging des Chips, welcher auf dem Wafer hergestellt ist, um ein Package zu bilden, und einen Testprozess zum Testen des Chips, welcher auf dem Wafer oder Test-Package hergestellt ist, aufweisen. In dem Verfahren zum Herstellen des Halbleiter-Package sollte jeder der Prozesse vereinfacht werden, ohne die erwünschte Zuverlässigkeit zu opfern.
  • KURZFASSUNG
  • Das erfinderische Konzept sieht ein Verfahren zum Herstellen eines Halbleiter-Package vor, welches ein Packagingprozess oder einen Testprozess vereinfachen kann und/oder die Zuverlässigkeit erhöhen kann.
  • Gemäß einem Aspekt des erfinderischen Konzepts ist ein Verfahren zum Herstellen eines Halbleiter-Package vorgesehen. Das Verfahren weist ein Erlangen einer Mehrzahl von individuellen Chips, welche gemäß einem Test-Bin-Eintrag als einem Ergebnis des Durchführens eines elektrischen Die-Sortier (EDS, engl. electrical die sorting)-Prozess klassifiziert werden, welcher ein Testen elektrischer Charakteristiken einer Mehrzahl von Chips auf einem Waferlevel aufweist, ein Packaging bzw. Einhausen der individuellen Chips auf entsprechenden Chip-Montagebereichen eines Schaltungssubstrats und ein Bilden einer Mehrzahl von individuellen Packages basierend auf einer Positionsinformation der Chip-Montagebereiche, wobei jedes der individuellen Packages eine Test-Bin-Eintragsinformation hat, welche dem Test-Bin-Eintrag entspricht, ein Klassifizieren der Mehrzahl von individuellen Packages basierend auf dem Test-Bin-Eintrag basierend auf der Test-Bin-Eintragsinformation und ein Testen der individuellen Packages, welche gemäß dem Test-Bin-Eintrag klassifiziert sind, auf.
  • Gemäß einem anderen Aspekt des erfinderischen Konzepts ist ein Verfahren zum Herstellen eines Halbleiter-Package vorgesehen. Das Verfahren weist ein Durchführen eines EDS-Prozesses zum Testen elektrischer Charakteristiken einer Mehrzahl von Chips auf einem Waferlevel, ein Sägen des Wafers, um eine Mehrzahl von individuellen Chips zu erhalten, welche gemäß einem Test-Bin-Eintrag durch den EDS-Prozess klassifiziert sind, ein Anbringen der individuellen Chips an einer Mehrzahl von Chip-Montagebereichen jeweils eines Schaltungssubstrats, ein Bilden eines Streifen-Package, welches eine Formmasseschicht aufweist, welche durch ein Formen der individuellen Chips, welche an dem Schaltungssubstrat angebracht sind, erlangt wird, ein Markieren von Test-Bin-Eintragsinformation, welche dem Test-Bin-Eintrag entspricht, auf einer Oberfläche der Formmasseschicht der individuellen Chips basierend auf einer Positionsinformation der Chip-Montagebereiche, ein Sägen des Streifen-Package mit den individuellen Chips und ein Bilden einer Mehrzahl von individuellen Packages, ein Klassifizieren der individuellen Packages gemäß dem Test-Bin-Eintrag durch ein Verwenden der Test-Bin-Eintragsinformation und ein Testen der individuellen Packages, welche gemäß dem Test-Bin-Eintrag klassifiziert sind, auf.
  • Gemäß einem anderen Aspekt des erfinderischen Konzepts ist ein Verfahren zum Herstellen eines Halbleiter-Package vorgesehen. Das Verfahren weist ein Testen von elektrischen Charakteristiken einer Mehrzahl von Chips auf einem Waferlevel durch ein Verwenden eines Wafer-Testers und ein Erlangen einer Mehrzahl von individuellen Chips, welche gemäß einem Test-Bin-Eintrag klassifiziert sind, ein Anbringen der individuellen Chips an einer Mehrzahl von Chip-Montagebereichen auf einem Schaltungssubstrat jeweils durch ein Nutzen eines Chip-Anbringers, ein Bilden eines Streifen-Package, welches eine Formmasseschicht aufweist, welche durch ein Formen der individuellen Chips auf dem Schaltungssubstrat mit einem Formgeber erhalten wird, ein Markieren von Test-Bin-Eintragsinformation welche dem Test-Bin-Eintrag entspricht, auf einer Oberfläche der Formmasseschicht jedes der individuellen Chips mit einem Markierer basierend auf einer Positionsinformation der Chip-Montagebereiche, ein Sägen des Streifen-Package mit den individuellen Chips durch ein Verwenden eines Package-Sortierers und ein Bilden einer Mehrzahl von individuellen Packages, ein Klassifizieren der individuellen Packages gemäß dem Test-Bin-Eintrag durch ein Verwenden des Package-Sortierers und ein Montieren der klassifizierten individuellen Packages auf einem Test-Tablett und ein Testen der individuellen Packages, welche gemäß dem Test-Bin-Eintrag klassifiziert sind, durch ein Verwenden eines Package-Testers auf.
  • Figurenliste
  • Ausführungsformen des erfinderischen Konzepts werden deutlicher aus der folgenden detaillierten Beschreibung zusammengenommen mit den beigefügten Zeichnungen verstanden werden, in welchen:
    • 1 ein Flussdiagramm eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß beispielhaften Ausführungsformen ist;
    • 2 ein detailliertes Flussdiagramm des Verfahrens zum Herstellen der Halbleitervorrichtung der 1 gemäß beispielhaften Ausführungsformen ist;
    • 3 bis 5 Diagramme einer Operation oder eines Prozesses zum Erhalten von individuellen Chips in dem Verfahren zum Herstellen der Halbleitervorrichtung der 1 und 2 sind;
    • 6 bis 10 Diagramme einer Operation zum Bilden einer Mehrzahl von individuellen Packages in dem Verfahren zum Herstellen der Halbleitervorrichtung der 1 und 2 gemäß beispielhaften Ausführungsformen sind;
    • 11 ein Diagramm einer Operation zum Klassifizieren der individuellen Packages gemäß einem Test-Bin-Eintrag in dem Verfahren zum Herstellen der Halbleitervorrichtung der 1 und 2 gemäß beispielhaften Ausführungsformen ist;
    • 12 ein Diagramm einer Operation zum Testen der individuellen Packages in dem Verfahren zum Herstellen der Halbleitervorrichtung der 1 und 2 gemäß beispielhaften Ausführungsformen ist;
    • 13 bis 15 Diagramme eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß beispielhaften Ausführungsformen sind;
    • 16A ein schematisches Diagramm einer Halbleiterherstellungseinrichtung zum Beschreiben eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß beispielhaften Ausführungsformen ist;
    • 16B ein Flussdiagramm eines Verfahrens zum Herstellen einer Halbleitervorrichtung unter Verwendung einer Halbleiterherstellungseinrichtung gemäß beispielhaften Ausführungsformen ist;
    • 17 ein Konstruktionsdiagramm eines Beispiels eines Package-Sortierers ist, welcher in einem Verfahren zum Herstellen einer Halbleitervorrichtung gemäß beispielhaften Ausführungsformen verwendet wird;
    • 18 und 19 schematische Seitenansichten einer Operation eines zweiten Inspektionsmoduls sind, welches in 17 gemäß beispielhaften Ausführungsformen gezeigt ist; und
    • 20 ein Blockschaltbild einer Konfiguration einer Sortierer-Steuereinheit eines Package-Sortierers gemäß beispielhaften Ausführungsformen ist.
  • DETAILLIERTE BESCHREIBUNG
  • Ein Prozess (oder Verfahren) zum Herstellen einer Halbleitervorrichtung kann grob in einen Waferprozess, welcher ein Frontend-Prozess ist, und einen Packaging-Prozess, welcher ein Backendprozess ist, unterteilt sein. Der Waferprozess kann ein Prozess zum Bilden einer Mehrzahl von Chips sein, welche eine integrierte Schaltung (IC) auf einem Wafer haben. Jeder der Mehrzahl von Chips kann ein Speicherchip oder ein Logikchip sein. Der Speicherchip kann ein Chip sein, welcher in einem dynamischen Direktzugriffsspeicher (DRAM), in einem mobilen DRAM, einem statischem RAM (SRAM), einem Phasenübergangs-RAM (PRAM), einem ferroelektrischen RAM (FRAM), einem resistiven RAM (RRAM) oder einem magnetischen RAM (MRAM) enthalten ist.
  • Der Packagingprozess bzw. Einhausungsprozess kann ein Prozess zum Bilden von individuellen Packages bzw. Gehäusen durch ein Montieren der Chips auf einem Schaltungssubstrat und ein Schützen der Chips, welche auf dem Schaltungssubstrat montiert sind, mit einer Formmasseschicht sein. Obwohl die folgenden Ausführungsformen einige Beispiele der individuellen Packages beschreiben, können die individuallen Packages Packages sein wie beispielsweise Package-on-Packages (PoPs), Ball-Grid-Arrays (BGAs), Chip-Scale-Packages (CSPs), Plastic-Leaded-Chip-Carriers (PLCCs), Plastic-Dual-In-Line-Packages (PDIPs), Die-In-Waffle-Packs, Die-In-Wafer Forms, Chip-on-Boards (COBs), Ceramic-Dual-In-Line-Packages (CERDIPs), Plastic-Metric-Quad-Flat-Packs (MQFPs), Thin-Quad-Flat-Packs (TQFPs), Small-Outlines (SOICs), Shrink-Small-Outline-Packages (SSOPs), Thin-Small-Outlines (TSOPs), Thin-Quad-Flatpacks (TQFPs), System-in-Packages (SIPs), Multi-Chip-Packages (MCPs), Wafer-Level-Fabricated-Packages (WFPs), oder Wafer-Level-Processed-Stack-Packages (WSPs).
  • Der Prozess (oder das Verfahren) zum Herstellen der Halbleitervorrichtung kann einen Testprozess zum Testen der Chips oder der individuellen Packages, welche auf dem Wafer hergestellt sind, aufweisen. Das Verfahren zum Herstellen der Halbleitervorrichtung wird im Detail basierend auf den obigen Beschreibungen beschrieben werden.
  • 1 ist ein Flussdiagramm eines Verfahrens 10 zum Herstellen einer Halbleitervorrichtung gemäß beispielhaften Ausführungsformen und 2 ist ein detailliertes Flussdiagramm des Verfahrens der 1 gemäß beispielhaften Ausführungsformen.
  • Insbesondere kann, wie in 1 gezeigt ist, das Verfahren 10 zum Herstellen einer Halbleitervorrichtung eine Operation (oder einen Schritt) S10 zum Erlangen einer Mehrzahl von individuellen Chips, welche gemäß einem Test-Bin-Eintrag durch ein Verwenden eines elektrischen Die-Sortier (EDS)-Prozess klassifiziert oder getrennt sind, eine Operation S20 zu Bilden einer Mehrzahl von individuellen Packages durch ein Packagen bzw. Einhausen der individuellen Chips, wie beispielsweise auf einem Schaltungssubstrat, welches eine Mehrzahl von Chip-Montagebereichen hat, basierend auf Positionsinformation (beispielsweise X ,Y-Koordinaten) der Chip-Montagebereiche, um individuelle Packages durch ein Verwenden eines Packaging-Prozesses (oder eines Zusammenbauprozesses) zu bilden, eine Operation S30 zum Klassifizieren der individuellen Packages gemäß dem Test-Bin-Eintrag (beispielsweise durch einen Package-Sortierer wie untenstehend beschrieben) und eine Operation S40 zum Testen der individuellen Packages, welche gemäß dem Test-Bin-Eintrag klassifiziert sind (beispielsweise durch den Package-Sortierer wie untenstehend beschrieben), aufweisen.
  • Wie in 2 gezeigt ist, kann Operation S10 zum Erlangen der individuellen Chips eine Operation S100 zum Herstellen einer Mehrzahl von Chips, welche voneinander beabstandet sind, auf einem Wafer durch ein Verwenden eines herkömmlichen Halbleiterchip-Herstellungsprozesses, eine Operation S110 zum Durchführen des EDS-Prozesses auf der Mehrzahl von Chips, welche auf dem Wafer hergestellt sind, und eine Operation S120 zum Sägen des Wafers und zum Erlangen der individuellen Chips, welche gemäß einem Test-Bin-Eintrag durch ein Verwenden des EDS-Prozesses klassifiziert sind, aufweisen. Die Schritte S100, S110 und S120 können wiederholt gebildet werden, um individuelle Chips zu klassifizieren, welche von unterschiedlichen Wafern gesägt sind, so dass nachfolgende Packaging-Schritte, welche hierin beschrieben sind, mit individuellen Chips durchgeführt werden können, welche gebildet sind aus und gesägt sind von unterschiedlichen Wafern. Der EDS-Prozess und die Klassifikation gemäß dem Test-Bin-Eintrag wird im Detail untenstehend beschrieben werden.
  • Wie in 2 gezeigt ist kann Operation S20 zum Bilden der individuellen Packages eine Operation S130 zum Bereitstellen eines Schaltungssubstrats aufweisen, welches eine Mehrzahl von Chip-Montagebereichen hat, welche voneinander beabstandet sind, eine Operation S140 zum Anbringen der individuellen Chips (welche gebildet sein können aus und gesägt sein können von unterschiedlichen Wafern) an ihre jeweiligen Chip-Montagebereiche des Schaltungssubstrats, und eine Operation S150 zum Bilden eines Package wie beispielsweise eines Streifen-Package, welches eine Formmassenschicht aufweist, welche durch ein Formen der individuellen Chips erhalten wird, welche an den Chip-Montagebereichen des Schaltungssubstrats angebracht sind.
  • In Operation S140 zum Anbringen der individuellen Chips an den jeweiligen Chip-Montagebereichen des Schaltungssubstrats können ein individueller Chip oder eine Mehrzahl von individuellen Chips (beispielsweise zwei oder mehr gestapelte individuelle Chips) an jedem der Chip-Montagebereiche des Schaltungssubstrats angebracht werden. Operation S140 zum Anbringen der individuellen Chips an den jeweiligen Chip-Montagebereichen des Schaltungssubstrats kann durch ein Verwenden eines Chip-Anbringers wie untenstehend beschrieben durchgeführt werden.
  • Operation S150 zum Formen der individuellen Chips, welche an den Chip-Montagebereichen des Schaltungssubstrats angebracht sind, kann durch ein Verwenden eines Formgebers (oder einer Formgebungsvorrichtung) wie untenstehend beschrieben durchgeführt werden.
  • Ferner kann, wie in 2 gezeigt ist, Operation S20 zum Bilden der individuellen Packages eine Operation S160 zum Markieren von Test-Bin-Eintragsinformation auf einer Oberfläche der Formmassenschicht aufweisen, welche über den individuellen Chips gebildet ist, basierend auf einer Positionsinformation (beispielsweise X-,Y-Koordinaten) jedes der Chip-Montagebereiche des Schaltungssubstrats, und eine Operation S170 zum Sägen des Streifen-Package mit den individuellen Chips in individuelle Packages. Wenn die Test-Bin-Eintragsinformation markiert wird, kann beispielsweise ein zweidimensionaler Strichcode verwendet werden.
  • Operation S160 zum Markieren der Test-Bin-Eintragsinformation auf der Oberfläche der Formmassenschicht, welche die individuellen Chips einhaust, kann durch einen Markierer wie untenstehend beschrieben durchgeführt werden. Operation S170 zum Sägen des Streifen-Package mit den individuellen Chips in die individuellen Packages kann durch einen Package-Sortierer wie untenstehend beschrieben durchgeführt werden.
  • Wie in 2 gezeigt ist kann Operation S30 zum Klassifizieren der individuellen Packages gemäß dem Test-Bin-Eintrag eine Operation S180 zum Erkennen der Test-Bin-Eintragsinformation, welche auf der Oberfläche der Formmassenschicht markiert ist, welche auf jedem der individuellen Chips gebildet ist, aufweisen, eine Operation S190 zum Sortieren der individuellen Packages gemäß einem Test-Bin-Eintrag basierend auf der erkannten Test-Bin-Eintragsinformation und ein Montieren der sortierten individuellen Packages auf einem Test-Tablett, und eine Operation S200 zum Zuweisen einer ChargenNummer zu den individuellen Packages, welche auf dem Test-Tablett montiert sind, basierend auf dem Test-Bin-Eintrag.
  • Wie in 2 gezeigt ist kann Operation S40 zum Testen der individuellen Packages, welche gemäß dem Test-Bin-Eintrag klassifiziert sind, eine Operation S210 zum Testen der individuellen Packages gemäß einem Test-Bin-Eintrag basierend auf der Chargen-Nummer aufweisen. In Operation S210 kann ein Testen der klassifizierten individuellen Packages ein Testen auf elektrische Charakteristiken der individuellen Packages anders als auf den Test-Bin-Eintrag aufweisen.
  • Die 3 bis 5 sind Diagramme, welche eine Operation oder einen Prozess zum Erlangen eines individuellen Chips in dem Verfahren der 1 und 2 veranschaulichen.
  • Insbesondere ist 3 eine schematische Querschnittsansicht eines Wafer-Testers 50, welcher eine Prüfkarte 54 aufweist. 4 ist ein Blockschaltbild eines Verfahrens zum Testen eines Wafers W durch ein Verwenden des Wafer-Testers 50 in einem EDS-Prozess. 5 ist eine Draufsicht auf eine Mehrzahl von individuellen Chips 80, welche auf dem Wafer W gebildet sind und gemäß Test-Bin-Einträgen BIN1 bis BIN3 klassifiziert sind.
  • Wie in 5 gezeigt ist kann in einem Verfahren zum Herstellen einer Halbleitervorrichtung eine Mehrzahl von Halbleitervorrichtungen 80', welche voneinander auf dem Wafer W beabstandet sind, durch ein Verwenden eines Waferprozesses hergestellt werden. Jede der Halbleitervorrichtungen 80' kann einen individuellen Chip 80 bilden, nachdem sie von dem Wafer W geschnitten ist. Ferner kann, wie in 5 gezeigt ist, in dem Verfahren zum Herstellen der Halbleitervorrichtung ein elektrischer Die-Sortier (EDS)-Prozess durchgeführt werden, so dass eine Mehrzahl von Halbleitervorrichtungen 80', welche gemäß den Test-Bin-Einträgen BIN1 bis BIN3 klassifiziert sind, durch ein Testen von Halbleitervorrichtungen 80' erhalten werden, während sie nach wie vor integral gebildet miteinander auf dem Wafer W verbunden sind.
  • Die Halbleitervorrichtungen 80' können auf dem Wafer W in einer Zeilenrichtung (X-Richtung) und einer Spaltenrichtung (Y-Richtung) abgeteilt bzw. partitioniert und voneinander (beispielsweise über einen Schreiberbereich (scribe region)) beabstandet werden. WR1 bis WRn (n ist eine ganze Zahl welche von einigen bis zu einigen Zehnern reicht) Zeilen von Halbleitervorrichtungen 80' können in der Spaltenrichtung angeordnet sein, und WC1 bis WCn (n ist eine ganze Zahl welche von einigen bis zu einigen Zehnern reicht) Spalten von Halbleitervorrichtungen 80' können in der Zeilenrichtung angeordnet sein. Die Anzahl von Halbleitervorrichtungen 80' kann wie benötigt bestimmt werden.
  • Der EDS-Prozess kann ein Prozess zum Prüfen elektrischer Charakteristiken jeder der Halbleitervorrichtungen 80' auf dem Waferlevel (vor einem Schneiden vom Wafer W um entsprechende individuelle Chips 80 zu bilden) sein, bevor ein Packagingprozess durchgeführt wird. Der EDS-Prozess kann aufweisen, welche der Halbleitervorrichtungen 80', welcher auf dem Wafer W gebildet ist, defekt sind, ein Reparieren reparabler Halbleitervorrichtungen und ein Identifizieren irreparabler Halbleitervorrichtungen, um zu verhindern, dass sie weiterarbeitet werden, wodurch Zeit und Kosten verringert werden.
  • Ferner kann der EDS-Prozess ein Testen all der Halbleitervorrichtungen 80', welche auf dem Wafer W gebildet sind, und ein Klassifizieren der Chips gemäß einem Test-Bin-Eintrag aufweisen. Die Test-Bin-Einträge BIN1 bis BIN3 können elektrische charakteristische Einträge sein, welche verwendet werden, um die Halbleitervorrichtungen 80', welche auf dem Wafer W gebildet sind, zu testen.
  • Die Test-Bin-Einträge BIN1 bis BIN3 des EDS-Prozesses können wenigstens einer von Einträgen sein, welche mit elektrischen Charakteristiken verbunden sind, wie beispielsweise Spannungs-I/O-Charakteristiken, Strom-I/O-Charakteristiken, Leckage-Charakteristiken, funktionelle Charakteristiken und Zeit-Charakteristiken von individuellen Vorrichtungen (beispielsweise einem Transistor, einem Widerstand, einem Kondensator und einer Diode), welche für Operationen der IC, welche in den Halbleitervorrichtungen 80' enthalten ist, benötigt werden. Die Anzahl von Test-Bin-Einträgen ist nicht auf drei beschränkt, beispielsweise kann die Anzahl von Test-Bin-Einträgen zwei sein, vier oder mehr. Beispielsweise kann eine bestimmte Bin-Zahl als eine schlechte Vorrichtung für alle die elektrischen Charakteristiken identifiziert werden.
  • Insbesondere kann ein Halbleiterpackage, welches durch ein Packagen des Chips 80 während eines Backendprozesses hergestellt wird, für verschiedene Zwecke in unterschiedlichen Umgebungen verwendet werden, abhängig von Operationscharakteristiken und der Zuverlässigkeit. Ferner wurden, als Halbleitervorrichtungen in höherem Maße integriert wurden, Test-Parameter, welche Operationscharakteristiken oder eine Zuverlässigkeit anzeigen, weiter unterteilt. Demnach kann der EDS-Prozess gemäß dem erfinderischen Konzept ein Klassifizieren und Testen der elektrischen Charakteristikeinträge wie obenstehend aufweisen.
  • In 5 kann eine Vorrichtung 80a' eine gute Halbleitervorrichtung 80a' für elektrische Charakteristiken, welche einen Test-Bin-Eintrag BIN1 hat, anzeigen. Der Test-Bin-Eintrag BIN2 kann Leckage-Charakteristiken bedeuten und eine Halbleitervorrichtung 80b' kann als eine Vorrichtung für die elektrischen Charakteristiken anders als Leckage-Charakteristiken, welche einen Test-Bin-Eintrag BIN2 hat, identifiziert werden. Der Test-Bin-Eintrag BIN3 kann funktionale Charakteristiken oder Zeitwahl-Charakteristiken bedeuten und eine Halbleitervorrichtung 80c' kann eine gute Vorrichtung für die elektrischen Charakteristiken anders als funktionale Charakteristiken oder Zeitwahl-Charakteristiken sein, welche einen Test-Bin-Eintrag BIN3 hat.
  • Obwohl drei Test-Bin-Einträge BIN1 bis BIN3 in 5 zur Kürze angezeigt werden, kann es mehr Test-Bin-Einträge gemäß einem Testniveau des EDS-Prozesses geben. Hierin nachstehend werden der Wafer-Tester 50, welcher in dem EDS-Prozess verwendet wird, und ein Verfahren zum Testen von Waferlevel-Vorrichtungen, die den Wafer-Testers 50 verwenden, beschrieben werden.
  • Wie in 3 gezeigt ist, kann der Wafer W auf einer Wafer-Einspannung 52 platziert sein. Die Prüfkarte 54 kann auf einer Kopfplatte 62 installiert sein, welche über der Wafer-Einspannung 52 vorgesehen ist.
  • Die Prüfkarte 54 kann eine gedruckte bzw. bedruckte Leiterplatte (PCB) 56, Spitzen vom Nadeltyp (oder Nadeln) 58, welche an einer Bodenoberfläche der PCB 56 haften, eine Höhenanpassungsvorrichtung 60, welche als ein Stopper fungiert, welcher konfiguriert ist, um eine vertikale Abstiegshöhe der Prüfkarte 54 zu beschränken, und einen Drucksensor 66 aufweisen, welcher konfiguriert ist, um Druck, welcher auf die Höhenanpassungsvorrichtung 60 ausgeübt wird, abzutasten.
  • Ein Ergebnis, welches durch den Drucksensor 66 abgetastet wird, kann zu einer Test-Steuereinheit 64 übertragen werden und die Test-Steuereinheit 64 kann das Ergebnis, welches durch den Drucksensor 66 der Prüfkarte 54 abgetastet wird, analysieren und automatisch eine vertikale Bewegung der Kopfplatte 62 steuern. Der Wafer-Tester 50 kann die Kopfplatte 62 in Richtung des Wafers W absenken, die Spitzen 58 in Kontakt mit dem Wafer W bringen und die Halbleitervorrichtungen 80' testen.
  • Die Test-Steuereinheit 64 kann Testsignale mit den Halbleitervorrichtungen 80', welche auf dem Wafer W gebildet sind, austauschen, um zu bestimmen, ob die Halbleitervorrichtungen 80' gut oder schlecht sind und ebenso die Test-Bin-Einträge BIN1 bis BIN3 beurteilen. Die Test-Steuereinheit 64 kann die Testsignale über die Prüfkarte 54 übertragen.
  • Wenn interne Signale durch die Halbleitervorrichtungen 80', welche auf dem Wafer W gebildet sind, in Antwort auf die Testsignale ausgegeben werden, kann die Test-Steuereinheit 64 die internen Signale empfangen und bestimmen, ob die Halbleitervorrichtungen 80', welche auf dem Wafer W gebildet sind, gut oder schlecht sind, und die Test-Bin-Einträge BIN1 bis BIN3 beurteilen. Obwohl die Konfigurationen und Operationen des Wafer-Testers 50 und der Prüfkarte 54 obenstehend unter Bezugnahme auf 3 beschrieben sind, sind sie lediglich Beispiele und können verschiedentlich geändert werden.
  • 4 veranschaulicht einen Prozess zum Testen von Spannungs-I/O-Charakteristiken als einem Beispiel der Test-Bin-Einträge. Die Test-Steuereinheit 64 kann ein Chip-Auswahlsignal CSL, eine hohe Leistungsversorgungsspannung VPP, ein Bitleitungs-Spannungssteuersignal VBL_CS und ein hohes Leistungsversorgungs-Spannungssteuersignal VPP_CS erzeugen, um eine Mehrzahl von Halbleitervorrichtungen 80', welche auf dem Wafer W gebildet sind, zu testen.
  • Das Chip-Auswahlsignal CSL kann ein Signal sein zum Auswählen einer Halbleitervorrichtung 80', welche zu testen ist, aus inmitten der Mehrzahl von Chips 80, welche auf dem Wafer W gebildet sind. Das hohe Leistungsversorgungs-Spannungssteuersignal VPP_CS kann ein Signal zum Steuern der Zufuhr einer hohen Leistungsversorgungsspannung VPP zu der ausgewählten Halbleitervorrichtung 80' in Antwort auf das Chip-Auswahlsignal CSL sein. Das Bitleitungs-Spannungssteuersignal VBL_CS kann ein Signal zum Steuern der Test-Steuereinheit 64 sein, um eine Bitleitungsspannung VBL zu empfangen, welche von der ausgewählten Halbleitervorrichtung 80' ausgegeben wird. Es sollte anerkannt werden, dass mehrere Halbleitervorrichtungen 80' simultan sein können (beispielsweise aufweisend ein Anwenden von angemessenen einen der Signale, welche hierin beschrieben sind, auf die Halbleitervorrichtungen 80', welche zu testen sind).
  • Die Prüfkarte 54 kann fungieren, um Signale zwischen der Test-Steuereinheit 64 und dem Wafer W unter der Steuerung der Test-Steuereinheit 64 zu übertragen. Beispielsweise kann die Prüfkarte 54 eine oder mehrere Halbleitervorrichtungen 80', welche zu testen sind, aus inmitten der Halbleitervorrichtungen 80' des Wafers W in Antwort auf das Chip-Auswahlsignal CSL von der Test-Steuereinheit 64 auswählen und die hohe Leistungsversorgungsspannung VPP von der Test-Steuereinheit 64 zu der ausgewählten Halbleitervorrichtung 80' in Antwort auf hohe Leistungsversorgungs-Spannungssteuersignal VPP_CS zuführen.
  • In diesem Fall kann die ausgewählte Halbleitervorrichtung 80', welche die hohe Leistungsversorgungsspannung VPP empfängt und angeschaltet ist, intern die Bitleitungsspannung VBL erzeugen und ausgeben. Die Prüfkarte 54 kann sequenziell die Bitleitungsspannungen VBL, welche durch die ausgewählte Halbleitervorrichtung 80' erzeugt wird, zu der Test-Steuereinheit 64 in Antwort auf das Bitleitungs-Spannungssteuersignal VBL_CS und Test-Spannungseingangs-/Ausgangs(I/O)-Charakteristiken aus inmitten der Test-Bin-Einträge übertragen.
  • Die 6 bis 10 sind Diagramme einer Operation zum Bilden einer Mehrzahl von individuellen Packages in dem Verfahren zum Herstellen der Halbleitervorrichtung der 1 und 2 gemäß beispielhaften Ausführungsformen.
  • Insbesondere ist 6 eine Draufsicht auf ein Schaltungssubstrat 70, welches eine Mehrzahl von Chip-Montagebereichen 72 hat. Die 7 und 8 sind jeweils eine Draufsicht und eine Querschnittsansicht eines Streifen-Package STRP, welches individuelle Chips 80 aufweist, welche auf dem Schaltungssubstrat 70 montiert sind. Die 9 und 10 sind eine Draufsicht und eine Querschnittsansicht eines individuellen Package INP1, welches die individuellen Chips 80, welche auf dem Schaltungssubstrat 70 montiert sind, aufweist.
  • In dem Verfahren 10 zum Herstellen der Halbleitervorrichtung kann eine Mehrzahl von individuellen Packages INP1 durch ein Packaging der individuellen Chips 80 auf dem Schaltungssubstrat 70 gebildet werden. Die Operation zum Bilden des individuellen Package INP1 wird im Detail untenstehend beschrieben werden.
  • Das Schaltungssubstrat 70 kann bereitgestellt werden. Das Schaltungssubstrat 70 kann eine Mehrzahl von Chip-Montagebereichen 72 aufweisen, welche voneinander wie in 6 gezeigt beabstandet sind. Die Chip-Montagebereiche 72 können auf dem Schaltungssubstrat 70 in einer Zeilenrichtung (X-Richtung) und einer Spaltenrichtung (Y-Richtung) partitioniert sein und voneinander beabstandet sein.
  • R1 bis Rn (n ist eine ganze Zahl welche von einigen bis zu einigen Zehnern reicht) Zeilen von Chip-Montagebereichen 72 können in der Spaltenrichtung angeordnet sein, und C1 bis Cn (n ist eine ganze Zahl welche von einigen bis zu einigen Zehnern reicht) Spalten von Chip-Montagebereichen 72 können in der Zeilenrichtung angeordnet sein. Die Anzahl der Chip-Montagebereiche 72 kann wie benötigt bestimmt werden.
  • Das Schaltungssubstrat 70 kann eine Mehrzahl von Streifen STR1 bis STRn (n ist eine ganze Zahl welche von einigen bis zu einigen Zehnern reicht) aufweisen, in welchen die Chip-Montagebereiche 72 in einer beliebigen einen Richtung (beispielsweise der Zeilenrichtung) der Zeilenrichtung und der Spaltenrichtung ausgerichtet sind.
  • Auf das Schaltungssubstrat 70 kann Bezug genommen werden als ein Streifen-Schaltungssubstrat, da verschiedene eine der Chip-Montagebereiche 72 in wenigstens einer Richtung einen Streifen bildend ausgerichtet sind (hier werden einige Streifen STR1 bis STRn als Zeilen identifiziert, Streifen können aber ebenso angesehen werden, um von Spalten von Chip-Montagebereichen 72 gebildet zu werden).
  • In beispielhaften Ausführungsformen kann in einem Verfahren zum Herstellen einer Halbleitervorrichtung Positionsinformation jedes der Chip-Montagebereiche 72 auf dem Schaltungssubstrat 70 verwendet werden. Die Positionsinformation kann in der Form von X-, Y-Koordinaten sein.
  • Wie in 7 gezeigt ist kann jeder der individuellen Chips 80 an einem entsprechenden Chip-Montagebereich 72 des Schaltungssubstrats 70 angebracht sein. Jeder der individuellen Chips 80 kann ein entsprechender einer der Halbleitervorrichtungen 80' sein, wie sie hierin beschrieben sind, nach einem Abschneiden von einem Wafer W. Ein Streifen-Package STRP kann gebildet werden, welches eine Formmassenschicht aufweist, welche durch ein Formen der individuellen Chips 80 auf dem Schaltungssubstrat 70 mit einem Formgeber erhalten wird. Test-Bin-Eintragsinformation 78a bis 78c, welche den Test-Bin-Einträgen BIN1 bis BIN3 entspricht kann jeweils auf einer Oberfläche der Formmassenschicht über jedem der individuellen Chips mit einem Markierer basierend auf Positionsinformation der Chip-Montagebereiche markiert werden.
  • Beispielsweise können die individuellen Chips 80 (80a, 80b und 80c) an den Chip-Montagebereichen 72 des Schaltungssubstrats 70 jeweils basierend auf einem Test-Bin-Eintrag angebracht werden.
  • In beispielhaften Ausführungsformen kann ein Chip-Anbringer Test-Bin-Eintragsinformation der individuellen Chips (erhalten durch Wafer-Level-Testen, welches hierin beschrieben ist) und Positionsinformation von jedem der Chip-Montagebereiche 72 des Schaltungssubstrats 70 haben. Beispielsweise kann der Chip-Anbringer jeden der individuellen Chips, welche eine Test-Bin-Eintragsinformation haben, an einem entsprechenden Chip-Montagebereich 72, welcher X- und Y-Koordinaten des Schaltungssubstrats 70 hat, anbringen. Demnach kann das Streifen-Package STRP die individuellen Chips 80 (80a, 80b und 80c), welche angebracht sind an und positioniert sind in dem Schaltungssubstrat 70 basierend auf dem Test-Bin-Eintrag aufweisen.
  • Wie in 8 gezeigt ist kann jeder der individuellen Chips 80 (d.h. ein einzelner Chip SLC) an einem entsprechenden Chip-Montagebereich 72 angebracht werden. Zur Kürze veranschaulicht 8 einen Fall, in welchem der individuelle Chip 80 an dem Schaltungssubstrat 70 durch ein Verwenden einer Ball-Kontaktfläche (ball land) angebracht ist.
  • Insbesondere kann, wie in 8 gezeigt ist, eine Zeile eines Streifen-Package STRP, welches eine Formmasseschicht 74 aufweist, welche durch ein Formen der individuellen Chips 80, welche auf den Chip-Montagebereichen 72 des Schaltungssubstrats 70 gebildet sind, erhalten wird, gebildet werden. Beispielsweise entsprechen einige Packages P1 bis P5, welche in einer Zeile des Streifen-Package STRP angeordnet sind, Packages P1 bis P5, welche in einer zweiten Zeile des Schaltungssubstrats 70 in 7 angeordnet sind. Die Formmasseschicht 74 kann die individuellen Chips 80 mit einem Epoxidharz formen und die individuellen Chips 80 schützen. Das Streifen-Package STRP kann externe Verbindungsanschlüsse aufweisen, welche auf einer Bodenoberfläche des Schaltungssubstrats 70 gebildet sind, um den individuellen Chip 80 mit einer externen Vorrichtung zu verbinden.
  • Danach kann, wie in 7 gezeigt ist, Test-Bin-Eintragsinformation 78a bis 78c auf einer Oberfläche der Formmassenschicht 74 gemäß den individuellen Chips basierend auf Positionsinformation der Chip-Montagebereiche 72 des Schaltungssubstrats 70 markiert werden. Wenn notwendig kann zusätzliche Information (beispielsweise eine Produktnummer) des individuellen Chips 80 auf der Oberfläche der Formmasseschicht 74 über jedem der individuellen Chips markiert werden.
  • Die Test-Bin-Eintragsinformation 78a kann dem Test-Bin-Eintrag BIN1 des individuellen Chips 80a, welcher in 5 als eine Halbleitervorrichtung 80a' gezeigt ist, entsprechen. Die Test-Bin-Eintragsinformation 78b kann dem Test-Bin-Eintrag BIN2 des individuellen Chips 80b, welcher in 5 als Halbleitervorrichtung 80b' gezeigt ist, entsprechen. Die Test-Bin-Eintragsinformation 78c kann dem Test-Bin-Eintrag BIN3 des individuellen Chips 80c entsprechen, welcher in 5 als Halbleitervorrichtung 80c' gezeigt ist. In diesem Beispiel ist die Test-Bin-Eintragsinformation 78a bis 78c in 8 nicht veranschaulicht, da 8 einen Querschnitt des Streifen-Package STRP zeigt.
  • Wie in den 9 und 10 gezeigt ist kann das Streifen-Package STRP, in welchem die individuellen Chips 80 auf dem Schaltungssubstrat 70 eingehaust sind, durch ein Verwenden eines Sägeblatts SAW einer Package-Sägevorrichtung gesägt werden, um individuelle Packages INP1 zu bilden. Beispielsweise können die individuellen Packages INP1 individuelle Packages P1' bis P5' aufweisen, welche wie in 9 gezeigt gesägt sind und individuellen Packages P1' bis P5' in 10 entsprechen. Die individuellen Packages INP1 können die Test-Bin-Eintragsinformation 78a, welche dem Test-Bin-Eintrag BIN1 entspricht, die Test-Bin-Eintragsinformation 78b, welche dem Test-Bin-Eintrag BIN2 entspricht, und die Test-Bin-Eintragsinformation 78c, welche dem Test-Bin-Eintrag BIN3 entspricht, haben.
  • 11 ist ein Diagramm einer Operation zum Klassifizieren von individuellen Packages gemäß einem Test-Bin-Eintrag in dem Verfahren zum Herstellen der Halbleitervorrichtung der 1 und 2 gemäß beispielhaften Ausführungsformen. 12 ist ein Diagramm einer Operation zum Testen individueller Packages in dem Verfahren zum Herstellen der Halbleitervorrichtung der 1 und 2 gemäß beispielhaften Ausführungsformen.
  • Insbesondere können, wie obenstehend unter Bezugnahme auf die 9 und 10 beschrieben ist, die individuellen Packages INP1 die Test-Bin-Eintragsinformation 78a, welche dem Test-Bin-Eintrag BIN1 entspricht, die Test-Bin-Eintragsinformation 78b, welche dem Test-Bin-Eintrag BIN2 entspricht, und die Test-Bin-Eintragsinformation 78c, welche dem Test-Bin-Eintrag BIN3 entspricht, haben.
  • Wie in 11 gezeigt ist, können die individuellen Packages INP1 gemäß einem Test-Bin-Eintrag klassifiziert werden. Beispielsweise können die individuellen Packages INP1 gemäß der Test-Bin-Eintragsinformation 78a, 78b und 78c klassifiziert werden. Als ein Ergebnis können die individuellen Packages INP1 in einen ersten Satz von individuellen Packages INP1, welcher die Test-Bin-Eintragsinformation 78a hat, einen zweiten Satz von individuellen Packages INPlb, welcher die Test-Bin-Eintragsinformation 78b hat, und einen dritten Satz von individuellen Packages INPlc, welcher die Test-Bin-Eintragsinformation 78c hat, getrennt werden.
  • Wie in 12 gezeigt ist, kann der erste bis dritte Satz von individuellen Packages INP1a, INP1b und INP1c, welche gemäß den Test-Bin-Einträgen BIN1 bis BIN3 klassifiziert sind, jeweils getestet werden. In einer Ausführungsform kann der erste Satz von individuellen Packages INP1a, welcher den Test-Bin-Eintrag BIN1 hat, durch einen ersten Package-Tester 82a getestet werden, der zweite Satz von individuellen Packages INPlb, welcher den Test-Bin-Eintrag BIN2 hat, kann durch einen zweiten Package-Tester 82b getestet werden, und der dritte Satz von individuellen Packages INPlc, welcher den Test-Bin-Eintrag BIN3 hat, kann durch einen dritten Package-Tester 82c getestet werden. In einer anderen Ausführungsform kann der erste bis dritte Satz von individuellen Packages INP1a bis INP1c durch denselben Package-Tester getestet werden.
  • In einer Ausführungsform können der klassifizierte erste bis dritte Satz von individuellen Packages INP1a bis INP1c auf elektrische Charakteristiken anders als den Test-Bin-Eintrag getestet werden. Demnach kann durch ein Trennen und Testen des ersten bis dritten Satzes von individuellen Packages INP1a, INP1b und INP1c basierend auf den Test-Bin-Einträgen BIN1 bis BIN3 ein Prozess vereinfacht werden und die Zuverlässigkeit der Halbleitervorrichtung kann erhöht werden.
  • Die 13 bis 15 sind Diagramme, welche ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß beispielhaften Ausführungsformen veranschaulichen.
  • Insbesondere kann das Verfahren zum Herstellen der Halbleitervorrichtung, welches in den 13 bis 15 gezeigt ist, dasselbe sein wie das Verfahren zum Herstellen der Halbleitervorrichtung, welches in den 8 bis 12 gezeigt ist mit Ausnahme dessen, dass ein gestapelter Chip STC durch ein Stapeln von zwei individuellen Chips 80 auf einem Schaltungssubstrat 70 gebildet wird. In den 13 bis 15 werden dieselben Abschnitte wie diejenigen, welche obenstehend beschrieben sind, kurz beschrieben oder ausgelassen.
  • Wie in 13 gezeigt ist, ist das Streifen-Package STRP2, in welchem eine Mehrzahl von gestapelten Chips STC eingehaust ist, auf dem Schaltungssubstrat 70. Eine Mehrzahl von gestapelten Chips STC kann an Chip-Montagebereichen 72 des Schaltungssubstrats 70 jeweils angebracht werden. Beispielsweise können zwei individuelle Chips der individuellen Chips 80 (d.h. der gestapelte Chip STC) an einem Chip-Montagebereich 72 angebracht werden. Die zwei individuellen Chips 80 können elektrisch miteinander durch ein Verwenden von Durchkontaktierungen beispielsweise Silizium-Durchkontaktierungen (TSV) oder durch ein Verwenden von Drähten verbunden werden.
  • Zwei individuelle Chips 80 können gestapelt werden auf und angebracht werden an einem Chip-Montagebereich 72 basierend auf Test-Bin-Einträgen. Zwei individuelle Chips 80a in einem gestapelten Chip, welcher den Test-Bin-Eintrag BIN1 hat, können an einem Chip-Montagebereich 72a angebracht werden, zwei individuelle Chips 80b in einem gesstapelten Chip, welcher den Test-Bin-Eintrag BIN2 hat, können an einem anderen Chip-Montagebereich 72b angebracht werden, und zwei individuelle Chips 80c in einem gestapelten Chip, welcher den Test-Bin-Eintrag BIN3 hat, können an noch einem anderen Chip-Montagebereich 72c angebracht werden.
  • Wie in 14 gezeigt ist, kann das Streifen-Package STRP2, in welchem die individuellen Chips 80 auf dem Schaltungssubstrat 70 eingehaust sind, durch ein Sägeblatt SAW der Package-Sägevorrichtung gesägt werden, um individuelle Packages INP2 zu bilden.
  • Die individuellen Packages INP2 können gemäß einem Test-Bin-Eintrag klassifiziert werden. Zum Beispiel können die individuellen Packages INP2 gemäß der Test-Bin-Eintragsinformation 78a, 78b und 78c klassifiziert werden. Als ein Ergebnis können die individuellen Packages INP2 in einen ersten Satz von individuellen Packages INP2a, welcher die individuellen Chips 80a aufweist, welche die Test-Bin-Eintragsinformation 80a entsprechend dem Test-Bin-Eintrag BIN haben, einen zweiten Satz von individuellen Packages INP2b, welcher die individuellen Chips 80b aufweist, welche Test-Bin-Eintragsinformation 78b entsprechend dem Test-Bin-Eintrag BIN2 haben, und einen dritten Satz von individuellen Packages INP2c, welcher die individuellen Chips 80c aufweist, welche Test-Bin-Eintragsinformation 78c entsprechend dem Test-Bin-Eintrag BIN3 haben, getrennt werden.
  • Wie in 15 gezeigt ist, können der erste bis dritte Satz von individuellen Packages INP2a, INP2b und INP2c, welche gemäß den Test-Bin-Einträgen BIN1 bis BIN3 klassifiziert sind, jeweils getestet werden. In einer Ausführungsform kann der erste Satz von individuellen Packages INP2a, welcher den Test-Bin-Eintrag BIN1 hat, durch einen ersten Package-Tester 82a getestet werden. Der zweite Satz von individuellen Packages INP2b, welcher den Test-Bin-Eintrag BIN2 hat, kann durch einen zweiten Package-Tester 82b getestet werden. Der dritte Satz von individuellen Packages INP2c, welcher den Test-Bin-Eintrag BIN3 hat, kann durch einen dritten Package-Tester 82c getestet werden. In einer anderen Ausführungsform können der erste bis dritte Satz von individuellen Packages INP2a bis INP2c durch denselben Package-Tester getestet werden, wo solch ein Testen ein Verwenden unterschiedlicher Test-Prozeduren für jeden Satz von individuellen Packages INP2a bis INP2c aufweisen kann.
  • In einer Ausführungsform können der klassifizierte erste bis dritte Satz von individuellen Packages INP2a bis INP2c auf elektrische Charakteristiken anders als den Test-Bin-Eintrag getestet werden, und alle oder einige der Tests, welche auf dem Wafer-Level durchgeführt werden (wie hierin beschrieben) können vermieden werden, wenn durch den Package-Tester getestet wird. Demnach kann durch ein Trennen und Testen des ersten bis dritten individuellen Packages INP2a, INP2b und INP2c basierend auf den Test-Bin-Einträgen BIN1 bis BIN3 ein Prozess vereinfacht werden und eine Zuverlässigkeit einer Halbleitervorrichtung kann erhöht werden.
  • 16A ist ein schematisches Diagramm einer Halbleiterherstellungseinrichtung 300, welche ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß beispielhaften Ausführungsformen veranschaulicht. 16B ist ein Flussdiagramm eines Verfahrens zum Herstellen einer Halbleitervorrichtung unter Verwendung einer Halbleiterherstellungseinrichtung gemäß beispielhaften Ausführungsformen.
  • Um zu beginnen kann, wie in 16A gezeigt ist, die Halbleiterherstellungseinrichtung 300 eine Hauptsteuereinheit 84, eine Informationsspeichereinheit 86, einen Chip-Anbringer 88, einen Formgeber (oder Formgebungsvorrichtung) 90, einen Markierer (Markiervorrichtung) 92, einen Package-Sortierer 94 und einen Package-Tester (oder Package-Testvorrichtung) 82 aufweisen. Die Halbleiterherstellungseinrichtung 300 ist nicht auf das Beispiel, welches in 16A gezeigt ist, beschränkt, sondern kann andere Komponenten aufweisen.
  • Die Hauptsteuereinheit 84 kann elektrisch mit einem Wafer-Tester 50 verbunden sein. Die Hauptsteuereinheit 84 kann Test-Bin-Eintragsinformation von Chips, welche auf einem Wafer gebildet sind, von dem Wafer-Tester 50 über eine Brücke 96 empfangen.
  • Beispielsweise kann die Hauptsteuereinheit 84 Information über eine Mehrzahl von individuellen Chips, welche gemäß einem Test-Bin-Eintrag klassifiziert sind, von dem Wafer-Tester 50 empfangen. Die Informationsspeichereinheit 86 kann Daten, welche von der Hauptsteuereinheit 84 empfangen werden, speichern.
  • Die Hauptsteuereinheit 84 kann elektrisch mit der Informationsspeichereinheit 86, dem Chip-Anbringer 88, dem Formgeber 90, dem Markierer 92, dem Package-Sortierer 94 und dem Package-Tester 82 verbunden sein.
  • Die Hauptsteuereinheit 84 kann elektrische Signale zu und von der Informationsspeichereinheit 86, dem Chip-Anbringer 88, dem Formgeber 90, dem Markierer 92, dem Package-Sortierer 94 und dem Package-Tester 82 übertragen und empfangen. Die Hauptsteuereinheit 84 kann Positionsinformation von jedem von Chip-Montagebereichen in dem Schaltungssubstrat von dem Chip-Anbringer 88 empfangen und Test-Bin-Eintragsinformation auf einer Oberfläche einer Formmasseschicht jedes der individuellen Chips mit dem Markierer 92 basierend auf dem Positionsinformation jedes der Chip-Montagebereiche markieren.
  • Zusätzlich können der Chip-Anbringer 88, der Formgeber 90, der Markierer 92, der Package-Sortierer 94 und der Package-Tester 82 elektrisch miteinander über die Hauptsteuereinheit 84 verbunden sein. Demnach können der Chip-Anbringer 88, der Formgeber 90, der Markierer 92, der Package-Sortierer 94 und der Package-Tester 82 elektrische Signale zwischeneinander übertragen und empfangen. Ferner kann ein Chip-Anbringprozess für einen Individual-Package-Testprozess durch die oben beschriebene Hauptsteuereinheit 84 durchgeführt werden.
  • Als nächstes wird ein Verfahren zum Herstellen einer Halbleitervorrichtung unter Verwendung einer Halbleiterherstellungseinrichtung beschrieben werden. Hierin nachstehend wird das Verfahren zum Herstellen der Halbleitervorrichtung durch ein Verwenden der Halbleiterherstellungseinrichtung kurz beschrieben werden und dieselben Beschreibungen wie unter Bezugnahme auf die 1 bis 15 werden kurz präsentiert werden oder ausgelassen werden.
  • Wie in 16B gezeigt ist, kann ein Verfahren 20 zum Herstellen der Halbleitervorrichtung eine Operation S300 zum Testen einer Mehrzahl von Chips durch Verwenden eines Wafer-Testers 50 und ein Erlangen einer Mehrzahl von individuellen Chips, welche gemäß einem Test-Bin-Eintrag klassifiziert sind, und eine Operation S310 zum Anbringen der individuellen Chips an einem Schaltungssubstrat durch ein Verwenden eines Chip-Anbringers 88 aufweisen.
  • Insbesondere kann Operation S300 zum Erlangen der Mehrzahl von individuellen Chips ein Testen elektrischer Charakteristiken der Mehrzahl von Chips durch ein Verwenden des Wafer-Testers 50 auf einem Wafer-Level aufweisen und ein Erlangen der Mehrzahl von individuellen Chips, welche gemäß dem Test-Bin-Eintrag klassifiziert sind. Operation S310 zum Anbringen der individuellen Chips an dem Schaltungssubstrat kann ein Anbringen der individuellen Chips an einer Mehrzahl von Chip-Montagebereichen des Schaltungssubstrats durch ein Verwenden des Chip-Anbringers 88 aufweisen.
  • Das Verfahren 20 zum Herstellen der Halbleitervorrichtung kann ein Bilden eines Streifen-Package aufweisen, welches eine Formmasseschicht aufweist, welche durch ein Formen der individuellen Chips mit dem Formgeber 90 (S320) erhalten wird, und ein Markieren von Test-Bin-Eintragsinformation auf der Oberfläche der Formmasseschicht jedes der individuellen Chips mit dem Markierer 92 (S330).
  • Das Streifen-Package kann hergestellt werden, um die Formmasseschicht aufzuweisen, welche durch ein Formen individueller Chips auf dem Schaltungssubstrat mit dem Formgeber 90 erhalten wird. Die Test-Bin-Eintragsinformation kann auf der Oberfläche der Formmasseschicht jedes der individuellen Chips mit dem Markierer 92 markiert werden basierend auf Positionsinformation über die Chip-Montagebereiche des Schaltungssubstrats.
  • In anderen Worten gesagt kann eine Test-Bin-Eintragsinformation über die Chips, welche auf einem Wafer gebildet sind, von dem oben beschriebenen Wafer-Tester 50 empfangen werden und Positionsinformation des Schaltungssubstrats kann von dem Chip-Anbringer 88 empfangen werden. Danach kann die Test-Bin-Eintragsinformation auf der Oberfläche der Formmasseschicht über jedem der individuellen Chips mit dem Markierer 92 markiert werden.
  • Das Verfahren 20 zum Herstellen der Halbleitervorrichtung kann ein Bilden einer Mehrzahl von individuellen Packages durch ein Verwenden eines Package-Sortierers 94 (S340) aufweisen und ein Montieren der individuellen Packages auf einem Test-Tablett durch ein Verwenden des Package-Sortierers 94 (S350).
  • Das Streifen-Package kann mit den individuellen Chips durch ein Verwenden eines Sägeblatts SAW des Package-Sortierers 94 gesägt werden, um die individuellen Packages zu erhalten. Die individuellen Packages können durch ein Verwenden des Package-Sortierers 94 basierend auf Test-Bin-Eintragsinformation klassifiziert werden und auf dem Test-Tablett montiert werden.
  • Das Verfahren 20 zum Herstellen der Halbleitervorrichtung kann ein Testen der individuellen Packages durch ein Verwenden des Package-Testers 82 (S360) aufweisen. Die individuellen Packages, welche gemäß dem Test-Bin-Eintrag klassifiziert sind, können durch ein Verwenden des Package-Testers 82 getestet werden.
  • 17 ist ein Konstruktionsdiagramm eines Beispiels eines Package-Sortierers 94, welcher in einem Verfahren zum Herstellen einer Halbleitervorrichtung gemäß beispielhaften Ausführungsformen verwendet wird. 18 und 19 sind schematische Seitenansichten eines Betriebs eines zweiten Inspektionsmoduls, welches in 17 gemäß beispielhaften Ausführungsformen gezeigt ist. 20 ist ein Blockschaltbild einer Konfiguration einer Sortierersteuereinheit des Package-Sortierers 94 gemäß beispielhaften Ausführungsformen.
  • Insbesondere kann der Package-Sortierer 94, welcher bei dem Verfahren zum Herstellen der Halbleitervorrichtung gemäß der Ausführungsform verwendet wird, sowohl eine Package-Sägevorrichtung 100 als auch eine Package-Klassifikationsvorrichtung 200 aufweisen. Die Package-Sägevorrichtung 100 kann konfiguriert sein, um einen Streifen-Package STRP zu sägen und individuelle Packages INP zu bilden. Die Package-Klassifikationsvorrichtung 200 kann die individuellen Packages INP abhängig davon, ob die individuellen Packages INP gut sind und basierend auf Test-Bin-Eintragsinformation klassifizieren und die klassifizierten individuellen Packages INP auf ein Test-Tablett 220 montieren. Der Package-Sortierer 94 kann mit einer Sortier-Steuereinheit SOTC verbunden sein, welche mit der Hauptsteuereinheit 84 der Halbleiterherstellungseinrichtung 300, welche obenstehend unter Bezugnahme auf 16A beschrieben ist, verbunden sein kann.
  • Die Package-Sägevorrichtung 100 kann eine Ladevorrichtung 110 aufweisen, welche konfiguriert ist, um eine Kassette, in welcher das Streifen-Package STRP enthalten ist, zu unterstützen und das Streifen-Package STRP, ein Sägemodul 120, welches konfiguriert ist, um das Streifen-Package STRP zu schneiden und zu individualisieren, ein Transfermodul 130, welches konfiguriert ist, um das Streifen-Package STRP oder die individuellen Packages INP zu übertragen, und ein Reinigungsmittel 140, welches konfiguriert ist, um die individuellen Packages INP zu säubern und zu trocknen.
  • Die Package-Klassifikationsvorrichtung 200 kann ein erstes Inspektionsmodul 150 aufweisen, welches konfiguriert ist, um die individuellen Packages INP zu inspizieren. Die Package-Klassifikationsvorrichtung 200 kann verwendet werden, um die individuellen Packages INP in gute individuelle Packages INP_G und schlechte individuelle Packages INP_B basierend auf Ergebnissen zu klassifizieren, welche durch ein Inspizieren der individuellen Packages INP unter Verwendung des ersten Inspektionsmoduls 150 erlangt werden.
  • Das erste Inspektionsmodul 150 kann eine Umdreheinheit bzw. Wendeeinheit 152 aufweisen, welche konfiguriert ist, um die individuellen Packages INP derart abzustützen, dass erste Oberflächen der individuellen Packages INP nach oben zeigen, eine erste Inspektionseinheit 154, welche konfiguriert ist, um die ersten Oberflächen der individuellen Packages INP, welche auf der Umdreheinheit 152 abgestützt sind, zu inspizieren, einen Tisch 156, welcher konfiguriert ist, um die individuellen Packages INP, welche durch die Umdreheinheit 152 umgedreht sind, abzustützen, und eine zweite Inspektionseinheit 158, welche konfiguriert ist, um zweite Oberflächen der individuellen Packages INP, welche auf dem Tisch 156 abgestützt sind, zu inspizieren.
  • Der Tisch 156 kann konfiguriert sein, um in der Lage zu sein, sich zwischen einer ersten Inspektionsposition unter der Umdreheinheit 152, einer zweiten Inspektionsposition unter der zweiten Inspektionseinheit 158 und einer Transmissionsposition zum Transmittieren bzw. Übertragen der inspizierten individuellen Packages INP zu der Package-Transfereinheit 210 zu bewegen. Die Konfigurationen des ersten Inspektionsmoduls 150 und der Package-Sägevorrichtung 100 können jedoch verschiedentlich geändert werden, und demnach ist das erfinderische Konzept nicht durch detaillierte Konfigurationen des ersten Inspektionsmoduls 150 und der Package-Sägevorrichtung 100 beschränkt.
  • Die Package-Klassifikationsvorrichtung 200 kann eine Package-Transfereinheit 210 aufweisen, welche einen Aufnehmer 212 aufweist, welcher konfiguriert ist, um die individuellen Packages INP von dem Tisch 156, auf welchem die individuellen Packages INP platziert sind, aufzunehmen und die individuellen Packages INP zu transferieren.
  • Die Package-Klassifikationsvorrichtung 200 kann ein Test-Tablett 220 aufweisen, welches konfiguriert ist, um die guten individuellen Packages INP_G aus inmitten der individuellen Packages INP zu enthalten, und einen Behälter 230, welcher konfiguriert ist, um die schlechten individuellen Packages INP_B aus inmitten der individuellen Packages INP zu enthalten.
  • Die Package-Transfereinheit 210 kann konfiguriert sein, um den Aufnehmer 212 in einer ersten Richtung (beispielsweise einer X-Richtung) zu bewegen und den Aufnehmer 212 in eine zweite Richtung (beispielsweise eine Y-Richtung) zu bewegen, um die individuellen Packages INP aufzunehmen und zu platzieren. Beispielsweise kann die Package-Transfereinheit 210 einen Aufnehmerantrieb 214 aufweisen, welcher konfiguriert ist, um den Aufnehmer 212 in der ersten Richtung und der zweiten Richtung zu bewegen.
  • Der Aufnehmerantrieb 214 kann den Aufnehmer 212 drehen, um die individuellen Packages INP, welche durch den Aufnehmer 212 aufgenommen sind, auszurichten, insbesondere die guten individuellen Packages INP_G. Obwohl 17 einen Fall veranschaulicht, in welchem zwei Package-Transfereinheiten 210 vorgesehen sind, kann die Anzahl der Package-Transfereinheiten 210 verschiedentlich geändert werden, und so ist das erfinderische Konzept nicht durch die Anzahl der Package-Transfereinheiten 210 beschränkt.
  • Das Test-Tablett 220 kann unter einem Bewegungspfad der ersten Richtung des Aufnehmers 212 platziert sein und eine Mehrzahl von Sockeln haben, welche konfiguriert sind, um jeweils die guten individuellen Packages INP_G zu enthalten. Obwohl 17 einen Fall veranschaulicht, in welchem zwei Test-Tabletts 220 platziert sind, kann die Anzahl der Test-Tabletts 220 verschiedentlich geändert werden, und so ist das erfinderische Konzept nicht auf die Anzahl der Test-Tabletts 220 beschränkt.
  • Das Test-Tablett 220 kann konfiguriert sein, um in der Lage zu sein, sich in einer zweiten Richtung (beispielsweise einer Y-Richtung) rechtwinklig zu der ersten Richtung zu bewegen. Die Package-Klassifikationsvorrichtung 200 kann eine Tablett-Transfereinheit 222 aufweisen, welche konfiguriert ist, um das Test-Tablett 220 zu bewegen. Die Package-Klassifikationsvorrichtung 200 kann eine Tablett-Kassette 224 aufweisen, welche konfiguriert ist, um das Test-Tablett 220 zu enthalten.
  • Die Package-Klassifikationsvorrichtung 200 kann ein zweites Inspektionsmodul 240 aufweisen, welches konfiguriert ist, um einen Zustand der Ausrichtung der guten individuellen Packages INP_G, welche durch den Aufnehmer 212 aufgenommen sind, zu inspizieren, die guten individuellen Packages INP_G basierend auf Test-Bin-Eintragsinformation zu klassifizieren und die klassifizierten guten individuellen Packages INP_G auf dem Test-Tablett 220 zu montieren. Behälter 230 und 232 und das zweite Inspektionsmodul 240 können auf einer Stufe 250 platziert sein. Die Behälter 230 und 232 des zweiten Inspektionsmoduls 240 können unter einem Bewegungspfad des Aufnehmers 212 platziert sein, um die schlechten individuellen Packages INP_B zu enthalten und die guten individuellen Packages INP_G zu beobachten.
  • Die Package-Klassifikationsvorrichtung 200 kann einen Stufenantrieb 252 aufweisen, welcher konfiguriert ist, um die Behälter 230 und 232 und das zweite Inspektionsmodul 240 derart zu bewegen, dass ein beliebiger einer der Container 230 und 232 und das zweite Inspektionsmodul 240 selektiv unter dem Bewegungspfad des Aufnehmers 212 platziert ist. Die Behälter 230 und 232 und das zweite Inspektionsmodul 240 können in einer Richtung (d.h. der Y-Richtung) rechtwinklig zu dem Bewegungspfad des Aufnehmers 212 angeordnet sein, und der Stufentreiber 252 kann die Stufe 250 in der X-Richtung bewegen.
  • Wenn die guten individuellen Packages INP_G durch den Aufnehmer 212 aufgenommen werden, kann der Stufenantrieb 252 die Stufe 250 derart bewegen, dass das zweite Inspektionsmodul 240 unter dem Bewegungspfad des Aufnehmers 212 platziert ist, wie in 18 gezeigt ist. Demnach kann das zweite Inspektionsmodul 240 einen Zustand der Ausrichtung der guten individuellen Packages INP_G inspizieren, die guten individuellen Packages INP_G basierend auf Test-Bin-Eintragsinformation klassifizieren und die klassifizierten guten individuellen Packages INP_G auf dem Test-Tablett 220 montieren.
  • Das zweite Inspektionsmodul 240 kann ein Bild der guten individuellen Packages INP_G, welche durch den Aufnehmer 212 aufgenommen sind, aufnehmen. Der Aufnehmer 212 kann die guten individuellen Packages INP_G durch ein Verwenden des Bildes ausrichten und es dem Sockel des Test-Tabletts 220 erlauben, die guten individuellen Packages INP_G zu enthalten. Beispielsweise kann der Aufnehmer 212 die guten individuellen Packages INP_G drehen derart, dass die aufgenommenen guten individuellen Packages INP_G präzise in dem Sockel des Test-Tabletts 220 enthalten sind. Danach können die guten individuellen Packages INP_G in dem Sockel des Test-Tabletts 220 enthalten sein.
  • Wie in 19 gezeigt ist kann das zweite Inspektionsmodul 240 ein Bild (beispielsweise eine Anzahl oder einen optischen Code) der Test-Bin-Eintragsinformation der guten individuellen Packages INP_G, welches auf der Oberfläche der Formmasseschicht markiert ist, durch ein Verwenden einer Markierungserkennungseinheit SOT1 der Sortiersteuereinheit SOTC erkennen. Ferner kann die Markierungserkennungseinheit SOT1 der Sortiersteuereinheit SOTC mit einer Package-Sortiereinheit SOT2 verbunden sein, welche die guten individuellen Packages INP_G basierend auf Test-Bin-Eintragsinformation sortiert und die sortierten guten individuellen Packages INP_G auf dem Test-Tablett 220 montiert.
  • Ferner kann, nachdem die guten individuellen Packages INP_G auf dem Test-Tablett 220 basierend auf der Test-Bin-Eintraginformation montiert sind, eine Chargennummer den guten individuellen Packages INP_G, welche auf dem Test-Tablett 220 montiert sind, zugewiesen werden basierend auf Test-Bin-Einträgen durch ein Verwenden einer Chargennummer-Zuweisungseinheit SOT3, welche in der Sortiersteuereinheit SOTC des Package-Sortierers 94 enthalten ist.
  • Wenn das individuelle Package INP, welches durch den Aufnehmer 212 aufgenommen wird, ein schlechtes Package INP_B ist, kann der Stufenantrieb 252 die Stufe 250 derart bewegen, dass der Behälter 230 unter dem Bewegungspfad des Aufnehmers 212 platziert ist, wie in 19 gezeigt ist. Der Stufenantrieb 252 kann Positionen der Behälter 230 und 232 und des zweiten Inspektionsmoduls 240 basierend auf einem Ergebnis der Inspektion der individuellen Packages INP anpassen. Demnach kann, wenn das individuelle Package INP, welches durch den Aufnehmer 212 aufgenommen ist, das schlechte Package INP_B ist, das schlechte Package INP_B durch das zweite Inspektionsmodul 240 nicht inspiziert werden sondern in dem Behälter 230 aufgenommen werden.
  • Während das erfinderische Konzept insbesondere unter Bezugnahme auf Ausführungsformen davon gezeigt und beschrieben wurde, wird es verstanden werden, dass verschiedene Änderungen in der Form und den Details darin getätigt werden können, ohne vom Umfang der folgenden Ansprüche abzuweichen.

Claims (20)

  1. Verfahren zum Herstellen eines Halbleiter-Package, wobei das Verfahren Folgendes aufweist: ein Erlangen (S10) einer Mehrzahl von individuellen Chips (80), welche gemäß einem Test-Bin-Eintrag (BIN1, BIN2, BIN3) als ein Ergebnis des Durchführens eines elektrischen Die-Sortier (EDS)-Prozesses klassifiziert sind, welcher ein Testen von elektrischen Charakteristiken einer Mehrzahl von Chips (80) auf einem Wafer-Level aufweist; ein Packaging (S20) der individuellen Chips (80) auf entsprechenden Chip-Montagebereichen (70) eines Schaltungssubstrats (70) und ein Bilden einer Mehrzahl von individuellen Packages (INP; INP2) basierend auf Positionsinformation der Chip-Montagebereiche (70), wobei jedes der individuellen Packages (80) eine Test-Bin-Eintragsinformation (78a, 78b, 78c) hat, welche dem Test-Bin-Eintrag (BIN1, BIN2, BIN3) entspricht; ein Klassifizieren (S30) der Mehrzahl von individuellen Packages (80) gemäß dem Test-Bin-Eintrag (BIN1, BIN2, BIN3) basierend auf der Test-Bin-Eintragsinformation (78a, 78b, 78c); und ein Testen (S40) der individuellen Packages (80), welche gemäß dem Test-Bin-Eintrag (BIN1, BIN2, BIN3) klassifiziert sind.
  2. Verfahren nach Anspruch 1, wobei das Erlangen (S10) der Mehrzahl von individuellen Chips (80), welche gemäß dem Test-Bin-Eintrag (BIN1, BIN2, BIN3) klassifiziert sind, Folgendes aufweist: ein Herstellen (S100) der Mehrzahl von Chips (80) auf einem Wafer (W); und nach dem Durchführen (S110) des EDS-Prozesses ein Sägen (S120) des Wafers (W) und ein Erlangen der Mehrzahl von individuellen Chips (80), welche gemäß dem Test-Bin-Eintrag (BIN1, BIN2, BIN3) klassifiziert sind.
  3. Verfahren nach Anspruch 1 oder 2, wobei der Test-Bin-Eintrag (BIN1, BIN2, BIN3), welcher in dem EDS-Prozess verwendet wird, wenigstens eines von Spannungs-I/O-Charakteristiken, Strom-I/O-Charakteristiken, Leckage-Charakteristiken, funktionalen Charakteristiken und Zeitwahl-Charakteristiken der individuellen Chips (80) aufweist.
  4. Verfahren nach einem der Ansprüche 1 bis 3, wobei das Bilden der Mehrzahl von individuellen Packages (INP; INP2) Folgendes aufweist: ein jeweiliges Anbringen (S140) der individuellen Chips (80) an einer Mehrzahl von Chip-Montagebereichen (72) des Schaltungssubstrats (70); ein Bilden (S150) eines Streifen-Package (STRP; STRP2) mit einer Formmasseschicht (74), die durch ein Eingießen des individuellen Chips (80) erlangt wird; ein Markieren (S160) der Test-Bin-Eintragsinformation (78a, 78b, 78c) auf einer Oberfläche der Formmasseschicht (74) der individuellen Chips (80) basierend auf Positionsinformation der Chip-Montagebereiche (72); und ein Sägen (S170) des Streifen-Package (STRP; STRP2) mit den individuellen Chips (80).
  5. Verfahren nach einem der Ansprüche 1 bis 4 , wobei das Klassifizieren (S30) der Mehrzahl von individuellen Packages (INP; INP2) gemäß dem Test-Bin-Eintrag (BIN1, BIN2, BIN3) Folgendes aufweist: ein Erkennen (S180) der Test-Bin-Eintragsinformation (78a, 78b, 78c), welche auf der Oberfläche der Formmasseschicht (74) der individuellen Chips (80) markiert ist; ein Sortieren (S190) der individuellen Packages (INP; INP2) gemäß dem Test-Bin-Eintrag (BIN1, BIN2, BIN3) basierend auf der erkannten Test-Bin-Eintragsinformation (78a, 78b, 78c) und ein Montieren der sortierten individuellen Packages (80) auf einem Test-Tablett (220); und ein Zuweisen (S200) einer Chargennummer zu den individuellen Packages (INP; INP2), welche auf dem Test-Tablett (220) montiert sind, gemäß dem Test-Bin-Eintrag (BIN1, BIN2, BIN3).
  6. Verfahren nach einem der Ansprüche 1 bis 5, wobei die Positionsinformation der Chip-Montagebereiche (72) Information über X- und Y-Koordinaten des Schaltungssubstrats (70) ist.
  7. Verfahren nach einem der Ansprüche 1 bis 6, wobei das Bilden der Mehrzahl von individuellen Packages (INP2) Folgendes aufweist: ein Stapeln und Anbringen jeweiliger zweier oder mehrerer individueller Chips (80) der Mehrzahl von individuellen Chips (80) auf und an einer Mehrzahl von Chip-Montagebereichen (72) des Schaltungssubstrats (70) jeweils gemäß dem Test-Bin-Eintrag (BIN1, BIN2, BIN3); ein Bilden eines Streifen-Package (STRP2), welches eine Formmasseschicht (74) aufweist, welche durch ein Formen der jeweiligen zwei oder mehr individuellen Chips (80) erhalten wird; ein Markieren der Test-Bin-Eintragsinformation (78a, 78b, 78c) auf einer Oberfläche der Formmasseschicht (74) der jeweiligen zwei oder mehr individuellen Chips (80) basierend Positionsinformation der Chip- und Montagebereiche (72); und ein Sägen des Streifen-Package (STRP2) mit den zwei oder mehr gestapelten individuellen Chips (80).
  8. Verfahren nach Anspruch 7, wobei das Klassifizieren (S30) der Mehrzahl von individuellen Packages (INP2) gemäß dem Test-Bin-Eintrag (BIN1, BIN2, BIN3) Folgendes aufweist: ein Erkennen der Test-Bin-Eintragsinformation (78a, 78b. 78c), welche auf der Oberfläche der Formmasseschicht (74) der zwei oder mehr gestapelten individuellen Chips (80) markiert ist; ein Sortieren der individuellen Packages (INP2) gemäß dem Test-Bin-Eintrag (BIN1, BIN2, BIN3) basierend auf der erkannten Test-Bin-Eintragsinformation (78a, 78b, 78c) und ein Montieren der sortierten individuellen Packages (INP2) auf einem Test-Tablett (220); und ein Zuweisen einer Chargennummer zu den individuellen Packages (INP2), welche auf dem Test-Tablett (220) montiert sind, gemäß dem Test-Bin-Eintrag (BIN1, BIN2, BIN3).
  9. Verfahren nach einem der Ansprüche 1 bis 8, wobei das Testen der klassifizierten individuellen Packages (INP; INP2) ein Testen auf elektrische Charakteristiken anders als auf den Test-Bin-Eintrag (BIN1, BIN2, BIN3) aufweist.
  10. Verfahren zum Herstellen eines Halbleiter-Package, wobei das Verfahren Folgendes aufweist: ein Durchführen eines elektrischen Die-Sortier (EDS)-Prozesses zum Testen elektrischer Charakteristiken einer Mehrzahl von Chips (80') auf einem Wafer-Level; ein Sägen (S120) eines Wafers (W), um eine Mehrzahl von individuellen Chips (80) zu erhalten, welche gemäß einem Test-Bin-Eintrag (BIN1, BIN2, BIN3) durch den EDS-Prozess klassifiziert sind; ein Anbringen (S140) der individuellen Chips (80) jeweils an einer Mehrzahl von Chip-Montagebereichen (72) eines Schaltungssubstrats (72); ein Bilden (S150) eines Streifen-Package, welches eine Formmasseschicht (74) aufweist, welche durch ein Formen der individuellen Chips (80), welche an dem Schaltungssubstrat (70) angebracht sind, erlangt wird; ein Markieren (S160) von Test-Bin-Eintragsinformation (78a, 78b, 78c), welche dem Test-Bin-Eintrag (BIN1, BIN2 und BIN3) entspricht, auf einer Oberfläche der Formmasseschicht (74) der individuellen Chips (80) basierend auf einer Positionsinformation der Chip-Montagebereiche (72); ein Sägen (S170) des Streifen-Package (STRP; STRP2) mit den individuellen Chips (80) und ein Bilden einer Mehrzahl von individuellen Packages (INP; INP2); ein Klassifizieren (S30) der individuellen Packages (INP; INP2) gemäß dem Test-Bin-Eintrag (BIN1, BIN2, BIN3) durch ein Verwenden der Test-Bin-Eintragsinformation (78a, 78b, 78c); und ein Testen (S40) der individuellen Packages (INP; INP2), welche gemäß dem Test-Bin-Eintrag (BIN1, BIN2, BIN3) klassifiziert sind.
  11. Verfahren nach Anspruch 10, wobei der Test-Bin-Eintrag (BIN1, BIN2, BIN3)des EDS-Prozesses wenigstens eines von Spannungs-I/O-Charakteristiken, Strom-I/O-Charakteristiken, Leckage-Charakteristiken, funktionalen Charakteristiken und Zeitwahl-Charakteristiken der individuellen Chips (80) ist.
  12. Verfahren nach Anspruch 10 oder 11, wobei das Testen der klassifizierten individuellen Packages (INP; INP2) ein Testen auf elektrische Charakteristiken anders als auf den Test-Bin-Eintrag (BIN1, BIN2, BIN3) aufweist.
  13. Verfahren nach einem der Ansprüche 10 bis 12, wobei das Anbringen (S140) der individuellen Chips (80) an der Mehrzahl von Chip-Montagebereichen (72) des Schaltungssubstrats (70) jeweils ein Anbringen und Stapeln jeweiliger zweier oder mehrerer individueller Chips (80) der Mehrzahl von individuellen Chips (80) zu und auf den Chipmontagebereichen (72) des Schaltungssubstrats (70) jeweils basierend auf dem Test-Bin-Eintrag (BIN1, BIN2, BIN3) aufweist.
  14. Verfahren nach einem der Ansprüche 10 bis 13, wobei das Klassifizieren (S30) der Mehrzahl von individuellen Packages (INP; INP2) gemäß dem Test-Bin-Eintrag (BIN1, BIN2, BIN3) Folgendes aufweist: ein Erkennen (S180) der Test-Bin-Eintragsinformation (78a, 78b, 78c), welche auf der Oberfläche der Formmasseschicht (74) der individuellen Chips (80) markiert ist; ein Sortieren (S190) der individuellen Packages (INP; INP2) gemäß dem Test-Bin-Eintrag (BIN1, BIN2, BIN3) basierend auf der erkannten Test-Bin-Eintragsinformation (78a, 78b, 78c) und ein Montieren der sortierten individuellen Packages (80) auf einem Test-Tablett (220).
  15. Verfahren nach Anspruch 14, ferner aufweisend nach dem Montieren der sortierten individuellen Packages (INP; INP2) auf dem Test-Tablett (220) ein Zuweisen (S200) einer Chargennummer zu den individuellen Packages (INP; INP2), welche auf dem Test-Tablett (220) montiert sind.
  16. Verfahren nach einem der Ansprüche 10 bis 15, wobei Positionsinformation der Chip-Montagebereiche (72) Information über X und Y des Schaltungssubstrats (70) ist.
  17. Verfahren zum Herstellen eines Halbleiter-Package, wobei das Verfahren Folgendes aufweist: ein Testen (S110) von elektrischen Charakteristiken einer Mehrzahl von Chips (80') auf einem Wafer-Level durch ein Verwenden eines Wafer-Testers (50) und ein Erlangen einer Mehrzahl von individuellen Chips (80), welche gemäß einem Test-Bin-Eintrag (BIN1, BIN2, BIN3) klassifiziert sind; ein Anbringen (S140) der individuellen Chips (80) jeweils an einer Mehrzahl von Chip-Montagebereichen (72) eines Schaltungssubstrats (72) durch ein Verwenden eines Chip-Anbringers (88); ein Bilden eines Streifen-Package (STRP; STRP2), welches eine Formmasseschicht (74) aufweist, welche durch ein Formen der individuellen Chips (80) auf dem Schaltungssubstrat (70) mit einem Formgeber (90) erlangt wird; ein Markieren von Test-Bin-Eintragsinformation (78a, 78b, 78c), welche dem Test-Bin-Eintrag (BIN1, BIN2 und BIN3) entspricht, auf einer Oberfläche der Formmasseschicht (74) jedes der individuellen Chips (80) mit einem Markierer basierend auf einer Positionsinformation der Chip-Montagebereiche (72); ein Sägen (S170) des Streifen-Package (STRP; STRP2) mit den individuellen Chips (80) durch ein Verwenden eines Package-Sortierers (94) und ein Bilden einer Mehrzahl von individuellen Packages (INP); ein Klassifizieren (S30) der individuellen Packages (INP; INP2) gemäß dem Test-Bin-Eintrag (BIN1, BIN2, BIN3) durch ein Verwenden des Package-Sortierers (94) und ein Montieren der klassifizierten individuellen Packages (INP) auf einem Test-Tablett (220); und ein Testen (S40) der individuellen Packages (INP; INP2), welche gemäß dem Test-Bin-Eintrag (BIN1, BIN2, BIN3) klassifiziert sind, durch ein Verwenden eines Package-Testers.
  18. Verfahren nach Anspruch 17, wobei das Klassifizieren (S30) der individuellen Packages (INP; INP2) gemäß dem Test-Bin-Eintrag (BIN1, BIN2, BIN3) und das Montieren der klassifizierten individuellen Packages (INP; INP2) auf dem Test-Tablett (220)Folgendes aufweist: ein Erkennen (S180) der Test-Bin-Eintragsinformation (78a, 78b, 78c), welche auf der Oberfläche der Formmasseschicht (74) der individuellen Chips (80) markiert ist, durch ein Verwenden einer Markierungs-Erkennungsschaltung (SOT1), die in einer Sortier-Steuereinheit (SOTC) des Package-Sortierers (94) enthalten ist; und ein Sortieren (S190) der individuellen Packages (INP; INP2) gemäß dem Test-Bin-Eintrag (BIN1, BIN2, BIN3) durch ein Verwenden einer Package-Sortierschaltung (SOT2), die in der Sortier-Steuereinheit (SOTC) des Package-Sortierers (94) enthalten ist, und ein Montieren der sortierten individuellen Packages (80) auf dem Test-Tablett (220).
  19. Verfahren nach Anspruch 18, ferner aufweisend: nach dem Montieren der sortierten individuellen Packages (INP) auf dem Test-Tablett (220), ein Zuweisen einer Chargennummer zu den individuellen Packages (INP), welche auf dem Test-Tablett (220) montiert sind, basierend auf dem Test-Bin-Eintrag (BIN1, BIN2, BIN3) durch ein Verwenden einer Chargennummer-Zuweisungsschaltung, die in der Sortier-Steuereinheit (SOTC) des Package-Sortierers (94) enthalten ist.
  20. Verfahren nach einem der Ansprüche 17 bis 19, wobei das Testen (S210) der klassifizierten individuellen Packages (INP; INP2) ein Testen auf elektrische Charakteristiken anders als auf den Test-Bin-Eintrag (BIN1, BIN2, BIN3) aufweist.
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