JP2016213430A - 半導体装置の製造方法およびプログラム - Google Patents

Abstract

【課題】一部もしくは全部のロットについてバーンインテスト工程を省略し、実施するロットについても、品質に応じたバーンインテストの短縮化・効率化を図る半導体装置の製造方法を提供する。
【解決手段】プローブテスト工程Ｓ２０での計測データ３０に基づいて、バーンイングレード判別処理Ｓ１００では、半導体チップ毎にバーンインテストが不要なものをグレード１に区分し、バーンインテストが必要なものについてバーンイン時間を短く設定するものから順にグレード２〜ｎに区分する。組立工程Ｓ３０では、組み立てられたパッケージをグレード１〜ｎに対応する組立ロット２１（グレード１）〜２４（グレードｎ）に分類する。バーンインテスト工程Ｓ５１〜５３では、組立ロット２２（グレード２）〜２４（グレードｎ）に含まれるパッケージについてのみ、対応するグレード２〜ｎに対して設定されたバーンイン時間によりバーンインテストを行う。
【選択図】図１

Description

本発明は、半導体装置の製造方法に関し、特に、バーンインテスト工程を含む半導体装置の製造方法および当該製造方法の実施の際に利用するプログラムに適用して有効な技術に関するものである。

半導体装置の製造工程には、主に半導体装置の初期不良を排除する目的で、例えば、半導体装置に所定の時間、高温および高電圧の負荷を印加するバーンイン（以下では「ＢＩ」と記載する場合がある）テスト（加速試験）を含むテスト工程が備わっている。

例えば、特表２００８−５４４２１３号公報（特許文献１）には、何らかの情報に基づき、半導体ウエハ上のチップを２分類し、一方はストレステストの時間を長くとり、一方は短くする技術が記載されている。また、非特許文献１には、過去のバーンインテストの結果から、主成分分析によりバーンインのＦａｉｌ時間を推定し、バーンインの時間を最適な値に設定する技術が記載されている。また、非特許文献２には、短時間のバーンインテストの結果を分析して、追加のバーンインを実施するか否かをロット毎に決定する技術が記載されている。

特表２００８−５４４２１３号公報

A.Nahar, R.Daasch, S.Subramaniam, "Burn-In Reduction Using Principal Component Analysis", IEEE International Test Conference 2005 N.Sumikawa, L.-C.Wang, M.S.Abadir, "An Experiment of Burn-In Time Reduction Based On Parametric Test Analysis", IEEE International Test Conference 2012

バーンインテストは、実施に長時間を要し、コスト面でも全体のテストコストの中で特に大きな部分を占めるものであるため、コスト削減の要望は強い。

これに対し、例えば、特許文献１に記載された技術によれば、ストレステストの時間を適切に調節して、ストレステストの効率化を図ることが可能であるが、ストレステスト自体は省略することができず、必ず実施する必要がある。また、ウエハ上のチップを２分類する際に、どのように分類するかの技術については特に説明されていない。同様に、非特許文献１に記載された技術においても、バーンインの時間を最適にしているのみであり、バーンイン自体を省略することはできない。非特許文献２に記載された技術においても、短時間のバーンインの実施は必要である。

このように、特許文献１や、非特許文献１、２に記載された技術では、バーンインテスト自体を不要として省略することまではできない。一方で、バーンインテストを必要とするチップについても、チップ毎の品質はそれぞれ相違することから、品質に応じたバーンインテストの短縮化・効率化も含め、全体として品質の相違を考慮した製造工程とすることで、作業効率の向上や不良品発生の防止による高品質化を図りたいというニーズがある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

代表的な実施の形態による半導体装置の製造方法は、（ａ）半導体ウエハの主面に複数の半導体チップを形成する工程と、（ｂ）前記各半導体チップについての電気的テストを行う工程と、（ｃ）前記半導体ウエハを前記半導体チップ毎に分断してそれぞれ半導体装置としてパッケージに組み立てる工程と、（ｄ）前記パッケージに対してバーンインテストを行う工程と、（ｅ）前記（ｂ）工程での計測データに基づいて、前記半導体チップ毎に品質を区分するグレードを判別する工程と、を有するものである。

前記（ｅ）工程では、前記半導体チップ毎に、バーンインテストが不要なものを第１のグレードに区分し、バーンインテストが必要なものについてバーンイン時間を短く設定するものから順に第２〜第ｎのグレード（ｎ≧２）に区分し、前記（ｃ）工程では、組み立てられた前記各パッケージを、それぞれ前記パッケージに含まれる前記半導体チップについて前記（ｅ）工程において判別された前記第１〜第ｎのグレードに対応する第１〜第ｎのロットに分類し、前記（ｄ）工程では、前記第２〜第ｎのロットに含まれる前記パッケージについてのみ、対応する前記第２〜第ｎのグレードに対して設定されたバーンイン時間によりバーンインテストを行う。

前記の代表的な実施の形態によれば、チップの品質に応じて製造工程における作業効率の向上や不良品発生の防止による高品質化を図ることができる。

実施の形態１の半導体装置の製造方法における処理例について概要を示したフロー図である。 実施の形態１におけるバーンイングレード判別処理の例について概要を示したフロー図である。 実施の形態１における判別モデルを作成する学習処理の全体の流れの例について概要を示したフロー図である。 実施の形態１におけるデータ学習処理の例について概要を示したフロー図である。 実施の形態１におけるプローブテストでの各テスト項目と、バーンインテストの結果との関連度の算出例について示した図である。 実施の形態１における複数のテスト項目から判別モデルを作成する例について概要を示した図である。 実施の形態１における多次元のデータの分布を主成分分析によって二次元化した場合の例について概要を示した図である。 実施の形態２の半導体装置の製造方法における処理例について概要を示したフロー図である。 実施の形態３の半導体装置の製造方法における処理例について概要を示したフロー図である。 実施の形態４の半導体装置の製造方法における処理例について概要を示したフロー図である。 実施の形態５の半導体装置の製造方法における処理例について概要を示したフロー図である。 実施の形態６の半導体装置の製造方法における処理例について概要を示したフロー図である。 実施の形態７の半導体装置の製造方法における処理例について概要を示したフロー図である。 実施の形態８の半導体装置の製造方法における処理例について概要を示したフロー図である。 実施の形態９の組立工程におけるチップのピックアップの処理の流れの例について概要を示したフロー図である。 実施の形態９の組立工程におけるチップのピックアップ手法の例について概要を示した図である。 従来の半導体装置の製造方法における処理例について概要を示したフロー図である。 従来の組立工程におけるチップのピックアップの処理の流れの例について概要を示したフロー図である。 従来の組立工程におけるチップのピックアップ手法の例について概要を示した図である。

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部には原則として同一の符号を付し、その繰り返しの説明は省略する。

＜半導体装置の製造方法＞
図１７は、従来の半導体装置の製造方法における処理例について概要を示したフロー図である。まず、前工程として、ウエハ準備工程（Ｓ１０）において半導体ウエハ（以下では単に「ウエハ」と記載する場合がある）を準備する。この工程で準備されるウエハは、図示しないが、例えば、平面形状が略円形であり、その主面（デバイス形成面）は複数のチップ領域に区画されている。

ウエハ準備工程（Ｓ１０）では、例えば、まず、半導体基板準備工程（Ｓ１１）で、主面を有する半導体基板を準備する。その後、半導体素子形成工程（Ｓ１２）で、半導体基板の主面にトランジスタやダイオードなどの複数の半導体素子を形成する。その後、チップ配線層形成工程（Ｓ１３）で、半導体基板の主面上に配線層を積層する。各配線層が備える複数の配線を介して主面上の複数の半導体素子が電気的に接続されることにより、ウエハの主面側には複数の半導体集積回路が形成される。その後、保護膜形成工程（Ｓ１４）で、配線層を覆うように保護膜（パッシベーション膜、絶縁膜）を形成する。以上の工程により、半導体チップ（以下では単に「チップ」と記載する場合がある）に相当する集積回路が形成された複数のチップ領域を有するウエハが得られる。

ウエハの準備が完了すると、次に、当該ウエハ上に形成されたチップを対象に、ブローブテスト（ウエハテスト）工程（Ｓ２０）において、プローブカードやプローブ検査装置等を用いた電気的テストを行う。プローブテスト工程（Ｓ２０）で良品と判定されたウエハの情報は、ロット単位でウエハロット１０により管理される。ウエハロット１０は、例えば、データベースやファイル等のデータストアにより構成することができる。

次に、後工程として、組立工程（Ｓ３０）において、ウエハをチップ領域毎に分断（ダイシング）して個片化し、複数のチップを取得するとともに、プローブテスト工程（Ｓ２０）で良品と判定されたチップを対象に半導体装置としてパッケージへの組み立てを行う。組立工程（Ｓ３０）を経て得られたパッケージの情報は、ロット単位で組立ロット２０により管理される。組立ロット２０も、ウエハロット１０と同様に、例えば、データベースやファイル等のデータストアにより構成することができる。

その後、必要に応じて、パッケージングされたチップ（パッケージ品）を対象に、組み立て不良を検出するため、パッケージテスト工程（Ｓ４０）において、パッケージプローブ等のテスタ装置（半導体検査装置）を用いたパッケージの電気的テストを行う。さらに、パッケージテスト工程（Ｓ４０）において良品と判定されたパッケージを対象に、バーンインテスト工程（Ｓ５０）において、パッケージに高温および高電圧を印加することによってストレスを加速した状態でのテストを行う。これにより、現時点で正常動作していても一定期間経過後に故障が顕在化する可能性のある初期不良品をスクリーニングして除去することができる。

その後、バーンインテスト工程（Ｓ５０）で良品と判定されたパッケージを対象に、最終テスト工程（Ｓ６０）において、例えば、テスタ装置等を用いて、機能や電気的特性等の詳細についてテストが行われる。最終テスト工程（Ｓ６０）で良品となったパッケージは市場に出荷される。なお、上記に示したフローは、チップを製造する工程のうち、主要工程の概要を説明したものであり、種々の変形例を適用することができる。

上記に示した製造方法のフローでは、各種のテスト工程を有しているが、上述したように、バーンインテスト工程（Ｓ５０）のコストが全体のテストコストの中で特に大きな部分を占める。従って、バーンインテスト工程（Ｓ５０）を効率化することによるコスト削減の効果は非常に大きくなる。しかしながら、上述したように、従来技術では、バーンインの時間を短縮することはできても、バーンイン自体を省略することはできない。

そこで、以下の実施の形態の半導体装置の製造方法は、前工程でのプローブテスト工程（Ｓ２０）における測定結果を用いて、パッケージに対するグレード（品質）をロット毎に判定する。すなわち、対象のパッケージ（半導体チップ）が得られたウエハについての、プローブテスト工程（Ｓ２０）における測定結果のデータに基づいて、バーンインテスト工程（Ｓ５０）での検証対象の項目である、対象のパッケージについての、一定期間経過後に顕在化する劣化性のファンクション故障の発生可能性を予測し、発生可能性の低い順（品質の高い順）に、所定の範囲毎に区分して各ロットのグレードを判定する。

バーンインテスト不要（省略可能）のグレードに判定された一部もしくは全部のパッケージについては、後工程でのバーンインテスト工程（Ｓ５０）を省略する。また、バーンインテストが必要なグレードに判定されたパッケージについては、グレードに応じた好適なバーンイン時間でのバーンインテスト工程（Ｓ５０）を実施する。これにより、バーンインテストに要する作業負荷や時間を大幅に削減することを可能とする。

≪実施の形態１≫
＜全体フロー＞
図１は、実施の形態１の半導体装置の製造方法における処理例について概要を示したフロー図である。当該フローでは、図１７に示した従来技術におけるフローとの相違点として、組立工程（Ｓ３０）において、組立ロット２０を、後のバーンインテスト工程（Ｓ５０）を不要とする組立ロットと、バーンインテスト工程（Ｓ５０）を必要とする組立ロットとに振り分ける手順を有している。本実施の形態では、さらに、バーンインテスト工程（Ｓ５０）を必要とする組立ロットについて、品質によってさらに複数のグレードに振り分け、グレード（品質）に応じたバーンインテスト工程を行うことを可能とする。

図１の例では、組立ロット２０をグレード１〜グレードｎに振り分けた場合を示している。すなわち、バーンインテスト工程を不要とする組立ロット（グレード１）２１と、バーンインテスト工程を必要とする組立ロット（グレード２）２２、組立ロット（グレード３）２３、…、組立ロット（グレードｎ）２４に振り分けている。

バーンインテスト工程を必要とするグレードの組立ロット（グレード２）２２〜組立ロット（グレードｎ）２４に振り分けられたパッケージについては、図１７に示した従来技術におけるフローと同様に、その後、組立ロット毎に、パッケージテスト工程（Ｓ４０）（図１ではＳ４１〜Ｓ４４に対応）およびバーンインテスト工程（Ｓ５０）（図１ではＳ５１〜Ｓ５３に対応）を経て、最終テスト工程（Ｓ６０）（図１ではＳ６１、Ｓ６２に対応）が行われる。

一方、バーンインテスト工程を不要とするグレードの組立ロット（グレード１）２１に振り分けられたパッケージについては、図１７に示した従来技術におけるフローと異なり、パッケージテスト工程（Ｓ４１）が行われた後、バーンインテスト工程（Ｓ５０）を省略して最終テスト工程（Ｓ６１）が行われる。これにより、バーンインテスト工程（Ｓ５０）に係る作業負荷やコストを大きく低減させることができる。組立ロット（グレード１）２１に振り分けられるパッケージが多いほど、テストコストをより低減させることができる。

本実施の形態では、さらに、バーンインテスト工程を必要とする組立ロット（グレード２）２２〜組立ロット（グレードｎ）２４に振り分けられたパッケージについて、組立ロット毎に、品質に応じて好適化された異なるバーンイン時間によってバーンインテストを実施する。図１の例では、組立ロット（グレード２）２２に振り分けられたパッケージについては、短時間（例えば１２時間）のバーンインテストとする短時間バーンインテスト工程（Ｓ５１）とし、組立ロット（グレード３）２３に振り分けられたパッケージについては、中時間（例えば２４時間）のバーンインテストとする中時間バーンインテスト工程（Ｓ５２）とする。組立ロット（グレードｎ）２４に振り分けられたパッケージについては、通常の長時間（例えば３６時間）のバーンインテスト工程（Ｓ５３）とする。

このように、パッケージ（チップ）のグレード（品質）に応じて組立ロット毎に必要十分なバーンイン時間に好適化することで、過剰なバーンインテストを抑制し、全体でのバーンインテスト工程に係るコストをより低減させることができる。

なお、グレード毎に振り分けられた各組立ロットに対するパッケージテスト工程（Ｓ４１〜Ｓ４４）は、それぞれ、図１７の例におけるパッケージテスト工程（Ｓ４０）と同内容の共通のものであってもよいし、組立ロットのグレード毎に異なる条件、内容であってもよい。

また、図１の例において、組立ロット（グレード１）２１〜組立ロット（グレード３）２３に振り分けられたパッケージについては、まとめて最終テスト工程Ｓ６１を行い、組立ロット（グレードｎ）２４に振り分けられたパッケージについては別個に最終テスト工程（Ｓ６２）を行うものとしているが、このようなパターンに限られない。例えば、バーンインテスト工程が不要な組立ロット（グレード１）２１に振り分けられたパッケージについては分離した別個の最終テスト工程としてもよいし、パッケージテスト工程（Ｓ４１〜Ｓ４４）のように、組立ロット毎に全て分離した別個の工程としてもよい。

組立工程（Ｓ３０）において組立ロットをグレード毎に振り分ける判別をするため、本実施の形態では、バーンイングレード判別処理（Ｓ１００）を有している。組立工程（Ｓ３０）では、バーンイングレード判別処理（Ｓ１００）の結果出力されるＢＩグレードリスト５０を、ダイボンダなどの組立装置が受け取り、その内容に基づいて、組立装置がウエハからチップをピックアップした際に、当該チップのグレードに応じて、組立ロット（グレード１）２１〜組立ロット（グレードｎ）２４に振り分ける。

バーンイングレード判別処理（Ｓ１００）では、詳細は後述するが、プローブテスト工程（Ｓ２０）での各チップに対する測定結果やテスト結果のログ等からなる計測データ３０を入力として、各チップについて、所定の判別モデル４０に基づいて演算を行い、チップ毎にグレードを判別してＢＩグレードリスト５０を出力する。

計測データ３０としては、プローブテスト工程（Ｓ２０）で測定される各種データを用いることができるが、その中でも電流計測データを用いるのが望ましいので、本実施の形態では電流計測データを用いるものとして説明する。プローブテストで取得できる電流計測データとしては、例えば、リーク電流、リセット電流、アクティブ電流、Ｉｄｄｑなどがある。

各チップのグレードを判別するために電流計測データを用いるのが望ましいのは以下の理由による。すなわち、（１）プローブテストにおける電流テストでは、チップの全ての回路に電流が供給された状態となるため、不良箇所を見逃すリスクが低く、効率的に不良品を検出することができる。また、（２）静止状態でのＣＭＯＳ（Complementary Metal-Oxide Semiconductor）の電流値は非常に小さいため、潜在的な故障によるものであっても異常値を検出しやすい。また、（３）劣化の主原因であるショート関連の不良の場合も、電流値が大きく増加する現象が生じるため検出しやすい。また、（４）リセット電流などは、短いテスト時間で容易に測定することができる。

なお、電流計測データ以外に、例えば、周波数計測データや、電圧計測データについても有用であり、これらを必要に応じて電流計測データに対して補完的に用いるようにしてもよい。周波数計測データが有用なのは以下の理由による。すなわち、（１）動作マージンの不良を検出しやすい。また、（２）一般的に電流と周波数とは相関が高いので、そのズレを検出することにより回路内部状態の異常を検出することができる。一方、電圧計測データが有用なのは以下の理由による。すなわち、（１）製造バラツキ要因を検出しやすい。また、（２）電源ノイズが要因の異常を検出しやすい。

＜バーンイングレード判別処理＞
図２は、図１のバーンイングレード判別処理（Ｓ１００）の例について概要を示したフロー図である。本実施の形態では、図１に示したように、バーンイングレード判別処理（Ｓ１００）により出力されたＢＩグレードリスト５０に基づいて各チップをグレード毎の組立ロットに分類し、組立ロット毎に後工程でのバーンインテスト工程の実施有無および実施する際のバーンイン時間を制御している。従って、バーンイングレード判別処理（Ｓ１００）は、本実施の形態の半導体装置の製造方法の中でも中心的な役割を担う処理である。

まず、プローブテスト工程（Ｓ２０）で得られた測定結果である計測データ３０を入力として、グレード（すなわち、バーンインテストの実施要否および実施する際のバーンイン時間を決定するための品質の区分）の判別のために必要なデータ項目を抽出する（Ｓ１１０）。本実施の形態では、上述したように、主に電流計測データを抽出するものとする。次に、抽出した電流計測データと、チップの個体毎にユニークに割り当てられたＩＤ情報（チップＩＤ）とを関連付ける（Ｓ１２０）。これにより、チップＩＤをキーとして電流計測データを把握することができるようになる。

その後、各電流計測データを、必要に応じて、一般的な統計処理で用いられる方法により正規化する（Ｓ１３０）。そして、正規化したデータを用い、グレード判別を行うためのモデルである判別モデル４０に基づいて演算を行って、チップ毎にグレードを判別して振り分ける（Ｓ１４０）。判別結果として、本実施の形態では、各グレード（グレード１〜ｎ）に振り分けられたチップのＩＤのリストであるグレード１チップリスト５１〜グレードｎチップリスト５４のチップリストが出力される。

上述したように、本実施の形態では、グレード１はバーンインテスト工程が不要（バーンイン時間＝０）なグレードである。また、グレード２〜ｎはバーンインテスト工程が必要であり、その際のバーンイン時間の短いものから順に区分したグレードである。品質はグレード１が最も高く、グレードｎが最も低いことになる。これらのチップリストは、まとめてＢＩグレードリスト５０として取り扱われる。

以上に説明したバーンイングレード判別処理は、例えば、前工程で用いられる製造装置や検査装置などに組み込まれたソフトウェアプログラムによって実行することができる。また、ＰＣ（Personal Computer）等の独立した情報処理装置上で動作するソフトウェアプログラムによって実行するようにしてもよい。

ここで、図２のステップＳ１４０で判別の演算に用いる判別モデル４０は、ステップＳ１４０での処理に先立って予め設定されており、例えば、電流計測データに含まれる電流値などをパラメータや変数とする所定の数式によって表される。この判別モデル４０は、プローブテストでの測定結果である計測データ３０に基づいて、バーンインテストがＦａｉｌとなる（以下では「ＢＩ不良」と記載する場合がある）であろうチップを推測し、その可能性に応じてグレード２チップリスト５２〜グレードｎチップリスト５４の各チップリストに含めるとともに、ＢＩ不良がないと推測されるチップをバーンインテスト工程が不要となるグレード１チップリスト５１に含めるよう振り分けるためのものである。以下では、判別モデル４０の作成手法について説明する。

＜学習による判別モデルの作成＞
判別モデル４０の作成や定義の手法については特に制限はないが、本実施の形態では、例えば、過去に製造されたチップやロットについて蓄積された各種テストの結果データを学習データとして利用して、いわゆる機械学習やデータマイニングの手法により作成するものとする。これらの手法としては各種のものが一般に知られているが、そのいずれを用いるかについては特に限定されず、各種の手法を適宜用いることができる。

本実施の形態では、過去に製造されたチップのうち、後工程のバーンインテスト工程（Ｓ５０（Ｓ５１〜Ｓ５３））で実際にＦａｉｌしたチップについて、前工程のプローブテスト工程（Ｓ２０）での計測データ３０がどのような傾向を示していたかを分析し、ＢＩ不良との間に相関関係を有するプローブテストでのテスト項目を抽出する。そして、抽出したテスト項目における電流値等の測定データをパラメータや変数とした数式を生成して、これを判別モデル４０とする。

図３は、判別モデル４０を作成する学習処理の全体の流れの例について概要を示したフロー図である。図中のステップＳ１０〜Ｓ６０は、それぞれ、図１および図１７におけるステップＳ１０〜Ｓ６０の対応するものと同内容であるため、再度の説明は省略する。図３に示した学習処理では、さらに、プローブテスト工程（Ｓ２０）で得られた測定結果である計測データ３０、およびバーンインテスト工程（Ｓ５０（Ｓ５１〜Ｓ５３））で得られたテスト結果であるＢＩ結果データ６０を学習データとして入力し、現行の判別モデル４０である現判別モデル４１から、最新の判別モデル４０である新判別モデル４２を作成するデータ学習処理（Ｓ２００）を行うことを示している。

なお、上述したように、入力される学習データとして、最新のテスト結果による計測データ３０およびＢＩ結果データ６０に加えて、過去に製造されたチップについて蓄積された各種テストの結果である過去データ７０も含まれるものとする。すなわち、チップの製造が行われ、新たな計測データ３０およびＢＩ結果データ６０が得られると、これらのデータに過去データ７０を加えたものを学習データとしてデータ学習処理（Ｓ２００）を繰り返し行うことにより、現判別モデル４１を新判別モデル４２に漸次改善させていくことができる。従って、データ学習処理（Ｓ２００）は、例えば、新たな計測データ３０およびＢＩ結果データ６０が得られたタイミングで都度実行してもよいし、一定期間毎にその間に蓄積された計測データ３０およびＢＩ結果データ６０を対象として実行するようにしてもよい。

図４は、図３のデータ学習処理（Ｓ２００）の例について概要を示したフロー図である。まず、プローブテストの測定結果である計測データ３０および現判別モデル４１を用いて、図２に示したバーンイングレード判別処理（Ｓ１００）を実行し、各チップのグレードの情報を含むＢＩグレードリスト５０を得る。一方で、実際のバーンインテストの結果であるＢＩ結果データ６０から、バーンインテストでＦａｉｌとなったチップ、すなわちバーンインテストを実施する必要があったチップの情報と、当該バーンインテストにおけるバーンイン時間の情報とを抽出し、そのリストであるＢＩ不良チップリスト６１を出力する（Ｓ２１０）。

その後、得られたＢＩグレードリスト５０とＢＩ不良チップリスト６１の内容について、チップＩＤによる関連付けを行い、関連付けられたチップの情報を含むＢＩ誤推定チップリスト６２を出力する（Ｓ２２０）。すなわち、ＢＩ誤推定チップリスト６２には、現判別モデル４１を用いたバーンイングレード判別処理（Ｓ１００）で判別された各チップのグレードの情報と、実際のバーンインテストにおけるバーンイン時間の条件と結果がマッチしていないチップのリストを含む。

これには、例えば、バーンインテストが不要であると判別された（グレード１と判別された）にも関わらず、実際にはバーンインテストでＦａｉｌとなった（バーンインテストを実施する必要があった）チップや、バーンインテストが必要であるが、バーンイン時間は短時間でよいと判別された（グレード２と判別された）にも関わらず、実際にはそれより長い中時間や長時間のバーンインテストでＦａｉｌとなったチップ（より長時間のバーンインテストを実施する必要があった）チップのリストが含まれることになる。従って、新たに作成する新判別モデル４２は、これらのチップについて適切なグレードを判別することができるモデルとする必要がある。

新判別モデル４２を作成するために、まず、計測データ３０や過去データ７０に記録されているプローブテストでの各テスト項目と、バーンインテストの結果との関連度を所定の手法により算出する（Ｓ２３０）。プローブテストでの各テスト項目について、バーンインがＦａｉｌとなったチップと、ならなかったチップとで、データの傾向に大きな差があるテスト項目は、バーンインテストの結果（Ｆａｉｌとなるかならないか）と関連度が高いといえ、バーンインテストの結果を推測するのに適したテスト項目である。

上記の関連度の算出には、例えば、カイ二乗検定などの各種の統計学的手法等を適宜用いることができる。図５は、プローブテストでの各テスト項目と、バーンインテストの結果との関連度の算出例について示した図である。図５（ａ）〜（ｆ）の各図では、プローブテストでの各種テスト項目について、１つのグラフにそれぞれ２種類のデータの分布を示しており、いずれも、ピークの高い方がバーンインテストでＰａｓｓしたチップのデータの分布、ピークの低い方がバーンインテストでＦａｉｌしたチップのデータの分布を示している。また、各図の下部には、２種類のデータの分布に対して、それらの間の分布としての相違の程度を示す指標として、カイ二乗（Χ^２）の値を算出して示している。

例えば、図５（ａ）では、リーク電流についての“ｔ１２”というテスト項目に係るデータの分布の例を示している。この場合、バーンインテストをＰａｓｓしたチップとＦａｉｌしたチップのデータの分布は、それぞれ、ピークの高さこそ異なるものの、ピークの位置はほぼ同じ位置となり、これらは分布として相違する程度が低い（一致する程度が高い）。このとき、カイ二乗の値は小さい値（図５（ａ）の例では１．２）になる。従って、リーク電流についての“ｔ１２”というテスト項目は、バーンインテストの結果との関連度が低い（データの分布傾向に差がない）ことから、バーンインテストの実施内容を決定するためのグレードを判別するモデルには不採用とする。

一方、図５（ｂ）では、リセット電流についての“ｔ３”というテスト項目に係るデータの分布の例を示している。この場合、図５（ａ）の例と異なり、バーンインテストでＦａｉｌしたチップのピークの位置は、Ｐａｓｓしたチップのピークに比べて右に大きくずれており、これらは分布として相違する程度が高い。このとき、カイ二乗の値は大きい値（図５（ｂ）の例では９６）になる。従って、リセット電流についての“ｔ３”というテスト項目は、バーンインテストの結果との関連度が高い（データの分布傾向の差が大きい）ことから、バーンインテストの実施内容を決定するためのグレードを判別するモデルに採用する。

他のテスト項目についても同様に、バーンインテストをＰａｓｓしたチップとＦａｉｌしたチップのデータの分布についてカイ二乗の値を算出し、例えば、所定の値よりも大きい値となった場合に、対象のテスト項目は、バーンインテストの結果との関連度が高いと判定して、バーンインテストの実施内容を決定するためのグレードを判別するモデルに採用する。

図４に戻り、ステップＳ２３０で複数のテスト項目が採用されると、これらのテスト項目に基づいて、各チップを該当するグレードに振り分けるための判別モデルの候補を作成する（Ｓ２４０）。ステップＳ２３０において３つ以上のテスト項目が採用された場合には、一般的に、これら多数の項目に基づいて判別の基準となるモデルを設定するのは困難であるが、このような多次元の場合であっても、例えば、主成分分析などの一般的な統計学的手法を用いることで、２次元化を行うことができる。

図６は、複数のテスト項目から判別モデルを作成する例について概要を示した図である。上段の図は、プローブテストにおける“テスト１”、“テスト２”、“テスト３”という３つのテスト項目についての各チップのデータの分布を３次元で表したものである。テスト項目がさらに増えて４次元以上となると、図示することも困難となる。このような状態で、判別の基準となるモデルを設定することは困難である。

ここで、一般的に用いられる手法である主成分分析を施すことで、多次元のデータであっても、図中の“主成分１”および“主成分２”からなる平面上で２次元化することができる。図７は、多次元のデータの分布を主成分分析によって二次元化した場合の例について概要を示した図である。図示するように、“主成分１”と“主成分２”からなる平面上で２次元化された状態であれば、例えば、図中の同心円で示されるような複数のグレードに区分する判別基準を視覚的に容易に設定して、その数式を求めて判別モデルとすることができる。

図７の例では、最も外側の円は、最も品質の低いグレード４に振り分けられるチップを区分するための境界であり、当外円の外側の領域に属するチップはグレード４に振り分けられる。当該領域は過去にバーンインテストがＦａｉｌした不良のチップが属する領域であることから、グレード４に振り分けられたチップは一律に不良として出荷対象から除外してもよいし、通常のバーンイン時間（例えば３６時間）でのバーンインテストを実施してもよい。

外側から２番目の円は、グレード３に振り分けられるチップを区分するための境界であり、当該円と最も外側の円との間の領域に属するチップはグレード３に振り分けられる。当該領域は、その外側が不良チップが属するグレード４の領域に接するため、グレード３に振り分けられたチップについては、バーンインテストを実施するが、その時間は、通常のバーンイン時間（例えば３６時間）よりは短い中程度の時間（例えば２４時間）とする。

同様に、外側から３番目の円は、グレード２に振り分けられるチップを区分するための境界であり、当該円と外側から２番目の円との間の領域に属するチップはグレード２に振り分けられる。当該領域は、バーンインテストがＦａｉｌして不良となるリスクは比較的小さい。従って、グレード２に振り分けられたチップについては、品質向上のため短時間（例えば１２時間）のバーンインテストを実施する。

また、最も内側の円は、グレード１に振り分けられるチップを区分するための境界であり、当該円の内側の領域に属するチップはグレード１に振り分けられる。当該領域は、不良チップが属するグレード４の領域から十分にマージンがあり、バーンインテストがＦａｉｌして不良となるリスクはほぼない。従って、グレード１に振り分けられたチップについてはバーンインテストを不要とする（すなわち、バーンイン時間をゼロとする）。

この場合、例えば、グレード１（バーンインテスト不要）に振り分けられたチップが全体の６０％で、グレード２（バーンイン時間＝１２時間）が３０％、グレード３（バーンイン時間＝２４時間）が９．５％、グレード４（不良とし、バーンインテストを行わない）が０．５％であった場合、バーンインテストを要するチップの平均のバーンイン時間は、
１２×（０．３／０．４）＋２４×（０．０９５／０．４）＝１４．７時間
となる。通常のバーンインテストにおけるバーンイン時間が３６時間であるとすると、２１．３時間の削減効果が得られる。仮にグレード４に振り分けられたチップに対してバーンインテストを実施する場合でも、３６×（０．００５／０．４）＝０．４５時間という短時間が追加となるだけである。

このように、バーンインテストがＦａｉｌとなる不良チップが予め出荷対象から排除されるようにすることができるとともに、バーンインテストにおけるバーンイン時間を大きく削減して効率的なバーンインテストを実現することができる。

図４に戻り、ステップＳ２３０で複数のテスト項目が採用された場合には、例えば、その組み合わせのパターン毎に上記のような主成分分析を行うことにより、判別モデルを複数作成することができる。ステップＳ２４０では、これらの判別モデルを判別モデル候補４３として出力する。

その後、これらの判別モデル候補４３のうち、バーンインテストが必要なチップおよびそれらのグレードを判別する能力（精度や効率など）が高いものを選択する。本実施の形態では、例えば、以下の手法により判別モデル候補４３毎にグレード判別率を算出し、この値に基づいて判別モデル候補４３から選択する。

まず、図４に示すように、各判別モデル候補４３をそれぞれ用いて、再度、図２に示したバーンイングレード判別処理（Ｓ１００）を実行し、ＢＩグレードリスト５０を得る。さらに、判別モデル候補４３毎に、ＢＩグレードリスト５０に基づいてグレード判別率を算出する（Ｓ２５０）。ここでのグレード判別率は、例えば、対象の判別モデル候補４３によって全チップの中からバーンインテストが必要であるチップを判別することができる割合を、グレード毎に重み付けをして算出する。すなわち対象の判別モデル候補４３に対応して出力されたＢＩグレードリスト５０におけるバーンインテストが必要な各グレード（グレード２〜グレードｎ）のチップの数に対して、グレードが低いほど重い重み付けをした加重合計を算出し、これを全チップ数で除算した値とする。

その後、グレード判別率が最も高い判別モデル候補４３を選択し、これを現判別モデル４１に対して追加して、新判別モデル４２として出力する（Ｓ２６０）。以上の処理により、新判別モデル４２を得ることができる。

なお、図４の例では、ステップＳ２３０において、バーンインテストの結果として、現判別モデル４１では適切に判別できなかったチップのリストであるＢＩ誤推定チップリスト６２を入力としているが、バーンインがＦａｉｌとなったチップを全て含むＢＩ不良チップリスト６１を入力としてもよい。この場合、新たに得られた判別モデル候補４３は、ステップＳ２６０で現判別モデル４１に対して差分として追加する対象ではなく、現判別モデル４１を置換する対象となる。

以上に説明したように、実施の形態１の半導体装置の製造方法によれば、前工程でのプローブテスト工程（Ｓ２０）における測定結果を用いて、パッケージについてのバーンインテスト工程の要否（省略可否）、および実施する際のバーンイン時間を決定するためのグレードを判定する。これにより、パッケージのうち、バーンインテストが必要（省略不可）と判定されたパッケージを含むロット以外のロットについて、後工程でのバーンインテスト工程を省略することができる。また、バーンインテストを実施するロットについても、グレードに応じて適切なバーンイン時間を設定することができ、バーンインテストに要するコストを大きく低減させることができる。

≪実施の形態２≫
図８は、実施の形態２の半導体装置の製造方法における処理例について概要を示したフロー図である。本実施の形態では、図１に示した実施の形態１におけるフローと異なり、組立ロット２０に対するグレードの振り分けを、製造装置が対応可能な場合には、組立工程（Ｓ３０）ではなく、パッケージテスト工程（Ｓ４０）において行う。これにより、実施の形態１のフローと比較して組立工程（Ｓ３０）を従来通りのシンプルなものに維持することができる。

なお、図１に示した実施の形態１のフローでは、ウエハの段階でバーンインテストが必要なロットと不要なロットとを明確に分けて管理することになり、その後の組立工程（Ｓ３０）が煩雑となり得る。一方で、製品によってはパッケージテスト工程（Ｓ４１〜Ｓ４４）を有さないものもあり、その場合でも適用することができるという利点を有する。

図８に示した本実施の形態のフローでは、組立工程（Ｓ３０）までは図１７に示した従来のフローと同様であり、組立ロット２０では、バーンインテストが必要なロットと不要なロットとが混在している。一方、パッケージテスト工程（Ｓ４０）では、バーンイングレード判別処理（Ｓ１００）により出力されたＢＩグレードリスト５０に基づいて、パッケージテストを経た組立ロット２０を、不良品２５と、バーンインテストが不要な組立ロット（グレード１）２１、およびバーンインテストが必要な組立ロット（グレード２）２２〜組立ロット（グレードｎ）２４とに分類する。

具体的には、例えば、パッケージテストを行うテスタ装置が、各チップ（パッケージ品）をテストした後、Ｆａｉｌしたチップを不良品２５として分類して廃棄する。また、パッケージテストをＰａｓｓしたチップは、ＢＩグレードリスト５０においてリストされているグレード（グレード１〜グレードｎ）に従って、組立ロット（グレード１）２１〜組立ロット（グレードｎ）２４に分類する。

その後のバーンインテスト工程（Ｓ５１〜Ｓ５３）は、バーンインテストが必要な組立ロット（グレード２）２２〜組立ロット（グレードｎ）２４に分類されたロットに対してのみ行われる。その後、最終テスト工程（Ｓ６１、Ｓ６２）が行われる。

なお、実施の形態１の図１とフローと同様に、本実施の形態においても、組立ロット（グレード１）２１〜組立ロット（グレード３）２３に振り分けられたパッケージについては、まとめて最終テスト工程Ｓ６１を行い、組立ロット（グレードｎ）２４に振り分けられたパッケージについては別個に最終テスト工程（Ｓ６２）を行うものとしているが、このようなパターンに限られない。例えば、バーンインテスト工程が不要な組立ロット（グレード１）２１に振り分けられたパッケージについては分離した別個の最終テスト工程としてもよいし、組立ロット毎に全て分離した別個の工程としてもよい。

なお、バーンイングレード判別処理（Ｓ１００）は、図１に示した実施の形態１のものと同内容であり、これに含まれるデータ学習処理（Ｓ２００）についても図３、図４に示したものと同内容であるため、再度の説明は省略する。

以上に説明したように、実施の形態２の半導体装置の製造方法によれば、組立工程（Ｓ３０）を従来通りのシンプルなものに維持しつつ、前工程でのプローブテスト工程（Ｓ２０）における測定結果を用いて、パッケージのグレードを判別する。これにより、パッケージのうち、バーンインテストが必要（省略不可）と判定されたパッケージを含むロット以外のロットについて、後工程でのバーンインテスト工程を省略することができる。また、バーンインテストを実施するロットについても、グレードに応じて適切なバーンイン時間を設定することができ、バーンインテストに要するコストを大きく低減させることができる。

≪実施の形態３≫
上述した実施の形態１および実施の形態２の半導体装置の製造方法では、前工程のプローブテスト工程において得られる計測データを用いてパッケージのグレードを判別し、バーンインテスト工程を効率化している。ここでの計測データとしては、主に電流計測データを用いるものとし、周波数計測データや電圧計測データについても補完的に用いることができるものとしているが、プローブテスト工程以外の他の工程で得られる他の種類のデータについても、ＢＩ不良との間に相関関係を有するものが含まれる場合がある。そこで本実施の形態では、プローブテスト工程での計測データに基づいたパッケージのグレード判別に加えて、他の工程で得られる計測データに基づいたパッケージのグレード判別も行う。

図９は、実施の形態３の半導体装置の製造方法における処理例について概要を示したフロー図である。基本的な処理の内容は、上述した実施の形態１の図１に示したフローと同様であるため、重複する部分については再度の説明を省略する。

本実施の形態では、図１に示したフローに対して、さらに、ウエハ準備工程（Ｓ１０）でのテストで得られる計測データ３０ａを用いて、実施の形態１で説明したのと同様の手法によるバーンイングレード判別処理（Ｓ１００ａ）を行い、ＢＩグレードリスト５０ａを得る。そして、このＢＩグレードリスト５０ａと、実施の形態１で説明したプローブテスト工程（Ｓ２０）での計測データ３０ｂに基づいて得られたＢＩグレードリスト５０ｂとを合成・マージする。その後は、合成されたＢＩグレードリスト５０に基づいて、実施の形態１と同様に、組立工程（Ｓ３０）において組立ロットをグレード１〜グレードｎに振り分ける（なお、実施の形態１の図１における組立ロット（グレード３）２３については図９では図示を省略している）。

ウエハ準備工程（Ｓ１０）でのテストは主にトランジスタ特性検査であるが、電圧計測や容量計測などの電気的特性の計測結果を計測データ３０として利用することもできる。また、他の工程では、例えば、微細欠陥や微小塵についての計測データや、層厚についての計測データなどの物理的特性についてのデータ項目を利用してもよい。

以上に説明したように、実施の形態３の半導体装置の製造方法によれば、プローブテスト工程（Ｓ２０）に加えて、ウエハ準備工程（Ｓ１０）に起因するＢＩ不良を考慮して組立ロット２０に対するグレードの振り分けを行うことができ、半導体装置の高品質化が可能であるとともに、グレード振り分けの精度を向上させてバーンインテスト工程をより効率化することができる。

≪実施の形態４≫
図１０は、実施の形態４の半導体装置の製造方法における処理例について概要を示したフロー図である。基本的な処理の内容は、上述した実施の形態２の図８に示したフローと同様であるため、重複する部分については再度の説明を省略する。本実施の形態では、図８に示したフロー、すなわち、組立ロット２０に対するグレードの振り分けを、組立工程（Ｓ３０）ではなくパッケージテスト工程（Ｓ４０）において行うフローに対して、プローブテスト工程（Ｓ２０）の計測データではなくパッケージテスト工程（Ｓ４０）の計測データを用いる。

本実施の形態では、計測データ３０に基づくバーンイングレード判別処理（Ｓ１００）と、得られたＢＩグレードリスト５０に基づく組立ロット２０に対するグレードの振り分けを、いずれもパッケージテスト工程（Ｓ４０）で行うことから、図示するように、パッケージテスト工程（Ｓ４０）は複数のサブ工程（図中では、パッケージテスト工程１（Ｓ４０ａ）〜パッケージテスト工程ｍ（Ｓ４０ｂ）の各サブ工程）を有するものとする。そして、前段のサブ工程（図中ではパッケージテスト工程１（Ｓ４０ａ））で得られた計測データ３０を用いてバーンイングレード判別処理（Ｓ１００）を行い、得られたＢＩグレードリスト５０に基づいて後段のサブ工程（図中ではパッケージテスト工程ｍ（Ｓ４０ｂ））で組立ロット２０に対するグレードの振り分けを行う。

なお、図１０の例では、パッケージテスト工程１（Ｓ４０ａ）はパッケージテスト工程（Ｓ４０）の最初のサブ工程であり、パッケージテスト工程ｍ（Ｓ４０ｂ）は最後のサブ工程であるとして記載されているが、これに限られず、いずれも複数のサブ工程における途中のサブ工程とすることも可能である。

パッケージテスト工程１（Ｓ４０ａ）では、プローブテスト工程（Ｓ２０）と同様に電流計測データを計測データ３０として得ることができるため、実施の形態１で説明したのと同様の手法によるバーンイングレード判別処理（Ｓ１００）を行い、ＢＩグレードリスト５０を得ることができる。

以上に説明したように、実施の形態４の半導体装置の製造方法によれば、パッケージテスト工程（Ｓ４０）（またはその前の組立工程（Ｓ３０））に起因するＢＩ不良を考慮して組立ロット２０に対するグレードの振り分けを行うことができ、半導体装置の高品質化が可能であるとともに、グレード振り分けの精度を向上させてバーンインテスト工程をより効率化することができる。

≪実施の形態５≫
図１１は、実施の形態５の半導体装置の製造方法における処理例について概要を示したフロー図である。基本的な処理の内容は、上述した実施の形態４の図１０に示したフローと同様であるため、重複する部分については再度の説明を省略する。本実施の形態では、上述した実施の形態４と同様に、パッケージテスト工程ｍ（Ｓ４０ｂ）において組立ロット２０に対するグレードの振り分けを行う際に、パッケージテスト工程１（Ｓ４０ａ）の計測データ３０ｂを用いるのに加えて、上述した実施の形態１、２と同様に、プローブテスト工程（Ｓ２０）の計測データ３０ａも併せて用いるものとする。

実施の形態５の半導体装置の製造方法によれば、プローブテスト工程（Ｓ２０）とパッケージテスト工程１（Ｓ４０ａ）とで相関性を有するテスト項目がある場合に、プローブテスト工程（Ｓ２０）での測定結果である計測データ３０ａとパッケージテスト工程１（Ｓ４０ａ）での測定結果である計測データ３０ｂとを集計し、これを用いてバーンイングレード判別処理（Ｓ１００）を行ってＢＩグレードリスト５０を得る。したがって、プローブテスト工程（Ｓ２０）およびパッケージテスト工程（Ｓ４０）（またはその前の組立工程（Ｓ３０））に起因するＢＩ不良を考慮して組立ロット２０に対するグレードの振り分けを行うことができ、半導体装置の高品質化が可能であるとともに、グレード振り分けの精度を向上させてバーンインテスト工程をより効率化することができる。

また、プローブテスト工程（Ｓ２０）とパッケージテスト工程（Ｓ４０）の測定結果の相関性を加味したＢＩグレードリスト５０を得ることができるため、グレード振り分けの精度をより向上させることができるとともに、グレード振り分けの処理を簡略化・効率化することができる。

≪実施の形態６≫
図１２は、実施の形態６の半導体装置の製造方法における処理例について概要を示したフロー図である。基本的な処理の内容は、上述した実施の形態５の図１１に示したフローと同様であるため、重複する部分については再度の説明を省略する。本実施の形態では、上述した実施の形態５と同様に、パッケージテスト工程ｍ（Ｓ４０ｂ）において組立ロット２０に対するグレードの振り分けを行う際に、パッケージテスト工程１（Ｓ４０ａ）の計測データ３０ｂを用いるのに加えてプローブテスト工程（Ｓ２０）の計測データ３０ａも併せて用いる。

一方で、本実施の形態では、実施の形態５と異なり、プローブテスト工程（Ｓ２０）でも計測データ３０ａを利用してバーンイングレード判別処理（Ｓ１００ａ）によりＢＩグレードリスト５０ａを個別に取得し、これをパッケージテスト工程（Ｓ４０）での計測データ３０ｂを利用して得られたＢＩグレードリスト５０ｂと合成する。

実施の形態６の半導体装置の製造方法によれば、実施の形態５と同様に、プローブテスト工程（Ｓ２０）およびパッケージテスト工程（Ｓ４０）（またはその前の組立工程（Ｓ３０））に起因するＢＩ不良を考慮して組立ロット２０に対するグレードの振り分けを行うことができ、半導体装置の高品質化が可能であるとともに、グレード振り分けの精度を向上させてバーンインテスト工程をより効率化することができる。特に、実施の形態５と異なり、プローブテスト工程（Ｓ２０）とパッケージテスト工程（Ｓ４０）とでテスト項目が異なるなど計測データに相関性がない場合にも有効である。

≪実施の形態７≫
図１３は、実施の形態７の半導体装置の製造方法における処理例について概要を示したフロー図である。基本的な処理の内容は、上述した実施の形態６の図１２に示したフローと同様であるため、重複する部分については再度の説明を省略する。

本実施の形態では、図１２に示したフローに対して、さらに、上述した実施の形態３と同様に、ウエハ準備工程（Ｓ１０）でのテストで得られる計測データ３０ａを用いてバーンイングレード判別処理（Ｓ１００ａ）を行い、ＢＩグレードリスト５０ａを得る。そして、このＢＩグレードリスト５０ａと、プローブテスト工程（Ｓ２０）での計測データ３０ｂに基づいて得られたＢＩグレードリスト５０ｂ、およびパッケージテスト工程（Ｓ４０）での計測データ３０ｃに基づいて得られたＢＩグレードリスト５０ｃを合成する。その後は、合成されたＢＩグレードリスト５０に基づいて、パッケージテスト工程ｍ（Ｓ４０ｂ）において組立ロット２０をグレード１〜グレードｎに振り分ける。

実施の形態６と同様に、ウエハ準備工程（Ｓ１０）でのテストは主にトランジスタ特性検査であるが、電圧計測や容量計測などの電気的特性の計測結果を計測データ３０ａとして利用することもできる。また、他の工程では、例えば、微細欠陥や微小塵についての計測データや、層厚についての計測データなどの物理的特性についてのデータ項目を利用してもよい。

実施の形態７の半導体装置の製造方法によれば、ウエハ準備工程（Ｓ１０）、プローブテスト工程（Ｓ２０）、およびパッケージテスト工程（Ｓ４０）（またはその前の組立工程（Ｓ３０））に起因するＢＩ不良を考慮して組立ロット２０に対するグレードの振り分けを行うことができ、半導体装置の高品質化が可能であるとともに、グレード振り分けの精度を向上させてバーンインテスト工程をより効率化することができる。

≪実施の形態８≫
図１４は、実施の形態８の半導体装置の製造方法における処理例について概要を示したフロー図である。基本的な処理の内容は、上述した実施の形態７の図１３に示したフローと同様であるため、重複する部分については再度の説明を省略する。

本実施の形態では、図１３に示したフローに対して、さらに、組立工程（Ｓ３０）でのテストで得られる計測データ３０ｃを用いてバーンイングレード判別処理（Ｓ１００ｃ）を行い、ＢＩグレードリスト５０ｃを得る。そして、このＢＩグレードリスト５０ｃと、ウエハ準備工程（Ｓ１０）での計測データ５０ａに基づいて得られたＢＩグレードリスト５０ａ、プローブテスト工程（Ｓ２０）での計測データ３０ｂに基づいて得られたＢＩグレードリスト５０ｂ、およびパッケージテスト工程（Ｓ４０）での計測データ３０ｄに基づいて得られたＢＩグレードリスト５０ｄを合成する。その後は、合成されたＢＩグレードリスト５０に基づいて、パッケージテスト工程ｍ（Ｓ４０ｍ）において組立ロット２０をグレード１〜グレードｎに振り分ける。

組立工程（Ｓ３０）でのテストは主にパッケージ基板検査であり、電流計測データや電圧計測データを計測データ３０ｃとして得ることができる。

実施の形態８の半導体装置の製造方法によれば、全ての工程に起因するＢＩ不良を考慮して組立ロット２０に対するグレードの振り分けを行うことができ、半導体装置の高品質化が可能であるとともに、グレード振り分けの精度を向上させてバーンインテスト工程をより効率化することができる。

≪実施の形態９≫
図１７に示したような従来技術の処理の流れでは、組立（ダイボンド）工程（Ｓ３０）においてウエハをチップ領域毎に分断（ダイシング）して個片化し、複数のチップを取得（ピックアップ）する。このとき、ブローブテスト（ウエハテスト）工程（Ｓ２０）でのテスト結果に基づいて良品チップのみをピックアップするが、従来技術では、どのチップからピックアップするかという順序は特に規定されず、生産都合などにより任意に決定される場合が多い。

この場合、例えば、低品質のチップ（プローブテストの結果良品チップとされたものの中でも相対的に低品質のもの）から先にピックアップしてしまうと、ピックアップ時のチッピング（チップの欠け、破損）により、周辺に残された高品質のチップに欠けたＳｉなどが付着して不良品となるオーバーキルが生じる場合がある。また、２回目以降のピックアップ処理の際には、組立装置（ダイボンダ）において再セットアップが行われるが、その際に周辺に残された高品質のチップが振動等により干渉して破損する場合もある。そこで、高品質のチップ（例えばバーンインテスト不要と判断されるもの）から順にピックアップすることが考えられる。

図１８は、従来の組立工程（Ｓ３０）におけるチップのピックアップの処理の流れの例について概要を示したフロー図である。まず、ウエハのセットアップとして、対象のウエハを組立装置（ダイボンダ）にセットし（Ｓ３１）、アライメント（位置合わせ）を行う（Ｓ３２）。このとき、組立装置は、ウエハ上に予め設定された位置合わせ用のターゲットダイおよびチェックダイを認識して、これらを基準にウエハの位置を調整する。

図１９は、従来の組立工程（Ｓ３０）におけるチップのピックアップ手法の例について概要を示した図である。図中の円はウエハを示しており、各格子はチップ領域を示している。各チップ（ダイ）は、網掛けの有無および網掛けの種類により、高品質（バーンインテスト不要）のチップ（数は多い）、低品質（バーンインテスト必要）のチップ（数は少ない）、およびプローブテストでＦａｉｌしたためピックアップの対象とならない不良チップに分類して示されている。

さらに、図中では、ウエハの概ね四隅に設定された１つのターゲットダイ、および３つのチェックダイが示されている。ターゲットダイは座標が固定されており、また、各チェックダイは有効領域内で座標が固定されている。ターゲットダイおよび各チェックダイの設定手法は特に限定されないが、例えば、ウエハ主面上で中心を原点としてＸＹ軸をとり、各象限において、ウエハの隅付近で原点に対する点対称となる位置にそれぞれ設定することができる。アライメント（Ｓ３２）の際にはこれらのターゲットダイおよびチェックダイが所定の位置にくるようにウエハの位置を調整する。

図１８に戻り、その後、１回目のチップのピックアップを行う（Ｓ３４）。ここでピックアップするチップの順序は、上述したように、従来技術では特に規定されずに任意である場合が多い。この場合には、低品質のチップが先にピックアップされる場合があり、チッピング等により周辺に残された高品質のチップに対するオーバーキルが生じるリスクが高くなる。従って、１回目のピックアップでは高品質のチップから優先的にピックアップすることが望ましい。

一般的な組立装置では、ピックアップ終了後にウエハはいったん取り出され、さらにピックアップを行う場合には再セットアップが必要となることから、２回目のピックアップを行うために対象のウエハを組立装置に再セットし（Ｓ３５）、再アライメントを行う（Ｓ３６）。しかしながら、従来技術では、再アライメントが、ターゲットダイやチェックダイの周辺のチップが存在しないことによりエラーとなる場合がある（Ｓ３７）。

これは、従来技術では、１回目のピックアップ（Ｓ３４）においてピックアップするチップの順序を任意とした場合はもちろん、たとえ高品質のチップから優先的にピックアップする場合であっても、ターゲットダイやチェックダイの周辺のチップが１回目のピックアップの対象となってピックアップされてしまう場合があるためである。この場合、組立装置による自動的なアライメントができないことから、人手でのアシストによるアライメントが行われ（Ｓ３８）、その後２回目のピックアップが行われる（Ｓ３９）。図１８の例では、２回目のピックアップで必要なチップは全てピックアップされ、その後、ウエハが組立装置からアンロードされて（Ｓ４０）、ピックアップ処理が終了する。

このように、従来技術では、低品質のチップが１回目のピックアップでピックアップされる場合に、チッピング等によって周辺の高品質のチップに対するオーバーキルが生じる場合がある。また、高品質のチップから先にピックアップする場合であっても、１回目のピックアップでターゲットダイやチェックダイの周辺のチップがピックアップされてしまい、２回目のピックアップの際にアライメントエラーが生じて人手によるアシストが必要となるなど、作業効率が著しく低下する場合がある。

そこで本実施の形態では、上述した実施の形態１の手法を用いることで、組立工程（Ｓ３０）においてバーンインテストについての品質に応じて各チップをグレード毎に分類し、高品質のチップ（グレードが高いチップ）から順にピックアップする。これにより、１回目のピックアップの際に高品質のチップに対してオーバーキルが発生するのを可能な限り抑止し、高品質化することが可能となる。

さらに、本実施の形態では、ターゲットダイやチェックダイの周辺のチップが１回目のピックアップでピックアップされないよう、これらのチップが仮に高品質であっても強制的にグレードを下げて、２回目のピックアップの対象となるようにする。

図１５は、本実施の形態の組立工程（Ｓ３０）におけるチップのピックアップの処理の流れの例について概要を示したフロー図である。ウエハのセット（Ｓ３１）およびアライメント（Ｓ３２）は、上述の図１８のフローと同様であるため、説明は省略する。その後、本実施の形態では、ターゲットダイおよびチェックダイ周辺のチップが高品質である、すなわちバーンインテストを不要とするグレード１である場合に、これをバーンインテストが必要となるグレード２以下として強制的にデータを変更する（Ｓ３３）。これにより、グレードを下げられたチップは、１回目のピックアップの対象とならず、２回目のピックアップの対象となる。

図１６は、本実施の形態の組立工程（Ｓ３０）におけるチップのピックアップ手法の例について概要を示した図である。上述の図１９と同様に、各チップ（ダイ）は、網掛けの有無および網掛けの種類により、１回目のピックアップの対象となる高品質（グレード１、バーンインテスト不要）のチップ、２回目のピックアップの対象となる低品質（グレード２、バーンインテスト必要）のチップ、およびプローブテストでＦａｉｌした不良チップに分類して示されている。また、１つのターゲットダイ、および３つのチェックダイが示されている。

図１６の例では、さらに、ターゲットダイおよび各チェックダイの周辺の高品質のチップについては、強制的にグレードが下げられて２回目ピックアップの対象とされたことを示している。なお、ターゲットダイおよびチェックダイの「周辺」のチップとは、図示するように、ターゲットダイ等と辺もしくは頂点が接するチップを指すが、ターゲットダイ等の近傍に適宜設定された所定の範囲に属するチップとしてもよい。また、ターゲットダイおよびチェックダイの周辺のチップに加えて、ターゲットダイおよびチェックダイ自体についても、高品質（グレード１）に分類されている場合には低品質（グレード２）に変更し、１回目のピックアップにおいてピックアップされないようにする。

図１５に戻り、その後、１回目のチップのピックアップを行う（Ｓ３４）。ここでは高品質（グレード１）のチップを優先してピックアップする。すなわち、低品質（グレード２）のチップはピックアップされず、また、ターゲットダイ、チェックダイおよびその周辺のチップについても、強制的にグレードを下げられていることからピックアップされずにウエハ上に残る。

１回目のピックアップ終了後、図１８のフローと同様に、２回目のピックアップを行うために対象のウエハを組立装置に再セットし（Ｓ３５）、再アライメントを行う（Ｓ３６）。図１５の例では、ターゲットダイ、チェックダイおよびその周辺のチップが残っているため、組立装置はこれらを認識してウエハの位置を調整することができる。従って、２回目のピックアップを行う組立装置は、１回目のピックアップ時と同一の組立装置に限られず、他の組立装置とすることも可能である。その後、２回目のピックアップが行われる（Ｓ３９）。図１５の例では、２回目のピックアップで低品質（グレード２）のチップはチェックダイも含めて全てピックアップされ、その後、ウエハが組立装置からアンロードされて（Ｓ４０）、ピックアップ処理が終了する。

なお、本実施の形態では、ピックアップの回数を２回として、グレード１（高品質）→グレード２（低品質）の順でピックアップする場合を例としているが、グレードの分類数に応じてピックアップ回数をさらに増やしてもよい。例えば、図１等に示すように、グレードをｎ個（グレード１〜ｎ）に分類する場合、グレード毎にｎ回に分けてピックアップしてもよいし、複数のグレードをまとめてｍ回（２≦ｍ＜ｎ）に分けてピックアップしてもよい。このとき、例えば、図１５のグレード変更処理（Ｓ３３）において、ターゲットダイおよびチェックダイと、これらの周辺のチップのグレードを最も低いグレードｎに設定して、最終回のピックアップでチェックダイも含めて全てピックアップされるようにする。

以上に説明したように、実施の形態９の半導体装置の製造方法によれば、組立工程において、各チップを品質に基づいてグレードに分類し、高品質のチップ（グレードが高いチップ）から優先的にピックアップする。これにより、１回目のピックアップの際に低品質のチップがピックアップされるのを回避し、チッピング等により周辺に存在する高品質のチップに対するオーバーキルが生じるのを可能な限り抑止して高品質化することができる。

さらに、本実施の形態では、ターゲットダイやチェックダイ、およびその周辺のチップについて、高品質であっても強制的にグレードを最も低いものに下げて、最終回のピックアップの対象となるようにする。これにより、ターゲットダイやチェックダイおよびその周辺のチップが先にピックアップされてしまうことを回避し、その後のピックアップの際のウエハの再アライメントにおいてこれらのチップを基準とした位置合わせができずに作業効率が大きく低下することを防止することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、組立ロット２０をグレード毎に振り分ける際にいずれの工程の測定結果を用いるかのバリエーションとしては、上記の実施の形態１〜８に示した各パターンに限られず、ウエハ準備工程（Ｓ１０）、プローブテスト工程（Ｓ２０）、組立工程（Ｓ３０）、およびパッケージテスト工程（Ｓ４０）の各工程の全てもしくはいずれか１つ以上の工程で得られた計測データ３０を適宜組み合わせ、もしくは各計測データ３０からそれぞれ判別されたＢＩグレードリスト５０を適宜組み合わせて、これに基づいて振り分けることができる。

その他、実施の形態に記載された内容の一部を以下に記載する。
（１）（ａ）半導体ウエハの主面に複数の半導体チップを形成する工程と、（ｂ）前記各半導体チップについての電気的テストを行う工程と、（ｃ）前記半導体ウエハを前記半導体チップ毎に分断してそれぞれ半導体装置としてパッケージに組み立てる工程と、（ｄ）前記パッケージに対してバーンインテストを行う工程と、（ｅ）前記（ａ）工程と前記（ｂ）工程の少なくとも一方での計測データに基づいて、前記半導体チップ毎に品質を区分するグレードを判別する工程と、を有し、前記（ｅ）工程では、前記半導体チップ毎に、バーンインテストが不要なものを第１のグレードに区分し、バーンインテストが必要なものについてバーンイン時間を短く設定するものから順に第２〜第ｎのグレード（ｎ≧２）に区分し、前記（ｃ）工程では、組み立てられた前記各パッケージを、それぞれ前記パッケージに含まれる前記半導体チップについて前記（ｅ）工程において判別された前記第１〜第ｎのグレードに対応する第１〜第ｎのロットに分類し、前記（ｄ）工程では、前記第２〜第ｎのロットに含まれる前記パッケージについてのみ、対応する前記第２〜第ｎのグレードに対して設定されたバーンイン時間によりバーンインテストを行う、半導体装置の製造方法。
（２）（１）の半導体装置の製造方法において、さらに、（ｆ）過去に製造された前記半導体装置に係る、前記（ａ）工程で得られた前記計測データと、前記（ｄ）工程でのバーンインテストの結果と、に基づいて、前記半導体チップについて、前記（ａ）工程での前記計測データに基づいて前記グレードを判別するための判別モデルを作成する工程と、（ｇ）過去に製造された前記半導体装置に係る、前記（ｂ）工程で得られた前記計測データと、前記（ｄ）工程でのバーンインテストの結果と、に基づいて、前記半導体チップについて、前記（ｂ）工程での前記計測データに基づいて前記グレードを判別するための判別モデルを作成する工程と、を有し、前記（ｅ）工程では、前記（ｆ）工程で作成された前記判別モデルと、前記（ｇ）工程で作成された前記判別モデルのいずれか一方、もしくは双方を合成した判別モデルを用いて、前記（ａ）工程での前記計測データと、前記（ｂ）工程での前記計測データと、に基づいて、前記半導体チップ毎に前記グレードを判別する、半導体装置の製造方法。
（３）（ａ）半導体ウエハの主面に複数の半導体チップを形成する工程と、（ｂ）前記各半導体チップについての電気的テストを行う工程と、（ｃ）前記半導体ウエハを前記半導体チップ毎に分断してそれぞれ半導体装置としてパッケージに組み立てる工程と、（ｄ）前記各パッケージについての電気的テストを行う工程と、（ｅ）前記パッケージに対してバーンインテストを行う工程と、（ｆ）前記（ａ）工程、前記（ｂ）工程、前記（ｃ）工程、および前記（ｄ）工程の少なくとも１つ以上の工程での計測データに基づいて、前記半導体チップ毎に品質を区分するグレードを判別する工程と、を有し、前記（ｆ）工程では、前記半導体チップ毎に、バーンインテストが不要なものを第１のグレードに区分し、バーンインテストが必要なものについてバーンイン時間を短く設定するものから順に第２〜第ｎのグレード（ｎ≧２）に区分し、前記（ｄ）工程では、電気的テストが行われた前記各パッケージを、それぞれ前記パッケージに含まれる前記半導体チップについて前記（ｆ）工程において判別された前記第１〜第ｎのグレードに対応する第１〜第ｎのロットに分類し、前記（ｅ）工程では、前記第２〜第ｎのロットに含まれる前記パッケージについてのみ、対応する前記第２〜第ｎのグレードに対して設定されたバーンイン時間によりバーンインテストを行う、半導体装置の製造方法。
（４）（３）の半導体装置の製造方法において、さらに、（ｇ）過去に製造された前記半導体装置に係る、前記（ａ）工程で得られた前記計測データと、前記（ｅ）工程でのバーンインテストの結果と、に基づいて、前記半導体チップについて、前記（ａ）工程での前記計測データに基づいて前記グレードを判別するための判別モデルを作成する工程と、（ｈ）過去に製造された前記半導体装置に係る、前記（ｂ）工程で得られた前記計測データと、前記（ｅ）工程でのバーンインテストの結果と、に基づいて、前記半導体チップについて、前記（ｂ）工程での前記計測データに基づいて前記グレードを判別するための判別モデルを作成する工程と、（ｉ）過去に製造された前記半導体装置に係る、前記（ｃ）工程で得られた前記計測データと、前記（ｅ）工程でのバーンインテストの結果と、に基づいて、前記半導体チップについて、前記（ｃ）工程での前記計測データに基づいて前記グレードを判別するための判別モデルを作成する工程と、（ｊ）過去に製造された前記半導体装置に係る、前記（ｄ）工程で得られた前記計測データと、前記（ｅ）工程でのバーンインテストの結果と、に基づいて、前記半導体チップについて、前記（ｄ）工程での前記計測データに基づいて前記グレードを判別するための判別モデルを作成する工程と、を有し、前記（ｆ）工程では、前記（ｇ）工程で作成された前記判別モデルと、前記（ｈ）工程で作成された前記判別モデルと、前記（ｉ）工程で作成された前記判別モデルと、前記（ｊ）工程で作成された前記判別モデルのいずれか１つ、もしくはいずれか１つ以上を合成した判別モデルを用いて、前記（ｂ）工程での前記計測データに基づいて、前記半導体チップ毎に前記グレードを判別する、半導体装置の製造方法。
（５）（３）の半導体装置の製造方法において、さらに、（ｇ）過去に製造された前記半導体装置に係る、前記（ｂ）工程で得られた前記計測データと、過去に製造された前記半導体装置に係る、前記（ｄ）工程で得られた前記計測データと、を集計した計測データと、前記（ｅ）工程でのバーンインテストの結果と、に基づいて、前記半導体チップについて、前記（ｂ）工程と前記（ｄ）工程の少なくとも一方での前記計測データに基づいて前記グレードを判別するための判別モデルを作成する工程を有し、前記（ｆ）工程では、前記判別モデルを用いて、前記（ｂ）工程と前記（ｄ）工程の少なくとも一方での前記計測データに基づいて、前記半導体チップ毎に前記グレードを判別する、半導体装置の製造方法。

１０…ウエハロット、
２０…組立ロット、２１…組立ロット（グレード１）、２２…組立ロット（グレード２）、２３…組立ロット（グレード３）、２４…組立ロット（グレードｎ）、２５…不良品、
３０、３０ａ〜ｄ…計測データ、
４０、４０ａ〜ｄ…判別モデル、４１…現判別モデル、４２…新判別モデル、４３…判別モデル候補、
５０、５０ａ〜ｄ…ＢＩグレードリスト、５１…グレード１チップリスト、５２…グレード２チップリスト、５３…グレード３チップリスト、５４…グレードｎチップリスト、
６０…ＢＩ結果データ、６１…ＢＩ不良チップリスト、６２…ＢＩ誤推定チップリスト、
７０…過去データ

Claims (10)

1. （ａ）半導体ウエハの主面に複数の半導体チップを形成する工程と、
   （ｂ）前記各半導体チップについての電気的テストを行う工程と、
   （ｃ）前記半導体ウエハを前記半導体チップ毎に分断してそれぞれ半導体装置としてパッケージに組み立てる工程と、
   （ｄ）前記パッケージに対してバーンインテストを行う工程と、
   （ｅ）前記（ｂ）工程での計測データに基づいて、前記半導体チップ毎に品質を区分するグレードを判別する工程と、を有し、
   前記（ｅ）工程では、前記半導体チップ毎に、バーンインテストが不要なものを第１のグレードに区分し、バーンインテストが必要なものについてバーンイン時間を短く設定するものから順に第２〜第ｎのグレード（ｎ≧２）に区分し、
   前記（ｃ）工程では、組み立てられた前記各パッケージを、それぞれ前記パッケージに含まれる前記半導体チップについて前記（ｅ）工程において判別された前記第１〜第ｎのグレードに対応する第１〜第ｎのロットに分類し、
   前記（ｄ）工程では、前記第２〜第ｎのロットに含まれる前記パッケージについてのみ、対応する前記第２〜第ｎのグレードに対して設定されたバーンイン時間によりバーンインテストを行う、半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法において、
   前記（ｅ）工程で用いる前記計測データは、前記（ｂ）工程での電流についてのテストに係る前記計測データである、半導体装置の製造方法。
3. 請求項１に記載の半導体装置の製造方法において、さらに、
   （ｆ）過去に製造された前記半導体装置に係る、前記（ｂ）工程で得られた前記計測データと、前記（ｄ）工程でのバーンインテストの結果と、に基づいて、前記半導体チップについて、前記（ｂ）工程での前記計測データに基づいて前記グレードを判別するための判別モデルを作成する工程を有し、
   前記（ｅ）工程では、前記判別モデルを用いて、前記（ｂ）工程での前記計測データに基づいて、前記半導体チップ毎に前記グレードを判別する、半導体装置の製造方法。
4. 請求項１に記載の半導体装置の製造方法において、
   前記（ｃ）工程では、前記半導体ウエハを前記半導体チップ毎に分断する際に、前記各半導体チップについて前記（ｅ）工程において判別された前記第１〜第ｎのグレードの順に複数回に分けて分断し、前記半導体チップを取り出す、半導体装置の製造方法。
5. 請求項４に記載の半導体装置の製造方法において、
   前記（ｃ）工程では、前記半導体ウエハを前記半導体チップ毎に分断する前に、前記半導体ウエハの位置決めの基準となる所定の複数の前記半導体チップおよびその周辺の前記半導体チップについて、前記（ｅ）工程において判別された前記グレードを前記第ｎのグレードに変更する、半導体装置の製造方法。
6. （ａ）半導体ウエハの主面に複数の半導体チップを形成する工程と、
   （ｂ）前記各半導体チップについての電気的テストを行う工程と、
   （ｃ）前記半導体ウエハを前記半導体チップ毎に分断してそれぞれ半導体装置としてパッケージに組み立てる工程と、
   （ｄ）前記各パッケージについての電気的テストを行う工程と、
   （ｅ）前記パッケージに対してバーンインテストを行う工程と、
   （ｆ）前記（ｂ）工程での計測データに基づいて、前記半導体チップ毎に品質を区分するグレードを判別する工程と、を有し、
   前記（ｆ）工程では、前記半導体チップ毎に、バーンインテストが不要なものを第１のグレードに区分し、バーンインテストが必要なものについてバーンイン時間を短く設定するものから順に第２〜第ｎのグレード（ｎ≧２）に区分し、
   前記（ｄ）工程では、電気的テストが行われた前記各パッケージを、それぞれ前記パッケージに含まれる前記半導体チップについて前記（ｆ）工程において判別された前記第１〜第ｎのグレードに対応する第１〜第ｎのロットに分類し、
   前記（ｅ）工程では、前記第２〜第ｎのロットに含まれる前記パッケージについてのみ、対応する前記第２〜第ｎのグレードに対して設定されたバーンイン時間によりバーンインテストを行う、半導体装置の製造方法。
7. 請求項６に記載の半導体装置の製造方法において、
   前記（ｆ）工程で用いる前記計測データは、前記（ｂ）工程での電流についてのテストに係る前記計測データである、半導体装置の製造方法。
8. 請求項６に記載の半導体装置の製造方法において、さらに、
   （ｇ）過去に製造された前記半導体装置に係る、前記（ｂ）工程で得られた前記計測データと、前記（ｅ）工程でのバーンインテストの結果と、に基づいて、前記半導体チップについて、前記（ｂ）工程での前記計測データに基づいて前記グレードを判別するための判別モデルを作成する工程を有し、
   前記（ｆ）工程では、前記判別モデルを用いて、前記（ｂ）工程での前記計測データに基づいて、前記半導体チップ毎に前記グレードを判別する、半導体装置の製造方法。
9. コンピュータに、
   （ａ）半導体ウエハの主面に形成された複数の半導体チップについての電気的テストにより得られた計測データの入力を受け付け、前記計測データから所定のテスト項目に係るデータを抽出する手順と、
   （ｂ）前記（ａ）手順で抽出した前記データを前記半導体チップの識別情報と関連付ける手順と、
   （ｃ）前記（ａ）手順で抽出した前記データを正規化する手順と、
   （ｄ）前記半導体チップが前記半導体ウエハから分断されて半導体装置としてパッケージに組み立てられた後に前記パッケージに対して行われるバーンインテストについて、前記（ｃ）手順で正規化した前記データに基づいて、前記半導体チップ毎に要否および必要とする場合のバーンイン時間を決定するためのグレードを判別して、前記グレード毎に属する前記半導体チップの情報を出力する手順と、を実行させる、プログラム。
10. 請求項９に記載のプログラムにおいて、さらに、コンピュータに、
    （ｅ）過去に製造された前記半導体装置に係る、前記計測データと、バーンインテストの結果と、の情報に基づいて、前記半導体チップについて、前記（ｂ）工程において前記区分を判別するための判別モデルを作成する手順、を実行させ、
    前記（ｄ）手順では、前記判別モデルを用いて、前記（ｃ）手順で正規化した前記データに基づいて、前記半導体チップ毎に前記グレードを判別する、プログラム。