KR20190043321A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명의 의한 반도체 소자의 제조 방법은 웨이퍼 상태에서 복수개의 칩들의 전기적 특성을 테스트하는 EDS 공정을 통해 테스트 빈 항목 별로 구분된 복수개의 개별 칩들을 얻는 단계와, 상기 개별 칩들을 회로 기판에 패키징하여 복수개의 개별 패키지들을 형성하는 단계와, 상기 회로 기판의 위치 정보 및 테스트 빈 항목 정보를 이용하여 상기 복수개의 개별 패키지들을 상기 테스트 빈 항목 별로 분류하는 단계와, 상기 테스트 빈 항목 별로 분류된 상기 개별 패키지들을 테스트하는 단계를 포함한다.

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor package}
본 발명의 기술적 사상은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 웨이퍼 공정, 패키지 공정(package process, 또는 어셈블리 공정(assembly process)) 및 테스트 공정(test process)을 포함하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자는 웨이퍼 상에 칩을 제조하는 웨이퍼 공정, 웨이퍼 상에 제조된 칩을 개별화하여 패키징하여 패키지를 형성하는 패키징 공정(어셈블리 공정) 및 웨이퍼 상에 제조된 칩이나, 패키지를 테스트하는 테스트 공정을 포함할 수 있다. 이와 같은 반도체 소자의 제조 방법은 각각의 공정을 단순화함과 아울러 신뢰도를 높이는 것이 필요하다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 패키징 공정이나 테스트 공정을 단순하게 진행함과 아울러 신뢰성도 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는 데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법은 웨이퍼 상태에서 복수개의 칩들의 전기적 특성을 테스트하는 EDS 공정을 통해 테스트 빈 항목 별로 구분된 복수개의 개별 칩들을 얻는 단계와, 상기 개별 칩들을 회로 기판에 패키징하여 복수개의 개별 패키지들을 형성하는 단계와, 상기 회로 기판의 위치 정보 및 테스트 빈 항목 정보를 이용하여 상기 복수개의 개별 패키지들을 상기 테스트 빈 항목 별로 분류하는 단계와, 상기 테스트 빈 항목 별로 분류된 상기 개별 패키지들을 테스트하는 단계를 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법은 웨이퍼 상태에서 복수개의 칩들의 전기적 특성을 테스트하는 EDS 공정을 수행하는 단계와, 상기 웨이퍼를 소잉하여 상기 EDS 공정을 통해 테스트 빈 항목 별로 구분된 복수개의 개별 칩들을 얻는 단계와, 회로 기판의 복수개의 칩 탑재 영역들에 상기 개별 칩들을 어태치하는 단계와, 상기 회로 기판에 어태치된 상기 개별 칩들을 몰딩하여 얻어진 몰딩층을 포함하는 스트립 패키지를 형성하는 단계와, 상기 회로 기판의 상기 칩 탑재 영역들의 위치 정보를 이용하여 상기 몰딩층의 표면에 상기 개별 칩들 별로 테스트 빈 항목 정보를 마킹하는 단계와, 상기 스트립 패키지를 상기 개별 칩들 별로 소잉하여 복수개의 개별 패키지들을 형성하는 단계와, 상기 개별 패키지들을 상기 테스트 빈 항목 정보에 따라 분류하는 단계와, 상기 테스트 빈 항목 정보 별로 분류된 상기 개별 패키지들을 테스트하는 단계를 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법은 웨이퍼 상태에서 웨이퍼 테스터로 복수개의 칩들의 전기적 특성을 테스트하여 테스트 빈 항목 별로 구분된 복수개의 개별 칩들을 얻는 단계와, 칩 어태쳐를 이용하여 회로 기판의 복수개의 칩 탑재 영역들에 상기 개별 칩들을 어태치하는 단계와, 상기 회로 기판에 몰더로 상기 개별 칩들을 몰딩하여 얻어진 몰딩층을 포함하는 스트립 패키지를 형성하는 단계와, 상기 회로 기판의 상기 칩 탑재 영역들의 위치 정보를 이용하여 마커로 상기 몰딩층의 표면에 상기 개별 칩들 별로 테스트 빈 항목 정보를 마킹하는 단계와, 상기 스트립 패키지를 패키지 소터를 이용하여 상기 개별 칩들 별로 소잉하여 복수개의 개별 패키지들을 형성하는 단계와, 상기 개별 패키지들을 상기 패키지 소터를 이용하여 상기 테스트 빈 항목 정보에 따라 분류하여 테스트 트레이에 안착시키는 단계와, 패키지 테스터를 이용하여 상기 테스트 빈 항목 정보 별로 분류된 상기 개별 패키지들을 테스트하는 단계를 포함한다.
본 발명의 기술적 사상의 반도체 소자의 제조 방법은 칩의 동작 특성이나 신뢰성에 따른 다양한 요구 조건에 부합하게 패키지 공정(package process, 또는 어셈블리 공정(assembly process)) 및 테스트 공정(test process)을 구분하여 진행한다. 이에 따라, 본 발명의 반도체 소자의 제조 방법은 패키징 공정이나 테스트 공정을 단순하게 진행함과 아울러 신뢰성도 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 흐름도이다.
도 2는 도 1의 반도체 소자의 제조 방법을 자세히 설명하기 위한 흐름도이다.
도 3 내지 도 5는 도 1 및 도 2의 반도체 소자의 제조 방법에서 개별 칩을 얻는 단계를 설명하기 위한 도면들이다.
도 6 내지 도 10은 도 1 및 도 2의 반도체 소자의 제조 방법에서 복수개의 개별 패키지들을 형성하는 단계를 설명하기 위한 도면들이다.
도 11은 도 1 및 도 2의 반도체 소자의 제조 방법에서 개별 패키지들을 테스트 빈 항목별로 분류하는 단계를 설명하기 위한 도면이다.
도 12는 도 1 및 도 2의 반도체 소자의 제조 방법에서 개별 패키지들을 테스트하는 단계를 설명하기 위한 도면이다.
도 13 내지 도 15는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 16a는 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법을 설명하기 위한 반도체 제조 설비를 도시한 개략도이다.
도 16b는 본 발명의 기술적 사상의 일 실시예에 따라 반도체 제조 설비를 이용한 반도체 소자의 제조 방법을 설명하기 위한 흐름도이다.
도 17은 본 발명의 기술적 사상의 반도체 소자의 제조 방법에 이용되는 패키지 소터의 일 예를 도시한 구성도이다.
도 18 및 도 19는 도 17에 도시된 제2 검사 모듈의 동작을 설명하기 위한 개략적인 측면도이다.
도 20은 패키지 소터의 소터 제어부의 구성을 도시한 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 본 발명의 실시예들은 어느 하나로만 구현될 수도 있고, 또한, 이하의 실시예들은 하나 이상을 조합하여 구현될 수도 있다. 따라서, 본 발명의 기술적 사상을 하나의 실시예에 국한하여 해석되지는 않는다.
반도체 소자의 제조 공정(또는 방법)은 크게 나누어 전 공정인 웨이퍼 공정과 후 공정인 패키징(또는 어셈블리(assembly)) 공정으로 구분될 수 있다. 웨이퍼 공정은 웨이퍼 상에 집적 회로를 갖는 복수개의 칩들을 형성하는 공정일 수 있다. 칩은 메모리 칩 또는 로직 칩일 수 있다. 메모리 칩은 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 또는 엠램(MRAM)을 구성하는 칩일 수 있다.
패키징 공정은 회로 기판 상에 칩에 탑재하고 몰딩층으로 보호하여 개별 패키지를 형성하는 공정일 수 있다. 이하의 실시예에서는 일부만을 설명하지만 개별 패키지는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들일 수 있다.
반도체 소자의 제조 공정(또는 제조 방법)은 웨이퍼 상에 제조된 칩 또는 개별 패키지를 테스트하는 테스트 공정을 포함할 수 있다. 이와 같은 내용을 근거로 반도체 소자의 제조 방법에 대해 자세히 설명한다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 흐름도이고, 도 2는 도 1의 반도체 소자의 제조 방법을 자세히 설명하기 위한 흐름도이다.
구체적으로, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법(10)은 도 1에 도시한 바와 같이 EDS(Electrical Die Sorting) 공정을 통해 테스트 빈 항목별로 구분된 복수개의 개별 칩들을 얻는 단계(S10)를 포함할 수 있다.
개별 칩들을 얻는 단계(S10)는 도 2에 도시한 바와 같이 웨이퍼 공정을 통하여 웨이퍼 상에 서로 떨어져 위치하는 복수개의 칩들을 제조하는 단계(S100), 웨이퍼 상에 제조된 복수개의 칩들에 EDS 공정을 수행하는 단계(S110), 웨이퍼를 소잉하여 EDS 공정에서 얻어진 테스트 빈 항목별로 구분된 개별 칩들을 얻는 단계(S120)를 포함할 수 있다. EDS 공정이나 테스트 빈 항목 등에 대하여는 후에 자세히 설명한다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법(10)은 개별 칩들을 회로 기판에 패키징하여 복수개의 개별 패키지들을 형성하는 단계(S20)를 포함할 수 있다. 개별 패키지들을 형성하는 단계(S20)는 패키지 공정(package process, 또는 어셈블리 공정(assembly process))을 통하여 수행될 수 있다.
개별 패키지를 형성하는 단계(S20)는 도 2에 도시한 바와 같이 서로 떨어져 있는 복수개의 칩 탑재 영역들을 갖는 회로 기판을 준비하는 단계(S130)와, 회로 기판의 칩 탑재 영역들 각각에 개별 칩을 어태치하는 단계(S140)와, 회로 기판의 칩 탑재 영역들에 어태치된 개별 칩들을 몰딩하여 얻어진 몰딩층을 포함하는 스트립 패키지를 형성하는 단계(S150)를 포함할 수 있다.
회로 기판의 칩 탑재 영역들 각각에 개별 칩을 어태치하는 단계에서 개별 칩은 하나 또는 복수개 어태치할 수 있다. 회로 기판의 칩 탑재 영역들 각각에 개별 칩을 어태치하는 단계(S140)는 후술하는 바와 같이 칩 어태쳐를 이용하여 수행될 수 있다. 회로 기판의 칩 탑재 영역들에 어태치된 개별 칩들을 몰딩하는 단계는후술하는 바와 같이 몰더(또는 몰딩 장치)를 이용하여 수행될 수 있다.
더하여, 개별 패키지를 형성하는 단계(S20)는 도 2에 도시한 바와 같이 회로 기판의 위치 정보를 이용하여 몰딩층의 표면에 개별 칩들 별로 테스트 빈 항목 정보를 마킹하는 단계(S160)와, 개별 칩들 별로 스트립 패키지를 소잉하여 개별 패키지들로 구분하는 단계(S170)를 포함할 수 있다.
몰딩층의 표면에 개별 칩들 별로 테스트 빈 항목 정보를 마킹하는 단계(S160)는 후술하는 바와 같이 마커로 수행될 수 있다. 개별 칩들 별로 스트립 패키지를 소잉하여 개별 패키지들로 구분하는 단계(S170)는 후술하는 바와 같이 패키지 소터로 수행될 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법(10)은 회로 기판의 위치 정보 및 테스트 빈 항목 정보를 이용하여 개별 패키지들을 테스트 빈 항목별로 분류하는 단계(S30)를 포함할 수 있다. 개별 패키지들을 테스트 빈 항목별로 분류하는 단계(S30)는 후술하는 바와 같이 패키지 소터로 수행될 수 있다.
개별 패키지들을 테스트 빈 항목별로 분류하는 단계(S30)는 도 2에 도시한 바와 같이 몰딩층의 표면에 마킹된 테스트 빈 항목 정보를 인식하는 단계(S180)와, 인식된 테스트 빈 항목 정보에 따라 테스트 빈 항목별로 개별 패키지들을 소팅하여 테스트 트레이(test tray)에 안착시키는 단계(S190)와, 테스트 트레이에 테스트 빈 항목별로 안착된 개별 패키지들에 로트 번호를 부여하는 단계(S200)를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법(10)은테스트 빈 항목별로 분류된 개별 패키지를 테스트하는 단계(S40)를 포함할 수 있다. 테스트 빈 항목별로 분류된 개별 패키지를 테스트하는 단계(S40)는 도 2에 도시한 바와 같이 로트 번호를 근거로 테스트 빈 항목별로 개별 패키지를 테스트하는 단계를 포함할 수 있다. 테스트 빈 항목별로 분류된 개별 패키지를 테스트하는 단계(S40)는 후술하는 바와 같이 패키지 소터로 수행될 수 있다.
이와 같이 반도체 소자의 제조 방법(10)은 칩의 동작 특성이나 신뢰성에 따른 다양한 요구 조건에 부합하게 패키지 공정(package process, 또는 어셈블리 공정(assembly process)) 및 테스트 공정(test process)을 구분하여 진행한다. 이에 따라, 본 발명의 반도체 소자의 제조 방법은 패키징 공정이나 테스트 공정을 단순하게 진행함과 아울러 신뢰성도 향상시킬 수 있다. 반도체 소자의 제조 방법(10)에 관하여 아래에 보다 자세히 설명한다.
도 3 내지 도 5는 도 1 및 도 2의 반도체 소자의 제조 방법에서 개별 칩을 얻는 단계를 설명하기 위한 도면들이다.
구체적으로, 도 3은 프로브 카드(Probe Card, 54)를 구비한 웨이퍼 테스터(50)를 개략적으로 나타낸 단면도이다. 도 4는 EDS 공정에서 웨이퍼 테스터(50)를 이용한 웨이퍼 테스트 방법을 설명하기 위한 블록도이다. 도 5는 웨이퍼(W)에 테스트 빈 항목(BIN-BIN3) 별로 구분된 복수개의 개별 칩(80)이 형성된 것을 도시한 평면도이다.
반도체 소자의 제조 방법은 도 5에 도시한 바와 같이 웨이퍼 공정을 통하여 웨이퍼(W) 상에 서로 떨어져 위치하는 복수개의 개별 칩들(80)을 제조할 수 있다. 더하여, 반도체 소자의 제조 방법은 도 5에 도시한 바와 같이 EDS(Electrical Die Sorting) 공정을 수행하여 웨이퍼(W) 상에 테스트 빈 항목(BIN1-BIN3)에 따라 구분된 복수개의 개별 칩들(80)을 얻을 수 있다.
개별 칩들(80)은 웨이퍼(W) 상에 로우 방향(row 방향, X 방향) 및 컬럼 방향(column 방향, Y 방향)으로 구획되고 서로 떨어져 배치될 수 있다. 개별 칩들(80)은 컬럼 방향을 따라 WR1 내지 WRn(n은 수 내지 수십의 정수)개 배치될 수 있고, 로우 방향을 따라서 WC1 내지 WCn(n은 수 내지 수십의 정수)개 배치될 수 있다. 개별 칩들(80)의 개수는 필요에 따라 정해질 수 있다.
EDS 공정은 패키징 공정을 진행하기 전에 웨이퍼(W) 상태에서 칩들(80) 각각의 전기적 특성을 검사하는 공정일 수 있다. EDS 공정은 웨이퍼(W) 상에 형성된 칩들(80) 중에서 불량 칩을 판별하여 재생(repair) 가능한 칩은 재생하고, 재생 불가능한 칩은 이후 공정을 진행하지 않아 소요될 시간 및 원가를 절감하는 효과가 있을 수 있다.
더하여, EDS 공정은 웨이퍼(W) 상의 모든 칩들(80)을 테스트하여 테스트 빈 항목으로 분류할 수 있다. 테스트 빈 항목(BIN1-BIN3)은 웨이퍼(W) 상의 칩(80)을 테스트할 때 이용되는 전기적 특성 항목일 수 있다.
EDS 공정의 테스트 빈 항목(BIN1-BIN3)은 칩(80)을 구성하는 집적회로(IC) 동작에 필요한 개별소자들(트랜지스터, 저항, 캐패시터, 다이오드)에 대해 전압 입출력 특성, 전류 입출력 특성, 리키지 특성, 기능성 특성 및 타이밍 특성에 관한 항목중 적어도 어느 하나일 수 있다.
특히, 칩(80)이 후 공정에서 패키징되어 완성된 반도체 소자는 동작 특성 및 신뢰성에 따라 사용 목적이 다르며 다른 환경에서 이용될 수 있다. 더하여, 반도체 소자가 고집적화됨에 따라 동작 특성이나 신뢰성을 나타내는 테스트 파라미터가 세분화되고 있다. 이에 따라, 본 발명은 EDS 공정에서 앞서와 같이 전기적 특성 항목을 분류하여 테스트할 수 있다.
도 5에서 테스트 빈 항목(BIN1)은 전압 입출력 특성이나 전류 입출력 특성을 의미할 수 있고, 칩(80a)은 테스트 빈 항목(BIN1)이 좋은 칩을 의미할 수 있다. BIN2는 리키지 특성을 의미할 수 있고, 칩(80b)은 테스트 빈 항목(BIN2)이 좋은 칩을 의미할 수 있다. BIN3은 기능성 특성이나 타이밍 특성을 의미할 수 있고, 칩(80c)은 테스트 빈 항목(BIN3)이 좋은 칩을 의미할 수 있다.
도 5에서는 테스트 빈 항목(BIN1-BIN3)을 3개 표시하였으나, 이는 편의상 3개만 표시한 것이며 EDS 공정의 테스트 수준에 따라 더 많은 테스트 빈 항목이 있을 수 있다. 여기서, EDS 공정에 이용되는 웨이퍼 테스터(50) 및 이를 이용한 웨이퍼 상태의 칩을 테스트하는 방법에 대해 설명한다.
도 3에 도시한 바와 같이 웨이퍼(W)는 웨이퍼 척(Wafer Chuck, 52)에 위치할 수 있다. 프로브 카드(54)는 웨이퍼 척(52)의 상부에 구비되어 있는 헤드 플레이트(Head Plate, 62)에 설치될 수 있다.
프로브 카드(54)는 인쇄 회로 기판(Printed Circuit Board, 56), 인쇄 회로 기판(56) 하부에 부착된 바늘 모양의 팁(Tip, 58, 또는 니들), 프로브 카드(54)의 수직 하강 높이를 제한하는 스톱퍼 기능의 높이 조절 장치(60), 및 높이 조절 장치(60)로 가해지는 압력을 감지하는 압력 센서(66)를 포함할 수 있다.
압력 센서(66)에서 감지된 결과는 테스트 제어부(64)로 전송되고, 테스트 제어부(64)에서는 프로브 카드(54)의 압력 센서(66)에서 감지된 결과를 분석하여 자동으로 헤드 플레이트(62)의 수직 이동을 제어한다. 웨이퍼 테스터(50)는 헤드 플레이트(62)를 웨이퍼(W) 쪽으로 하강시킨 후, 팁(58)을 웨이퍼(W)에 접촉시켜 칩(80)을 테스트할 수 있다.
테스트 제어부(64)는 웨이퍼(W) 상의 칩들(80)과 테스트 신호들을 교환하여 칩들의 불량 여부를 판별함과 아울러 테스트 빈 항목(BIN1-BIN3)을 판정하는 역할을 수행할 수 있다. 테스트 제어부(64)에서 프로브 카드(54)를 통하여 테스트 신호를 전달할 있다.
테스트 신호에 응답하여 웨이퍼(W) 상의 칩(80)에서 내부 신호들을 출력하면, 테스트 제어부(64)는 이들을 수신하여 웨이퍼 상의 칩의 불량 여부 및 테스트 빈 항목(BIN1-BIN3)을 판단할 수 있다. 앞서 웨이퍼 테스터(50) 및 프로브 카드(54)의 구성 및 구동을 도 3을 이용하여 도시하였지만 이는 예를 들어 설명한 것에 불과하며, 다양한 변경이 가능함은 물론이다.
도 4는 테스트 빈 항목(BIN1-BIN3)중에서 일 예로 전압 입출력 특성을 테스트하는 것을 설명한다. 테스트 제어부(64)는 웨이퍼(W) 상에 형성된 복수의 칩들(80)을 테스트하기 위해 칩 선택 신호(CSL), 전원 전압(VPP), 비트 라인 전압 제어신호(VBL_CS) 및 고전원 전압 제어신호(VPP_CS)를 발생한다.
칩 선택 신호(CSL)는 웨이퍼(W)에 형성된 복수의 칩들(80) 중 테스트할 칩(80)을 선택하기 위한 신호일 수 있다. 고전원 전압 제어신호(VPP_CS)는 칩 선택 신호(CSL)에 의해 선택된 칩(80)에 고전원 전압(VPP)의 공급을 제어하기 위한 신호이다. 비트라인 전압 제어신호(VBL_CS)는 선택된 칩(80)에서 출력하는 비트라인 전압(VBL)의 테스트 제어부(64) 수신을 제어하기 위한 신호이다.
테스트 제어부(64)의 제어에 의해 프로브 카드(54)는 테스트 제어부(64)와 웨이퍼(W) 사이에 신호들을 전달하는 기능을 수행한다. 즉, 프로브 카드(54)는 테스트 제어부(64)로부터 입력되는 칩 선택 신호(CSL)에 응답하여 웨이퍼(W)의 칩들 중 테스트할 칩들을 선택하고, 테스트 제어부(64)로부터 입력된 고전원 전압(VPP)을 고전원 전압 제어신호(VPP_CS)들에 응답하여 선택된 칩(80)에 공급한다.
이때, 고전원 전압(VPP)을 공급받아 파워 온 된 칩(80)은 내부적으로 비트라인 전압(VBL)을 생성하여 출력하는데, 프로브 카드(54)는 비트라인 전압 제어신호(VBL_CS)에 응답하여 칩(80)이 발생하는 비트라인 전압(VBL)들을 순차적으로 테스트 제어부(64)로 전달함으로써 칩의 테스트 빈 항목(BIN1-BIN3)중 전압 입출력 특성을 테스트할 수 있다.
도 6 내지 도 10은 도 1 및 도 2의 반도체 소자의 제조 방법에서 복수개의 개별 패키지들을 형성하는 단계를 설명하기 위한 도면들이다.
구체적으로, 도 6은 복수개의 칩 탑재 영역들(72)을 갖는 회로 기판(70)을 도시한 평면도이다. 도 7 및 도 8은 각각 회로 기판(70) 상에 탑재된 개별 칩(80)을 포함하는 스트립 패키지(STRP)를 도시한 평면도 및 단면도이다. 도 9 및 도 10은 회로 기판(70) 상에 탑재된 개별 칩(80)을 포함하는 개별 패키지(INP1)를 도시한 평면도 및 단면도이다.
반도체 소자의 제조 방법(10)은 개별 칩들(80)을 회로 기판(70)에 패키징하여 복수개의 개별 패키지들(STRP)을 형성할 수 있다. 개별 패키지(STRP)의 형성 단계를 구체적으로 설명하면 다음과 같다.
회로 기판(70)을 준비한다. 회로 기판(70)은 도 6에 도시한 바와 같이 서로 떨어져 있는 복수개의 칩 탑재 영역들(72)을 포함할 수 있다. 칩 탑재 영역들(72)은 회로 기판(70) 상에 로우 방향(row 방향, X 방향) 및 컬럼 방향(column 방향, Y 방향)으로 구획되고 서로 떨어져 배치될 수 있다.
칩 탑재 영역들(72)은 컬럼 방향을 따라 R1 내지 Rn(n은 수 내지 수십의 정수)개 배치될 수 있고, 로우 방향을 따라서 C1 내지 Cn(n은 수 내지 수십의 정수)개 배치될 수 있다. 칩 탑재 영역들(72)의 개수는 필요에 따라 정해질 수 있다.
회로 기판(70)은 칩 탑재 영역들(72)이 로우 방향 및 컬럼 방향중 적어도 어느 한 방향, 예컨대 로우 방향으로 정렬된 복수개의 스트립들(STR1-STRn, n은 수 내지 수십의 정수)을 포함할 수 있다.
회로 기판(70)은 칩 탑재 영역들(72)이 로우 방향 및 컬럼 방향중 어느 하나의 방향으로 길게 정렬되어 있어 스트립(Strip) 회로 기판이라 칭할 수 있다. 스트립들(STR1-STRn, n은 정수)은 로우 방향 및 컬럼 방향 중 적어도 어느 한 방향, 예컨대 컬럼 방향으로 떨어져 위치할 수 있다.
도 7 및 도 8에 도시한 바와 같이 회로 기판(70)의 칩 탑재 영역들(72)에 각각 개별 칩(80)을 어태치한다. 도 8에 도시한 바와 같이 칩 탑재 영역들(72)에 하나의 개별 칩(80), 즉 단일 칩(SLC)을 어태치할 수 있다. 도 8에서는 편의상 볼 랜드를 이용하여 회로 기판(70)에 개별 칩(80)을 어태치(attach)하는 것으로 도시한다.
이어서, 도 8에 도시한 바와 같이 회로 기판(70)의 칩 탑재 영역들(72)에 형성된 개별 칩들(80)을 몰딩하여 얻어진 몰딩층(74)을 포함하는 스트립 패키지(STRP)를 형성한다. 몰딩층(74)은 에폭시 수지(epoxy resin) 등으로 개별 칩들(80)을 몰딩함으로써 개별 칩들(80)을 보호하는 역할을 수행한다. 스트립 패키지(STRP)는 회로 기판(70)의 하면에 개별 칩(80)을 외부 장치와 연결하기 위해 외부 연결 단자를 형성할 수 있다.
계속하여, 도 7에 도시한 바와 같이 회로 기판(70)의 위치 정보를 이용하여 몰딩층(74)의 표면에 개별 칩들 별로 테스트 빈 항목 정보(78a-78c)를 마킹한다. 필요에 따라서 몰딩층(74)의 표면에 제품 번호 등의 개별 칩의 추가 정보가 마킹될 수 있다. 테스트 빈 항목 정보(78a)는 앞서 도 5의 개별 칩(80a)의 테스트 빈 항목(BIN1)에 해당하는 것이다.
테스트 빈 항목 정보(78b)는 앞서 도 5의 개별 칩(80b)의 테스트 빈 항목(BIN2)에 해당하는 것이다. 테스트 빈 항목 정보(78b)는 앞서 도 5의 개별 칩(80b)의 테스트 빈 항목(BIN3)에 해당하는 것이다. 도 8에서는 스트립 패키지(STRP)의 단면이어서 편의상 테스트 빈 항목 정보(78a-78c)를 표시하지 않는다.
도 9 및 도 10에 도시한 바와 같이 회로 기판(70) 상에 개별 칩들(80)이 패키징된 스트립 패키지(STRP)를 블레이드(SAW)로 소잉하여 개별 패키지들(INP1)을 형성한다. 개별 패키지들(INP1)은 테스트 빈 항목(BIN1)에 해당하는 테스트 빈 항목 정보(78a), 테스트 빈 항목(BIN2)에 해당하는 테스트 빈 항목 정보(78b) 및 테스트 빈 항목(BIN3)에 해당하는 테스트 빈 항목 정보(78c)를 가질 수 있다.
도 11은 도 1 및 도 2의 반도체 소자의 제조 방법에서 개별 패키지들을 테스트 빈 항목별로 분류하는 단계를 설명하기 위한 도면이고, 도 12는 도 1 및 도 2의 반도체 소자의 제조 방법에서 개별 패키지들을 테스트하는 단계를 설명하기 위한 도면이다.
구체적으로, 앞서 도 9 및 도 10에서 설명한 바와 같이 개별 패키지들(INP1)은 테스트 빈 항목(BIN1)에 해당하는 테스트 빈 항목 정보(78a), 테스트 빈 항목(BIN2)에 해당하는 테스트 빈 항목 정보(78b) 및 테스트 빈 항목(BIN3)에 해당하는 테스트 빈 항목 정보(78c)를 가질 수 있다.
도 11에 도시한 바와 같이 테스트 빈 항목별로 개별 패키지들(INP1)을 분류한다. 이렇게 되면, 개별 패키지들(INP1)은 테스트 빈 항목 정보(78a)를 갖는 제1 개별 패키지(INP1a), 테스트 빈 항목 정보(78b)를 갖는 제2 개별 패키지(INP1b) 및 테스트 빈 항목 정보(78c)를 갖는 제3 개별 패키지(INP1c)로 분리될 수 있다.
도 12에 도시한 바와 같이 테스트 빈 항목(BIN-BIN3) 별로 분류된 개별 패키지들(INP1a, INP1b, INP1c)을 테스트한다. 즉, 테스트 빈 항목(BIN1)을 갖는 제1 개별 패키지(INP1a)를 제1 패키지 테스터(82a)로 테스트하고, 테스트 빈 항목(BIN2)을 갖는 제2 개별 패키지(INP1b)를 제2 패키지 테스터(82b)로 테스트하고, 테스트 빈 항목(BIN3)을 갖는 제3 개별 패키지(INP1c)를 제3 패키지 테스터(82c)로 테스트한다. 이렇게 테스트 빈 항목(BIN-BIN3)에 따라 개별 패키지들(INP1a, INP1b, INP1c)을 분리하여 테스트함으로써 공정을 단순화하고 반도체 소자의 신뢰성을 높일 수 있다.
도 13 내지 도 15는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
구체적으로, 도 13 내지 도 15의 반도체 소자의 제조 방법은 회로 기판(70) 상에 복수개의 개별 칩들(80)을 적층하여 적층 칩(STC)을 형성한 것을 제외하고는 도 8 내지 도 12의 반도체 소자의 제조 방법과 동일하다. 도 13 내지 도 15에서, 앞서 내용과 동일한 부분은 간단히 설명하거나 생략한다.
도 13에 도시한 바와 같이 회로 기판(70)의 칩 탑재 영역들(72)에 각각 개별 칩(80)을 어태치한다. 칩 탑재 영역들(72)에 2개의 개별 칩(80), 즉 적층 칩(STC)을 어태치할 수 있다. 2개의 개별 칩(80) 간에는 관통 비아, 예컨대 TSV(through silicon Via)를 이용하여 전기적으로 연결될 수 있다.
하나의 칩 탑재 영역(72)에 테스트 빈 항목별로 복수개의 개별 칩들(80)을 적층하여 어태치할 수 있다. 하나의 칩 탑재 영역(72a)에 테스트 빈 항목(BIN1)을 갖는 개별 칩(80a)을 복수개 어태치하고, 다른 칩 탑재 영역(72b)에 테스트 빈 항목(BIN2)을 갖는 개별 칩(80b)들 복수개 어태치하고, 또 다른 칩 탑재 영역(72c)에 테스트 빈 항목(BIN3)을 갖는 개별 칩(80c)들 복수개 어태치할 수 있다.
도 14에 도시한 바와 같이, 회로 기판(70) 상에 개별 칩들(80)이 패키징된 스트립 패키지(STRP)를 블레이드(SAW)로 소잉하여 개별 패키지들(INP2)을 형성한다. 개별 패키지(INP2)는 테스트 빈 항목(BIN1)에 해당하는 테스트 빈 항목 정보(78a)를 갖는 개별 칩(80a)을 포함할 수 있다.
개별 패키지(INP2)는 테스트 빈 항목(BIN2)에 해당하는 테스트 빈 항목 정보(78b)를 갖는 개별 칩(80b)을 포함할 수 있다. 개별 패키지(INP2)는 테스트 빈 항목(BIN3)에 해당하는 테스트 빈 항목 정보(78c)를 가진 개별 칩(80c)를 포함할 수 있다.
도 15에 도시한 바와 같이, 테스트 빈 항목(BIN-BIN3) 별로 분류된 개별 패키지들(INP2a, INP2b, INP2c)을 테스트한다. 즉, 테스트 빈 항목(BIN1)를 갖는 제1 개별 패키지(INP2a)를 제1 패키지 테스터(82a)로 테스트한다. 테스트 빈 항목(BIN2)을 갖는 제2 개별 패키지(INP2b)를 제2 패키지 테스터(82b)로 테스트한다. 테스트 빈 항목(BIN3)을 갖는 제3 개별 패키지(INP2c)를 제3 패키지 테스터(82c)로 테스트한다.
이렇게 테스트 빈 항목(BIN-BIN3)에 따라 개별 패키지들(INP2a, INP2b, INP2c)을 분리하여 테스트함으로써 공정을 단순화하고 반도체 소자의 신뢰성을 높일 수 있다.
도 16a는 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법을 설명하기 위한 반도체 제조 설비를 도시한 개략도이고, 도 16b는 본 발명의 기술적 사상의 일 실시예에 따라 반도체 제조 설비를 이용한 반도체 소자의 제조 방법을 설명하기 위한 흐름도이다.
먼저, 도 16a에 도시한 바와 같이 반도체 제조 설비(300)는 주 제어부(84), 정보 저장부(86), 칩 어태쳐(88), 몰더(90), 마커(92), 패키지 소터(94) 및 패키지 테스터(82)를 포함할 수 있다. 도 16a에 도시한 반도체 제조 설비(300)는 일 예를 나타낸 것으로 다른 구성 요소도 포함되어 있을 수 있다.
주 제어부(84)는 웨이퍼 테스터(50)와 전기적으로 연결되어 있다. 주 제어부(84)는 웨이퍼 테스터(50)로부터 브릿지(B1)를 통하여 웨이퍼 상에 형성된 칩들의 테스트 빈 항목 정보를 수신할 수 있다.
즉, 주 제어부(84)는 웨이퍼 테스터(50)로부터 테스트 빈 항목 별로 구분된 복수개의 개별 칩들에 관한 정보를 수신할 수 있다. 정보 저장부(86)는 주 제어부(84)로 수신되는 데이터를 저장할 수 있다.
주 제어부(84)는 정보 저장부(86), 칩 어태쳐(88), 몰더(90, 또는 몰딩 장치), 마커(92, 또는 마킹 장치), 패키지 소터(94) 및 패키지 테스터(82, 또는 패키지 테스트 장치)와 전기적으로 연결될 수 있다.
주 제어부(84)는 정보 저장부(86), 칩 어태쳐(88), 몰더(90), 마커(92), 패키지 소터(94) 및 패키지 테스터(82)와 전기 신호를 주고 받을 수 있다. 주 제어부(84)는 칩 어태쳐(88)로부터 회로 기판의 위치 정보를 받아 마커(92)에서 몰딩층의 표면에 개별 칩들 별로 테스트 빈 항목 정보를 마킹할 수 있다.
아울러서, 칩 어태쳐(88), 몰더(90), 마커(92), 패키지 소터(94) 및 패키지 테스터(82)는 주 제어부(84)를 통해 서로 전기적으로 연결될 수 있다. 이에 따라, 칩 어태쳐(88), 몰더(90), 마커(92), 패키지 소터(94) 및 패키지 테스터(82)는 서로 전기 신호를 주고 받을 수 있다. 아울러서, 앞서 설명한 주 제어부(84)에 의해 칩 어태치 단계부터 개별 패키지의 테스트 단계가 수행될 수 있다.
다음에, 반도체 제조 설비를 이용한 반도체 소자의 제조 방법을 설명한다. 이하에서 설명하는 반도체 제조 설비를 이용한 반도체 소자의 제조 방법은 간단히 설명하며, 도 1 내지 도 15에서 설명한 내용과 중복되는 내용은 간단히 설명하거나 생략한다.
도 16b에 도시한 바와 같이, 반도체 소자의 제조 방법(20)은 웨이퍼 테스터로 복수개의 칩들의 테스트하여 테스트 빈 항목 별로 구분된 복수개의 개별 칩들을 얻는 단계(S300)와, 칩 어태쳐(88)를 이용하여 회로 기판에 개별 칩들을 어태치하는 단계(S310)를 포함한다.
복수개의 개별 칩들을 얻는 단계(S300)는 웨이퍼 상태에서 웨이퍼 테스터(50)로 복수개의 칩들의 전기적 특성을 테스트하여 테스트 빈 항목 별로 구분된 복수개의 개별 칩들을 얻는다. 회로 기판에 개별 칩들을 어태치하는 단계(S310)는 칩 어태쳐(88)를 이용하여 회로 기판의 복수개의 칩 탑재 영역들에 개별 칩들을 어태치한다.
반도체 소자의 제조 방법(20)은 몰더(90)로 개별 칩들을 몰딩하여 얻어진 몰딩층을 포함하는 스트립 패키지를 형성하는 단계(S320)와, 마커(92)로 몰딩층의 표면에 개별 칩들 별로 테스트 빈 항목 정보를 마킹하는 단계(S330)를 포함할 수 있다.
스트립 패키지는 회로 기판에 몰더(90)로 개별 칩들을 몰딩하여 몰딩층을 포함하여 제조될 수 있다. 테스트 빈 항목 정보는 마커(92)로 회로 기판의 칩 탑재 영역들의 위치 정보를 이용하여 몰딩층의 표면에 개별 칩들 별로 마킹될 수 있다.
다시 말해, 앞서의 웨이퍼 테스터(50)로부터 웨이퍼 상에 형성된 칩들의 테스트 빈 항목 정보 및 칩 어태쳐로(88)부터 회로 기판의 위치 정보를 받아 마커(92)에서 몰딩층의 표면에 개별 칩들 별로 테스트 빈 항목 정보를 마킹할 수 있다.
반도체 소자의 제조 방법(20)은 패키지 소터(94)를 이용하여 복수개의 개별 패키지들을 형성하는 단계(S340)와, 패키지 소터(94)를 이용하여 개별 패키지들을 테스트 트레이에 안착시키는 단계(S350)를 포함할 수 있다.
스트립 패키지를 패키지 소터를 이용하여 개별 칩들 별로 소잉하여 개별 패키지들이 얻어질 수 있다. 개별 패키지들은 패키지 소터를 이용하여 테스트 빈 항목 정보에 따라 분류하여 테스트 트레이에 안착될 수 있다.
반도체 소자의 제조 방법(20)은 패키지 테스터(82)를 이용하여 개별 패키지들을 테스트하는 단계(S360)를 포함한다. 개별 패키지들은 패키지 테스터(82)를 이용하여 테스트 빈 항목 정보 별로 테스트한다.
도 17은 본 발명의 기술적 사상의 반도체 소자의 제조 방법에 이용되는 패키지 소터의 일 예를 도시한 구성도이고, 도 18 및 도 19는 도 17에 도시된 제2 검사 모듈의 동작을 설명하기 위한 개략적인 측면도이고, 도 20은 패키지 소터의 소터 제어부의 구성을 도시한 블록도이다.
구체적으로, 본 발명의 기술적 사상의 반도체 소자의 제조 방법에 이용되는 패키지 소터(94)는 스트립 패키지(STR)를 소잉하여 개별 패키지들(INP)을 형성하는 패키지 소잉 장치(100), 및 개별 패키지들(INP)의 양품 여부 및 테스트 빈 항목 정보에 따라 분류하여 테스트 트레이(220)에 안착시킬 수 있는 패키지 분류 장치(200)를 모두 포함할 수 있다. 패키지 소터(94)는 소터 제어부(SOTC)에 의해 연결되어 있고, 소터 제어부(SOTC)는 앞서 설명한 제조 설비의 주 제어부(84)와 연결될 수 있다.
패키지 소잉 장치(100)는 스트립 패키지(STRP)가 수납된 카세트를 지지하며 스트립 패키지(STRP)를 공급하는 로더(110)와, 스트립 패키지(STRP)를 절단하여 개별화하기 위한 소잉 모듈(120), 스트립 패키지(STRP)나 개별 패키지들(INP)을 이송하기 위한 이송 모듈(130)과, 개별 패키지들(INP)을 세척 및 건조하는 세척 모듈(140)을 포함할 수 있다.
패키지 분류 장치(200)는 개별 패키지들(INP)을 검사하는 제1 검사 모듈(150)을 포함할 수 있다. 패키지 분류 장치(200)는 제1 검사 모듈(150)을 통한 개별 패키지(INP)의 검사 결과에 따라 양품인 개별 패키지들(INP_G)과 불량품인 개별 패키지들(INP_B)로 분류하기 위하여 사용될 수 있다.
제1 검사 모듈(150)은 개별 패키지들(STRP)의 제1 면이 위로 향하도록 개별 패키지들(INP)을 지지하는 반전 유닛(152, reverse unit)과, 반전 유닛(152) 상에 지지된 개별 패키지들(INP)의 제1 면을 검사하는 제1 검사 유닛(154)과, 반전 유닛(152)에 의해 반전된 개별 패키지들(INP)을 지지하는 테이블(156)과, 테이블(156) 상에 지지된 개별 패키지들(INP)의 제2 면을 검사하는 제2 검사 유닛(158)등을 포함할 수 있다.
테이블(156)은 반전 유닛(152)의 아래 제1 검사 위치와 제2 검사 유닛(158) 아래의 제2 검사 위치 및 검사 공정이 완료된 개별 패키지들(INP)을 패키지 분류 장치(200)로 전달하기 위한 전달 위치 사이에 이동 가능하게 구성될 수 있다. 그러나, 제1 검사 모듈(150) 및 패키지 소잉 장치(100, package sawing apparatus)의 구성은 다양하게 변경 가능하므로 제1 검사 모듈(150) 및 패키지 소잉 장치(100)의 세부 구성에 의해 본 발명의 범위가 제한되지는 않는다.
패키지 분류 장치(200)는 개별 패키지들(INP)이 놓여진 테이블(156)로부터 개별 패키지들(INP)을 픽업하여 이송하기 위한 피커(212, picker)를 포함하는 패키지 이송부(210)를 포함할 수 있다.
패키지 분류 장치(200)는 개별 패키지들(INP)중 양품인 개별 패키지들(INP_G)들을 수납하기 위한 테스트 트레이(220)와, 개별 패키지들(INP)중 불량인 개별 패키지들(INP_B)을 수납하기 위한 용기(230)를 포함할 수 있다.
패키지 이송부(210)는 피커(212)를 제1 방향, 즉 X축 방향으로 이동시킬 수 있고, 개별 패키지(INP)의 픽업(pick-up) 및 플레이스(place) 동작을 위하여 피커(212)를 수직 방향으로 이동시킬 수 있도록 구성될 수 있다. 예를 들면, 패키지 이송부(210)는 피커(212)를 제1 방향 및 수직 방향으로 이동시키기 위한 피커 구동부(214)를 포함할 수 있다.
피커 구동부(214)는 피커(212)에 의해 픽업된 개별 패키지(INP) 특히 양품인 개별 패키지(INP_G)의 정렬을 위하여 피커(212)를 회전시킬 수 있다. 도 17에서 2개의 패키지 이송부(210)가 구비되고 있으나, 패키지 이송부(210)의 개수 역시 다양하게 변경 가능하므로 패키지 이송부(210)의 개수에 의해 본 발명의 범위가 제한되지는 않는다.
테스트 트레이(220)는 피커(212)의 제1 방향 이동 경로 아래에 배치될 수 있으며, 양품인 개별 패키지들(INP_G)을 각각 수납하기 위한 복수의 소켓들을 가질 수 있다. 도 17에서 2개의 테스트 트레이(220)가 배치되고 있으나, 테스트 트레이(220)의 개수는 다양하게 변경 가능하므로 이에 의해 본 발명의 범위가 제한되지는 않는다.
테스트 트레이(220)는 제1 방향에 대하여 수직하는 제2 방향으로, 예를 들면, Y축 방향으로 이동 가능하게 구성될 수 있다. 패키지 분류 장치(200)는 테스트 트레이(220)를 이동시키기 위한 트레이 이송부(222)를 구비할 수 있다. 패키지 분류 장치(200)는 테스트 트레이(220)를 수납하기 위한 트레이 카세트(224)를 포함할 수 있다.
패키지 분류 장치(200)는 피커(212)에 의해 픽업된 양품인 개별 패키지(INP_G)의 정렬 상태를 검사하고, 테스트 빈 항목 정보에 따라 분류하여 테스트 트레이(220)에 안착시키는데 이용하는 제2 검사 모듈(240)을 포함할 수 있다. 용기(230, 232)와 검사 모듈(240)은 하나의 스테이지(250) 상에 배치될 수 있다. 용기(230, 232)와 검사 모듈(240)은 불량인 개별 패키지들(INP_B)을 수납하고 양품인 개별 패키지(INP_G)를 관측하기 위하여 피커(212)의 이동 경로 아래에 배치될 수 있다.
패키지 분류 장치(200)는 용기(230, 232) 및 제2 검사 모듈(240)중 어느 하나가 피커(212)의 이동 경로 아래에 선택적으로 위치되도록 용기(230, 232) 및 제2 검사 모듈(240)을 이동시키는 스테이지 구동부(252)를 포함할 수 있다. 용기(230, 232)와 제2 검사 모듈(240)은 피커(212)의 이동 경로에 대하여 수직하는 방향, 즉 Y축 방향으로 배치될 수 있으며, 스테이지 구동부(252)는 스테이지를 Y축 방향으로 이동시킬 수 있다.
스테이지 구동부(252)는 피커(212)에 의해 픽업된 양품 개별 패키지인 경우 도 18과 같이 제2 검사 모듈(240)이 피커(212)의 이동 경로 아래에 위치되도록 스테이지(250)를 이동시킬 수 있다. 이에 따라, 제2 검사 모듈(240)은 양품 개별 패키지(INP_G)의 정렬 상태를 검사하고, 테스트 빈 항목 정보에 따라 분류하여 테스트 트레이(220)에 안착시킬 수 있다.
제2 검사 모듈(240)은 피커(212)에 의해 픽업된 양품 개별 패키지(INP_G)에 대한 이미지를 획득할 수 있다. 피커(212)는 이미지를 이용하여 양품 개별 패키지(INP_G)를 정렬한 후 테스트 트레이(220)의 소켓으로 양품 개별 패키지(INP_G)를 정확하게 수납할 수 있다. 예를 들면, 피커(212)는 픽업된 양품 개별 패키지(INP_G)가 테스트 트레이(220)의 소켓에 정확하게 수납될 수 있도록 양품 개별 패키지(INP_G)를 회전시킬 수 있으며, 이어서 테스트 트레이(220)의 소켓으로 양품 개별 패키지(INP_G)를 수납할 수 있다.
제2 검사 모듈(240)은 도 19에 도시한 바와 같이 소터 제어부(SOTC)의 마킹 인식 회로(SOT1, 또는 마킹 인식부)를 이용하여 양품 개별 패키지의 몰딩층의 표면에 마킹된 테스트 빈 항목 정보에 관한 이미지, 예컨대 숫자, 광 코드 등을 인식할 수 있다. 더하여, 소터 제어부(SOTC)의 마킹 인식 회로(SOT1)는 패키지 소팅 회로(SOT2, 또는 패키지 소팅부)와 연결되어 테스트 빈 항목 정보에 따라 소팅하여 테스트 트레이(220)에 안착시킬 수 있다.
더하여, 양품인 개별 패키지들(INP_G)을 테스트 빈 항목 정보에 따라 테스트 트레이에 안착시키는 단계 후에, 패키지 소터(94)의 소터 제어부(SOTC)에 포함된 로트 번호 부여 회로(SOT3, 또는 로트 번호 부여부)를 이용하여 테스트 트레이(220)에 안착된 개별 양품 패키지(INP_G)에 테스트 빈 항목별로 로트 번호를 부여할 수 있다.
스테이지 구동부(252)는 피커(212)에 의해 픽업된 개별 패키지(INP)가 불량 패키지(INP_B)인 경우, 도 19에 도시한 바와 같이 용기(230)가 피커(212)의 이동 경로 아래에 위치되도록 스테이지(250)를 이동시킬 수 있다. 스테이지 구동부(252)는 개별 패키지들(INP)의 검사 결과에 따라 용기(230, 232)와 제3 검사 모듈(240)의 위치를 조절할 수 있다. 이에 따라 피커(212)에 의해 픽업된 개별 패키지(INP)가 불량 패키지(INP_B)인 경우 제2 검사 모듈(240)에 의한 검사를 수행하지 않고 불량 패키지(INP_B)를 용기(230)에 수납할 수 있다.
이상 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형, 치환 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
50: 웨이퍼 테스터, 52: 웨이퍼 척, 54: 프로브 카드, W: 웨이퍼, 62: 헤드 플레이트, 64: 테스트 제어부, 66: 압력 센서, STRP: 스트립 패키지, INP1, INP2: 개별 패키지, 70: 회로 기판, 72: 칩 탑재 영역, 74: 몰딩층, 78a-78c: 테스트 빈 항목 정보, 80: 개별 칩, 82: 패키지 테스터, 84: 주 제어부, 86: 정부 저장부, 88: 칩 어태쳐, 90: 몰더, 92: 마커, 94: 패키지 소터

Claims (20)

  1. 웨이퍼 상태에서 복수개의 칩들의 전기적 특성을 테스트하는 EDS 공정을 통해 테스트 빈 항목 별로 구분된 복수개의 개별 칩들을 얻는 단계;
    상기 개별 칩들을 회로 기판에 패키징하여 복수개의 개별 패키지들을 형성하는 단계;
    상기 회로 기판의 위치 정보 및 테스트 빈 항목 정보를 이용하여 상기 복수개의 개별 패키지들을 상기 테스트 빈 항목 별로 분류하는 단계; 및
    상기 테스트 빈 항목 별로 분류된 상기 개별 패키지들을 테스트하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 테스트 빈 항목 별로 구분된 복수개의 개별 칩들을 얻는 단계는,
    웨이퍼 상에 상기 복수개의 칩들을 제조하는 단계;
    상기 웨이퍼 상에 제조된 상기 복수개의 칩들에 상기 EDS 공정을 수행하여 상기 테스트 빈 항목 별로 구분된 상기 복수개의 칩들을 얻는 단계; 및
    상기 웨이퍼를 소잉하여 상기 테스트 빈 항목별로 구분된 상기 복수개의 개별 칩들을 얻는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서, 상기 EDS 공정의 테스트 빈 항목은 상기 칩들의 전압 입출력 특성, 전류 입출력 특성, 리키지 특성, 기능적 특성 및 타이밍 특성중 적어도 어느 하나인 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서, 상기 복수개의 개별 패키지들을 형성하는 단계는,
    상기 회로 기판의 칩 탑재 영역들에 각각 상기 하나의 개별 칩을 어태치하는 단계;
    상기 회로 기판의 칩 탑재 영역들에 형성된 상기 개별 칩들을 몰딩하여 얻어진 몰딩층을 포함하는 스트립 패키지를 형성하는 단계;
    상기 회로 기판의 위치 정보를 이용하여 상기 몰딩층의 표면에 상기 개별 칩들 별로 상기 테스트 빈 항목 정보를 마킹하는 단계; 및
    상기 개별 칩들 별로 상기 스트립 패키지를 소잉하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제4항에 있어서, 상기 복수개의 개별 패키지들을 상기 테스트 빈 항목 별로 분류하는 단계는,
    상기 몰딩층의 표면에 마킹된 상기 테스트 빈 항목 정보를 인식하는 단계;
    상기 인식된 테스트 빈 항목 정보에 따라 상기 테스트 빈 항목별로 상기 개별 패키지들을 소팅하여 테스트 트레이에 안착시키는 단계; 및
    상기 테스트 트레이에 상기 테스트 빈 항목별로 안착된 상기 개별 패키지들에 로트 번호를 부여하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서, 상기 복수개의 개별 패키지들을 형성하는 단계는,
    상기 회로 기판의 칩 탑재 영역들에 각각 상기 테스트 빈 항목별로 복수개의 개별 칩들을 적층하여 어태치하는 단계;
    상기 회로 기판의 칩 탑재 영역들에 상기 테스트 빈 항목별로 적층하여 어태치된 상기 복수개의 개별 칩들을 몰딩하여 얻어진 몰딩층을 포함하는 스트립 패키지를 형성하는 단계;
    상기 회로 기판의 위치 정보를 이용하여 상기 몰딩층의 표면에 상기 개별 칩들 별로 테스트 빈 항목 정보를 마킹하는 단계; 및
    상기 테스트 빈 항목별로 복수개 적층된 상기 개별 칩들을 포함하는 상기 스트립 패키지를 소잉하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서, 상기 복수개의 개별 패키지들을 상기 테스트 빈 항목 별로 분류하는 단계는,
    상기 몰딩층의 표면에 마킹된 상기 테스트 빈 항목 정보를 인식하는 단계; 및
    상기 인식된 테스트 빈 항목 정보에 따라 상기 테스트 빈 항목별로 상기 개별 패키지들을 소팅하여 테스트 트레이에 안착시키는 단계; 및
    상기 테스트 트레이에 상기 테스트 빈 항목별로 안착된 상기 개별 패키지들에 로트 번호를 부여하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서, 상기 회로 기판의 위치 정보는 상기 복수개의 칩 탑재 영역들의 X 방향 및 Y 방향의 좌표 정보인 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 웨이퍼 상태에서 복수개의 칩들의 전기적 특성을 테스트하는 EDS 공정을 수행하는 단계;
    상기 웨이퍼를 소잉하여 상기 EDS 공정을 통해 테스트 빈 항목 별로 구분된 복수개의 개별 칩들을 얻는 단계;
    회로 기판의 복수개의 칩 탑재 영역들에 상기 개별 칩들을 어태치하는 단계;
    상기 회로 기판에 어태치된 상기 개별 칩들을 몰딩하여 얻어진 몰딩층을 포함하는 스트립 패키지를 형성하는 단계;
    상기 회로 기판의 상기 칩 탑재 영역들의 위치 정보를 이용하여 상기 몰딩층의 표면에 상기 개별 칩들 별로 테스트 빈 항목 정보를 마킹하는 단계;
    상기 스트립 패키지를 상기 개별 칩들 별로 소잉하여 복수개의 개별 패키지들을 형성하는 단계;
    상기 개별 패키지들을 상기 테스트 빈 항목 정보에 따라 분류하는 단계; 및
    상기 테스트 빈 항목 정보 별로 분류된 상기 개별 패키지들을 테스트하는 단계를 포함하는 것을 특징으로 하는 반도체의 소자 제조 방법.
  10. 제9항에 있어서, 상기 EDS 공정의 테스트 빈 항목은 상기 칩들의 전압 입출력 특성, 전류 입출력 특성, 리키지 특성, 기능적 특성 및 타이밍 특성중 적어도 어느 하나인 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제9항에 있어서, 상기 회로 기판의 상기 복수개의 칩 탑재 영역들에 상기 개별 칩들을 어태치하는 단계는,
    상기 회로 기판의 상기 칩 탑재 영역들에 각각 하나의 개별 칩을 어태치하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제9항에 있어서, 상기 회로 기판의 상기 복수개의 칩 탑재 영역들에 상기 개별 칩들을 어태치하는 단계는
    상기 회로 기판의 칩 탑재 영역들에 각각 상기 테스트 빈 항목별로 복수개의 상기 개별 칩들을 어태치하여 적층하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제9항에 있어서, 상기 개별 패키지들을 상기 테스트 빈 항목 정보에 따라 분류하는 단계는,
    상기 몰딩층의 표면에 마킹된 테스트 빈 항목 정보를 인식하는 단계;
    상기 인식된 테스트 빈 항목 정보에 따라 상기 테스트 빈 항목별로 개별 패키지들을 소팅하여 테스트 트레이에 안착시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제13항에 있어서, 상기 테스트 트레이에 상기 개별 패키지들을 안착시킨 후에, 상기 테스트 트레이에 안착된 상기 개별 패키지들에 로트 번호를 부여하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제9항에 있어서, 상기 회로 기판의 위치 정보는 상기 복수개의 칩 탑재 영역들의 X 방향 및 Y 방향의 좌표 정보인 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 웨이퍼 상태에서 웨이퍼 테스터로 복수개의 칩들의 전기적 특성을 테스트하여 테스트 빈 항목 별로 구분된 복수개의 개별 칩들을 얻는 단계;
    칩 어태쳐를 이용하여 회로 기판의 복수개의 칩 탑재 영역들에 상기 개별 칩들을 어태치하는 단계;
    상기 회로 기판에 몰더로 상기 개별 칩들을 몰딩하여 얻어진 몰딩층을 포함하는 스트립 패키지를 형성하는 단계;
    상기 회로 기판의 상기 칩 탑재 영역들의 위치 정보를 이용하여 마커로 상기 몰딩층의 표면에 상기 개별 칩들 별로 테스트 빈 항목 정보를 마킹하는 단계;
    상기 스트립 패키지를 패키지 소터를 이용하여 상기 개별 칩들 별로 소잉하여 복수개의 개별 패키지들을 형성하는 단계;
    상기 개별 패키지들을 상기 패키지 소터를 이용하여 상기 테스트 빈 항목 정보에 따라 분류하여 테스트 트레이에 안착시키는 단계; 및
    패키지 테스터를 이용하여 상기 테스트 빈 항목 정보 별로 분류된 상기 개별 패키지들을 테스트하는 단계를 포함하는 것을 특징으로 하는 반도체의 소자의 제조 방법.
  17. 제16항에 있어서, 상기 개별 패키지들을 상기 테스트 빈 항목 정보에 따라 분류하여 상기 테스트 트레이에 안착시키는 단계는,
    상기 패키지 소터의 소터 제어부에 포함된 마킹 인식 회로를 이용하여 상기 몰딩층의 표면에 마킹된 상기 테스트 빈 항목 정보를 인식하는 단계; 및
    상기 패키지 소터의 소터 제어부에 포함된 패키지 소팅 회로를 이용하여 상기 테스트 빈 항목 정보에 따라 상기 개별 패키지들을 소팅하여 테스트 트레이에 안착시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제17항에 있어서, 상기 개별 패키지들을 상기 테스트 빈 항목 정보에 따라 상기 테스트 트레이에 안착시키는 단계 후에,
    상기 패키지 소터의 소터 제어부에 포함된 로트 번호 부여 회로를 이용하여 상기 테스트 트레이에 안착된 상기 개별 패키지에 상기 테스트 빈 항목별로 로트 번호를 부여하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제17항에 있어서, 상기 칩 어태쳐, 몰더, 마커, 패키지 소터 및 패키지 테스터는 주 제어부와 전기적으로 연결되어 있고, 상기 주 제어부에 의해 상기 칩 어태치 단계부터 상기 개별 패키지의 테스트 단계가 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제19항에 있어서, 상기 주 제어부는 웨이퍼 테스터와 전기적으로 연결되어 있고, 상기 웨이퍼 테스터로부터 상기 웨이퍼 상에 형성된 칩들의 테스트 빈 항목 정보 및 상기 칩 어태쳐로부터 상기 회로 기판의 위치 정보를 받아 상기 마커에서 상기 몰딩층의 표면에 상기 개별 칩들 별로 상기 테스트 빈 항목 정보를 마킹하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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