JP7217127B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関し、より詳しくは、ウェーハ工程、パッケージ工程（またはアセンブリー工程）、及びテスト工程を含む半導体装置の製造方法に関する。
半導体装置（または半導体パッケージ）の製造方法は、ウェーハ上にチップを製造するウェーハ工程、ウェーハ上に製造されたチップを個別にパッケージングしてパッケージを形成するパッケージング工程（またはアセンブリー工程）、及びウェーハ上に製造されたチップやパッケージをテストするテスト工程を含む。このような半導体装置の製造方法は、それぞれの工程を単純化すると共に信頼度を高める必要がある。
特開２０１５－０８４３９８号公報
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、パッケージング工程やテスト工程を単純化すると共に信頼性を向上させることができる半導体装置の製造方法を提供することにある。
上記目的を達成するためになされた本発明の一態様による半導体装置の製造方法は、ウェーハ状態で複数個のチップの電気的特性をテストするＥＤＳ（Ｅｌｅｃｔｒｉｃａｌ Ｄｉｅ Ｓｏｒｔｉｎｇ）工程を行って取得されたテストビン項目別に区分された複数個の個別チップを得る段階と、回路基板のチップ搭載領域の位置情報に基づいて、前記所得されたテストビン項目に対応するテストビン項目情報を有する前記個別チップを前記回路基板のチップ搭載領域にそれぞれパッケージングして複数個の個別パッケージを形成する段階と、前記複数個の個別パッケージを前記テストビン項目情報に基づいて前記テストビン項目別に分類する段階と、前記テストビン項目別に分類された前記個別パッケージをテストする段階と、を有することを特徴とする。
上記目的を達成するためになされた本発明の他の態様による半導体装置の製造方法は、ウェーハ状態で複数個のチップの電気的特性をテストするＥＤＳ（Ｅｌｅｃｔｒｉｃａｌ Ｄｉｅ Ｓｏｒｔｉｎｇ）工程を行う段階と、前記ウェーハをソーイング（ｓａｗｉｎｇ）して、前記ＥＤＳ工程を通じてテストビン項目別に区分された複数個の個別チップを得る段階と、回路基板の複数のチップ搭載領域にそれぞれ前記個別チップをアタッチする段階と、前記回路基板にアタッチされた前記個別チップをモールディングして得られたモールド層を含むストリップパッケージを形成する段階と、前記チップ搭載領域の位置情報に基づいて前記個別チップの前記モールド層の表面に前記テストビン項目に対応するテストビン項目情報をマーキングする段階と、前記ストリップパッケージを前記個別チップ別にソーイングして複数個の個別パッケージを形成する段階と、前記個別パッケージを前記テストビン項目情報に基づいて前記テストビン項目別に分類する段階と、前記テストビン項目別に分類された前記個別パッケージをテストする段階と、を有することを特徴とする。
上記目的を達成するためになされた本発明のさらに他の態様による半導体装置の製造方法は、ウェーハ状態で、ウェーハテスタにより複数個のチップの電気的特性をテストしてテストビン項目別に区分された複数個の個別チップを得る段階と、チップアタッチャを用いて回路基板の複数のチップ搭載領域にそれぞれ前記個別チップをアタッチする段階と、前記回路基板に、モルダーで前記個別チップをモールディングして得られたモールド層を含むストリップパッケージを形成する段階と、前記チップ搭載領域の位置情報に基づいてマーカーで前記個別チップの前記モールド層の表面に前記個別チップ別にテストビン項目に対応するテストビン項目情報をマーキングする段階と、前記ストリップパッケージを、パッケージソーターを用いて前記個別チップ別にソーイング（ｓａｗｉｎｇ）して複数個の個別パッケージを形成する段階と、前記個別パッケージを、前記パッケージソーターを用いて前記テストビン項目別に分類し、前記分類された個別パッケージをテストトレイに載置させる段階と、パッケージテスタを用いて前記テストビン項目別に分類された前記個別パッケージをテストする段階と、を有することを特徴とする。
本発明によれば、チップの動作特性や信頼性による多様な要求条件に符合するように、パッケージング工程（またはアセンブリー工程）及びテスト工程を区分して進める。これにより、本発明の半導体装置の製造方法は、パッケージング工程やテスト工程を単純化すると共に、信頼性も向上させることができる。
本発明の一実施形態による半導体装置の製造方法を示すフローチャートである。 図１に示す半導体装置の製造方法の詳細なフローチャートである。 図１及び図２に示す半導体装置の製造方法において個別チップを得る段階を示す説明図である。 図１及び図２に示す半導体装置の製造方法において個別チップを得る段階を示す説明図である。 図１及び図２に示す半導体装置の製造方法において個別チップを得る段階を示す説明図である。 図１及び図２に示す半導体装置の製造方法において複数個の個別パッケージを形成する段階を示す説明図である。 図１及び図２に示す半導体装置の製造方法において複数個の個別パッケージを形成する段階を示す説明図である。 図１及び図２に示す半導体装置の製造方法において複数個の個別パッケージを形成する段階を示す説明図である。 図１及び図２に示す半導体装置の製造方法において複数個の個別パッケージを形成する段階を示す説明図である。 図１及び図２に示す半導体装置の製造方法において複数個の個別パッケージを形成する段階を示す説明図である。 図１及び図２に示す半導体装置の製造方法において個別パッケージをテストビン項目別に分類する段階を示す説明図である。 図１及び図２に示す半導体装置の製造方法において個別パッケージをテストする段階を示す説明図である。 本発明の一実施形態による半導体装置の製造方法を示す図である。 本発明の一実施形態による半導体装置の製造方法を示す図である。 本発明の一実施形態による半導体装置の製造方法を示す図である。 本発明の一実施形態による半導体装置の製造方法を説明するための半導体製造設備を示す概略図である。 本発明の一実施形態による半導体製造設備を用いた半導体装置の製造方法を説明するためのフローチャートである。 本発明の一実施形態による半導体装置の製造方法に用いられるパッケージソーターの一例を示す構成図である。 図１７に示す第２検査モジュールの動作を説明するための概略側面図である。 図１７に示す第２検査モジュールの動作を説明するための概略側面図である。 パッケージソーターのソーター制御部の構成を示すブロック図である。
以下、本発明を実施するための形態の具体例を図面を参照しながら詳細に説明する。下記の実施形態は、いずれか１つまたは１つ以上を組み合わせて具現される。すなわち、本発明は、必ずしも１つの実施形態に限定されない。
半導体装置（または半導体パッケージ）の製造工程（または製造方法）は、前工程であるウェーハ工程と、後工程であるパッケージング（またはアセンブリー）工程とに大別される。ウェーハ工程は、ウェーハ上に集積回路を有する複数個のチップを形成する工程である。チップは、メモリチップまたはロジックチップである。メモリチップは、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、モバイルＤＲＡＭ、ＳＲＡＭ（ｓｔａｔｉｃ ＲＡＭ）、ＰＲＡＭ（ｐｈａｓｅ－ｃｈａｎｇｅ ＲＡＭ）、ＦｅＲＡＭ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、ＲｅＲＡＭ（ｒｅｓｉｓｔｉｖｅ ＲＡＭ）またはＭＲＡＭ（ｍａｇｎｅｔｉｃ ＲＡＭ）を構成するチップである。
パッケージング工程は、回路基板上にチップを搭載し、モールド層で保護し、個別パッケージを形成する工程である。以下の実施例では、一部のみを説明するが、個別パッケージは、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ－Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ－Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ－ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ－Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）のようなパッケージである。
半導体装置の製造工程（または製造方法）は、ウェーハ上に製造されたチップまたは個別パッケージをテストするテスト工程を含む。以上の内容に基づいて半導体装置の製造方法について詳細に説明する。
図１は、本発明の一実施形態による半導体装置の製造方法を示すフローチャートであり、図２は、図１に示す半導体装置の製造方法の詳細なフローチャートである。
具体的に、本実施形態による半導体装置の製造方法１０は、図１に示すように、ＥＤＳ（Ｅｌｅｃｔｒｉｃａｌ Ｄｉｅ Ｓｏｒｔｉｎｇ）工程を通じてテストビン項目別に区分された、言い換えると、分類後に分離された複数個の個別チップを得る段階（Ｓ１０）を含む。
個別チップを得る段階（Ｓ１０）は、図２に示すように、ウェーハ工程を通じてウェーハ上に互いに離隔して位置する複数個のチップを製造する段階（Ｓ１００）と、ウェーハ上に製造された複数個のチップにＥＤＳ工程を行う段階（Ｓ１１０）と、ウェーハをソーイング（ｓａｗｉｎｇ）して、ＥＤＳ工程で取得されたテストビン項目別に区分された個別チップを得る段階（Ｓ１２０）と、を含む。ＥＤＳ工程やテストビン項目などの詳細については後述する。
本実施形態による半導体装置の製造方法１０は、回路基板のチップ搭載領域の位置情報に基づいて個別チップを回路基板にパッケージングして複数個の個別パッケージを形成する段階（Ｓ２０）を含む。個別パッケージを形成する段階（Ｓ２０）は、パッケージング工程（またはアセンブリー工程）を通じて行われる。
個別パッケージを形成する段階（Ｓ２０）は、図２に示すように、互いに離隔した複数のチップ搭載領域を有する回路基板を準備する段階（Ｓ１３０）と、回路基板の各チップ搭載領域に個別チップをアタッチする段階（Ｓ１４０）と、回路基板のチップ搭載領域にアタッチされた個別チップをモールディングして得られたモールド層を含むストリップパッケージを形成する段階（Ｓ１５０）と、を含む。
回路基板の各チップ搭載領域に個別チップをアタッチする段階（Ｓ１４０）において、個別チップは、１つまたは複数個がアタッチされる。回路基板の各チップ搭載領域に個別チップをアタッチする段階（Ｓ１４０）は、後述するようにチップアタッチャを用いて行われる。回路基板のチップ搭載領域にアタッチされた個別チップをモールディングする段階は、後述するようにモルダー（またはモールディング装置）を用いて行われる。
また、個別パッケージを形成する段階（Ｓ２０）は、図２に示すように、回路基板のチップ搭載領域の位置情報に基づいてモールド層の表面に個別チップ別にテストビン項目情報をマーキングする段階（Ｓ１６０）と、個別チップ別にストリップパッケージをソーイングして、個別パッケージに分離する段階（Ｓ１７０）と、を含む。
モールド層の表面に個別チップ別にテストビン項目情報をマーキングする段階（Ｓ１６０）は、後述するように、マーカーで行われる。個別チップ別にストリップパッケージをソーイングして、個別パッケージに分離する段階（Ｓ１７０）は、後述するように、パッケージソーターで行われる。
本発明の一実施形態による半導体装置の製造方法１０は、回路基板のチップ搭載領域の位置情報及びテストビン項目情報を用いて個別パッケージをテストビン項目別に分類する段階（Ｓ３０）を含む。個別パッケージをテストビン項目別に分類する段階（Ｓ３０）は、後述するように、パッケージソーターで行われる。
個別パッケージをテストビン項目別に分類する段階（Ｓ３０）は、図２に示すように、モールド層の表面にマーキングされたテストビン項目情報を認識する段階（Ｓ１８０）と、認識されたテストビン項目情報に基づいてテストビン項目別に個別パッケージをソーティング（ｓｏｒｔｉｎｇ）してテストトレイに載置する段階（Ｓ１９０）と、テストビン項目別にテストトレイに載置された個別パッケージにロット番号を付与する段階（Ｓ２００）と、を含む。
本実施形態による半導体装置の製造方法１０は、テストビン項目別に分類された個別パッケージをテストする段階（Ｓ４０）を含む。テストビン項目別に分類された個別パッケージをテストする段階（Ｓ４０）は、図２に示すように、ロット番号に基づいてテストビン項目別に個別パッケージをテストする段階（Ｓ２１０）を含む。テストビン項目別に分類された個別パッケージをテストする段階（Ｓ４０）は、後述するようにパッケージソーターで行われる。
このように半導体装置の製造方法１０は、チップの動作特性や信頼性による多様な要求条件に符合するように、パッケージ工程（またはアセンブリー工程）及びテスト工程を区分して進める。これにより、本発明による半導体装置の製造方法は、パッケージング工程やテスト工程を単純化すると共に、信頼性も向上させる。半導体装置の製造方法１０の詳細については後述する。
図３～図５は、図１及び図２に示す半導体装置の製造方法において個別チップを得る段階を示す説明図である。
具体的に、図３は、プローブカード５４を備えたウェーハテスタ５０を概略的に示す断面図である。図４は、ＥＤＳ工程において、ウェーハテスタ５０を用いたウェーハテスト方法を示すブロック図である。図５は、ウェーハＷに形成され、テストビン項目（ＢＩＮ１～ＢＩＮ３）別に区分された複数個の個別チップ８０’を示す平面図である。
図５に示すように、半導体装置の製造方法は、ウェーハ工程を通じてウェーハＷ上に互いに離隔して位置する複数個の個別チップ８０’を製造する。また、半導体装置の製造方法は、図５に示すように、ＥＤＳ（Ｅｌｅｃｔｒｉｃａｌ Ｄｉｅ Ｓｏｒｔｉｎｇ）工程を行ってウェーハＷ上にテストビン項目（ＢＩＮ１～ＢＩＮ３）別に区分された複数個の個別チップ８０’を得る。
個別チップ８０’は、ウェーハＷ上に行方向（Ｘ方向）及び列方向（Ｙ方向）に区画されて互いに離隔して配置される。個別チップ８０’は、列方向に沿ってＷＲ１行～ＷＲｎ（ｎは、数～数十の整数）行が配置され、行方向に沿って、ＷＣ１列～ＷＣｎ（ｎは、数～数十の整数）列が配置される。個別チップ８０の個数は、必要に応じて決定される。
ＥＤＳ工程は、パッケージング工程を進める前に、ウェーハＷ状態で各チップ８０’の電気的特性を検査する工程である。ＥＤＳ工程は、ウェーハＷ上に形成されたチップ８０’のうち、不良チップを判別してリペア（ｒｅｐａｉｒ）可能なチップをリペアし、リペア不可能なチップを後続工程に進めないことで、所要時間及び原価節減の効果をもたらす。
また、ＥＤＳ工程は、ウェーハＷ上の全てのチップ８０’をテストしてテストビン項目に従って分類する。テストビン項目（ＢＩＮ１～ＢＩＮ３）は、ウェーハＷ上のチップ８０’のテスト時に利用される電気的特性項目である。
ＥＤＳ工程のテストビン項目（ＢＩＮ１～ＢＩＮ３）は、チップ８０’を構成する集積回路ＩＣの動作に必要な個別素子（トランジスタ、抵抗、キャパシタ、及びダイオード）に対して入出力電圧特性、入出力電流特性、リーク特性、ファンクション特性、及びタイミング特性に関する項目のうちの少なくとも１つである。
特に、チップ８０’が後工程を経てパッケージングされることによって完成された半導体装置（または半導体パッケージ）は、動作特性及び信頼性に応じて、異なる環境で異なる目的に使用される。また、半導体装置が高集積化されることにより、動作特性や信頼性を示すテストパラメータが細分化されている。このため、本発明は、ＥＤＳ工程において、上記のように電気的特性項目を分類してテストする。
図５において、テストビン項目ＢＩＮ１は、入出力電圧特性や入出力電流特性に対応し、チップ８０ａ’は、テストビン項目ＢＩＮ１に優れたチップを意味する。テストビン項目ＢＩＮ２は、リーク特性に対応し、チップ８０ｂ’は、テストビン項目ＢＩＮ２に優れたチップを意味する。テストビン項目ＢＩＮ３は、ファンクション特性やタイミング特性に対応し、チップ８０ｃ’は、テストビン項目ＢＩＮ３に優れたチップを意味する。
図５では、テストビン項目（ＢＩＮ１～ＢＩＮ３）を３項目表示したが、これは、便宜上、３項目のみを表示したものであり、ＥＤＳ工程のテストレベルによって、さらに多くのテストビン項目がある。ここで、ＥＤＳ工程に用いられるウェーハテスタ５０及びこれを用いたウェーハ状態のチップをテストする方法について説明する。
図３に示すように、ウェーハＷは、ウェーハチャック（ｗａｆｅｒ Ｃｈｕｃｋ）５２上に位置する。プローブカード５４は、ウェーハチャック５２の上方に備えられたヘッドプレート６２に設けられる。
プローブカード５４は、印刷回路基板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）５６、印刷回路基板５６の下部に付着された針状のチップ（ｔｉｐ）５８（またはニードル）、プローブカード５４の垂直下降高さを制限するストッパとして機能する高さ調節装置６０、及び高さ調節装置６０に加えられる圧力を感知する圧力センサー６６を含む。
圧力センサー６６で感知された結果は、テスト制御部６４に伝送され、テスト制御部６４は、プローブカード５４の圧力センサー６６で感知された結果を分析（データ処理）して自動的にヘッドプレート６２の垂直移動を制御する。ウェーハテスタ５０は、ヘッドプレート６２をウェーハＷ側に下降させた後、チップ（ｔｉｐ）５８をウェーハＷに接触させてチップ８０’をテストする。
テスト制御部６４は、ウェーハＷ上のチップ８０’とテスト信号を交換してチップの良否を判別すると共に、テストビン項目（ＢＩＮ１～ＢＩＮ３）を判定する役割を担う。テスト制御部６４は、プローブカード５４を通じてテスト信号を伝達する。
テスト信号に応答してウェーハＷ上のチップ８０’で内部信号が出力されると、テスト制御部６４は、これらを受信してウェーハ上のチップの良否及びテストビン項目（ＢＩＮ１～ＢＩＮ３）を判断する。ウェーハテスタ５０及びプローブカード５４の構成並びに動作を、図３を参照して示したが、これは、一例として説明したものに過ぎず、多様な変更が可能である。
図４は、テストビン項目（ＢＩＮ１～ＢＩＮ３）のうち、一例として、入出力電圧特性をテストする方法を説明する。テスト制御部６４は、ウェーハＷ上に形成された複数のチップ８０’をテストするためにチップ選択信号ＣＳＬ、電源電圧ＶＰＰ、ビットライン電圧制御信号ＶＢＬ＿ＣＳ、及び高電源電圧制御信号ＶＰＰ＿ＣＳを生成する。
チップ選択信号ＣＳＬは、ウェーハＷに形成された複数のチップ８０’の中から、テストするチップ８０’を選択するための信号である。高電源電圧制御信号ＶＰＰ＿ＣＳは、チップ選択信号ＣＳＬによって選択されたチップ８０’に高電源電圧ＶＰＰの供給を制御するための信号である。ビットライン電圧制御信号ＶＢＬ＿ＣＳは、選択されたチップ８０’から出力されるビットライン電圧ＶＢＬを受信するためにテスト制御部６４を制御するための信号である。
テスト制御部６４の制御により、プローブカード５４は、テスト制御部６４とウェーハＷとの間で信号を伝達する機能を果たす。すなわち、プローブカード５４は、テスト制御部６４から入力されるチップ選択信号ＣＳＬに応答してウェーハＷの複数のチップの中からテストするチップを選択し、高電源電圧制御信号ＶＰＰ＿ＣＳに応答してテスト制御部６４から入力された高電源電圧ＶＰＰを選択されたチップ８０’に供給する。
この際、高電源電圧ＶＰＰを供給されてパワーオンされたチップ８０’は、内部的にビットライン電圧ＶＢＬを生成して出力するが、プローブカード５４は、ビットライン電圧制御信号ＶＢＬ＿ＣＳに応答してチップ８０’が生成するビットライン電圧ＶＢＬを順次にテスト制御部６４に伝達することで、チップのテストビン項目（ＢＩＮ１～ＢＩＮ３）のうちの入出力電圧特性をテストする。
図６～図１０は、図１及び図２に示す半導体装置の製造方法において複数個の個別パッケージを形成する段階を示す説明図である。
具体的に、図６は、複数のチップ搭載領域７２を有する回路基板７０を示す平面図である。図７及び図８は、それぞれ回路基板７０上に搭載された個別チップ８０を含むストリップパッケージＳＴＲＰを示す平面図及び断面図である。図９及び図１０は、回路基板７０上に搭載された個別チップ８０を含む個別パッケージＩＮＰ１を示す平面図及び断面図である。
半導体装置の製造方法１０は、個別チップ８０を回路基板７０にパッケージングして複数個の個別パッケージＩＮＰ１を形成する。個別パッケージＩＮＰ１の形成段階を具体的に説明すると、以下の通りである。
先ず、回路基板７０を準備する。回路基板７０は、図６に示すように、互いに離隔した複数のチップ搭載領域７２を含む。チップ搭載領域７２は、回路基板７０上で行方向（Ｘ方向）及び列方向（Ｙ方向）に区画され、互いに離隔して配置される。
チップ搭載領域７２は、列方向に沿ってＲ１行～Ｒｎ（ｎは、数～数十の整数）行が配置され、行方向に沿って、Ｃ１列～Ｃｎ（ｎは、数～数十の整数）列が配置される。チップ搭載領域７２の個数は、必要に応じて決定される。
回路基板７０は、チップ搭載領域７２が行方向及び列方向のうちの少なくとも一方向、例えば、行方向に整列された複数個のストリップ（ＳＴＲ１～ＳＴＲｎ、ｎは数～数十の整数）を含む。
回路基板７０は、チップ搭載領域７２が行方向及び列方向のうちのいずれか一方向に長く整列されており、ストリップ回路基板と称する。ストリップ（ＳＴＲ１－ＳＴＲｎ、ｎは整数）は、行方向及び列方向のうちの少なくとも一方向、例えば、列方向に離隔して位置する。
図７及び図８に示すように、回路基板７０のチップ搭載領域７２にそれぞれ個別チップ８０をアタッチする。図８に示すように、チップ搭載領域７２に１つの個別チップ８０、すなわち、単一チップＳＬＣをアタッチする。図８では、便宜上、ボールランド（ｂａｌｌ ｌａｎｄ）を用いて回路基板７０に個別チップ８０がアタッチされる場合を示す。
次に、図８に示すように、回路基板７０のチップ搭載領域７２に形成された個別チップ８０をモールディングして得られたモールド層７４を含むストリップパッケージＳＴＲＰを形成する。例えば、図８に示すストリップパッケージＳＴＲＰに配置された複数のパッケージ（Ｐ１～Ｐ５）は、図７の回路基板７０の第２行に配置されたパッケージ（Ｐ１～Ｐ５）に対応する。モールド層７４は、エポキシ樹脂などで個別チップ８０をモールディングすることで、個別チップ８０を保護する役割を担う。ストリップパッケージＳＴＲＰは、回路基板７０の下面に個別チップ８０を外部装置に連結するための外部連結端子７６が形成される。
その後、図７に示すように、回路基板７０の位置情報を用いてモールド層７４の表面に個別チップ別にテストビン項目情報（７８ａ～７８ｃ）をマーキングする。必要に応じて、モールド層７４の表面に製品番号などの個別チップの追加情報がマーキングされる。テストビン項目情報７８ａは、上述した図５の個別チップ８０ａ’のテストビン項目ＢＩＮ１に該当するものである。
テストビン項目情報７８ｂは、上述した図５の個別チップ８０ｂ’のテストビン項目ＢＩＮ２に該当するものである。テストビン項目情報７８ｃは、上述した図５の個別チップ８０ｃ’のテストビン項目ＢＩＮ３に該当するものである。図８は、ストリップパッケージＳＴＲＰの断面図であり、便宜上テストビン項目情報（７８ａ～７８ｃ）を表示しない。
図９及び図１０に示すように、回路基板７０上に個別チップ８０がパッケージングされたストリップパッケージＳＴＲＰを、ブレードＳＡＷでソーイングして個別パッケージＩＮＰ１を形成する。例えば、図１０は、図９の回路基板７０の第２行に配置された個別パッケージ（Ｐ１’～Ｐ５’）に対応した個別パッケージ（Ｐ１’～Ｐ５’）を含む個別パッケージＩＮＰ１を示す。個別パッケージＩＮＰ１は、テストビン項目ＢＩＮ１に該当するテストビン項目情報７８ａ、テストビン項目ＢＩＮ２に該当するテストビン項目情報７８ｂ、及びテストビン項目ＢＩＮ３に該当するテストビン項目情報７８ｃを有する。
図１１は、図１及び図２に示す半導体装置の製造方法において個別パッケージをテストビン項目別に分類する段階を示す説明図であり、図１２は、図１及び図２に示す半導体装置の製造方法において個別パッケージをテストする段階を示す説明図である。
具体的に、図９及び図１０で説明したように、個別パッケージＩＮＰ１は、テストビン項目ＢＩＮ１に該当するテストビン項目情報７８ａ、テストビン項目ＢＩＮ２に該当するテストビン項目情報７８ｂ、及びテストビン項目ＢＩＮ３に該当するテストビン項目情報７８ｃを有する。
図１１に示すように、テストビン項目別に個別パッケージＩＮＰ１を分類する。これにより、個別パッケージＩＮＰ１は、テストビン項目情報７８ａを有する第１個別パッケージＩＮＰ１ａ、テストビン項目情報７８ｂを有する第２個別パッケージＩＮＰ１ｂ、及びテストビン項目情報７８ｃを有する第３個別パッケージＩＮＰ１ｃに分離される。
図１２に示すように、テストビン項目（ＢＩＮ１～ＢＩＮ３）別に分類された個別パッケージ（ＩＮＰ１ａ、ＩＮＰ１ｂ、ＩＮＰ１ｃ）をテストする。すなわち、テストビン項目ＢＩＮ１を有する第１個別パッケージＩＮＰ１ａを第１パッケージテスタ８２ａでテストし、テストビン項目ＢＩＮ２を有する第２個別パッケージＩＮＰ１ｂを第２パッケージテスタ８２ｂでテストし、テストビン項目ＢＩＮ３を有する第３個別パッケージＩＮＰ１ｃを第３パッケージテスタ８２ｃでテストする。
一実施形態において、個別パッケージ（ＩＮＰ１ａ、ＩＮＰ１ｂ、ＩＮＰ１ｃ）は、テストビン項目別に必要な電気的特性をさらにテストする。例えば、個別パッケージＩＮＰ１ａは、テストビン項目ＢＩＮ２やテストビン項目ＢＩＮ３の電気的特性をさらにテストする。個別パッケージＩＮＰ１ｂは、テストビン項目ＢＩＮ１やテストビン項目ＢＩＮ３の電気的特性をさらにテストする。個別パッケージＩＮＰ１ｃは、テストビン項目ＢＩＮ１やテストビン項目ＢＩＮ２の電気的特性をさらにテストする。
一実施形態において、個別パッケージ（ＩＮＰ１ａ、ＩＮＰ１ｂ、ＩＮＰ１ｃ）は、テストビン項目以外の必要な電気的特性をさらにテストする。このようにテストビン項目（ＢＩＮ１～ＢＩＮ３）に基づいて、個別パッケージ（ＩＮＰ１ａ、ＩＮＰ１ｂ、ＩＮＰ１ｃ）を分離してテストすることで、工程が単純化され、半導体装置の信頼性を高めることができる。
図１３～図１５は、本発明の一実施形態による半導体装置の製造方法を示す図である。
具体的に、図１３～図１５の半導体装置の製造方法は、回路基板７０上に複数個の個別チップ８０を積層して積層チップＳＴＣを形成したことを除いては、図８～図１２の半導体装置の製造方法と同一である。図１３～図１５において、上記内容と同じ部分については、簡略に説明するか、説明を省略する。
図１３に示すように、回路基板７０のチップ搭載領域７２にそれぞれ個別チップ８０をアタッチする。チップ搭載領域７２に、２個の個別チップ８０、すなわち、積層チップＳＴＣをアタッチする。２個の個別チップ８０は、貫通ビア、例えば、ＴＳＶ（ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ Ｖｉａ）を用いて電気的に連結される。
１つのチップ搭載領域７２に、テストビン項目別に複数個の個別チップ８０を積層してアタッチする。具体的に、１つのチップ搭載領域７２ａに、テストビン項目ＢＩＮ１を有する個別チップ８０ａを複数個アタッチし、他のチップ搭載領域７２ｂにテストビン項目ＢＩＮ２を有する個別チップ８０ｂを複数個アタッチし、さらに他のチップ搭載領域７２ｃにテストビン項目ＢＩＮ３を有する個別チップ８０ｃを複数個アタッチする。
図１４に示すように、回路基板７０上に個別チップ８０がパッケージングされたストリップパッケージＳＴＲＰ２を、ブレードＳＡＷでソーイングして個別パッケージＩＮＰ２を形成する。例えば、個別パッケージＩＮＰ２は、テストビン項目ＢＩＮ１に該当するテストビン項目情報７８ａを有する個別チップ８０ａを含む。
また、個別パッケージＩＮＰ２は、テストビン項目ＢＩＮ２に該当するテストビン項目情報７８ｂを有する個別チップ８０ｂを含む。個別パッケージＩＮＰ２は、テストビン項目ＢＩＮ３に該当するテストビン項目情報７８ｃを有した個別チップ８０ｃを含む。これらの個別パッケージＩＮＰ２は、テストビン項目別に分類される。
図１５に示すように、テストビン項目（ＢＩＮ１～ＢＩＮ３）別に分類された個別パッケージ（ＩＮＰ２ａ、ＩＮＰ２ｂ、ＩＮＰ２ｃ）をテストする。すなわち、テストビン項目ＢＩＮ１を有する第１個別パッケージＩＮＰ２ａを第１パッケージテスタ８２ａでテストする。テストビン項目ＢＩＮ２を有する第２個別パッケージＩＮＰ２ｂを第２パッケージテスタ８２ｂでテストする。テストビン項目ＢＩＮ３を有する第３個別パッケージＩＮＰ２ｃを第３パッケージテスタ８２ｃでテストする。
このようにテストビン項目（ＢＩＮ１～ＢＩＮ３）別に個別パッケージ（ＩＮＰ２ａ、ＩＮＰ２ｂ、ＩＮＰ２ｃ）を分離してテストすることで、工程が単純化されて半導体装置の信頼性を高めることができる。
図１６Ａは、本発明の一実施形態による半導体装置の製造方法で用いられる半導体製造設備を示す概略図であり、図１６Ｂは、本発明の一実施形態による半導体製造設備を用いた半導体装置の製造方法を示すフローチャートである。
図１６Ａに示すように、半導体製造設備３００は、主制御部８４、情報保存部８６、チップアタッチャ８８、モルダー９０、マーカー９２、パッケージソーター９４、及びパッケージテスタ８２を含む。図１６Ａに示す半導体製造設備３００は、一例を示すものであって、他の構成要素を含んでもよい。
主制御部８４は、ウェーハテスタ５０と電気的に連結されている。主制御部８４は、ウェーハテスタ５０からブリッジ９６を通じてウェーハ上に形成されたチップのテストビン項目情報を受信する。
すなわち、主制御部８４は、ウェーハテスタ５０からテストビン項目別に区分された複数個の個別チップに関する情報を受信する。情報保存部８６は、主制御部８４で受信されたデータを保存する。
主制御部８４は、情報保存部８６、チップアタッチャ８８、モルダー９０（またはモールディング装置）、マーカー９２（またはマーキング装置）、パッケージソーター９４、及びパッケージテスタ８２（またはパッケージテスト装置）と電気的に連結される。
主制御部８４は、情報保存部８６、チップアタッチャ８８、モルダー９０、マーカー９２、パッケージソーター９４、及びパッケージテスタ８２と電気信号を送受信する。主制御部８４は、チップアタッチャ８８から回路基板の位置情報を受信して、マーカー９２でモールド層の表面に個別チップ別にテストビン項目情報をマーキングする。
また、チップアタッチャ８８、モルダー９０、マーカー９２、パッケージソーター９４、及びパッケージテスタ８２は、主制御部８４を通じて互いに電気的に連結される。これにより、チップアタッチャ８８、モルダー９０、マーカー９２、パッケージソーター９４、及びパッケージテスタ８２は、互いに電気信号を送受信する。また、主制御部８４によって、チップアタッチ段階から個別パッケージのテスト段階が実行される。
次に、半導体製造設備を用いた半導体装置の製造方法を説明する。後述する半導体製造設備を用いた半導体装置の製造方法は、説明を簡潔にするため、図１～図１５で説明した内容と重複する内容については、簡略に説明するか、説明を省略する。
図１６Ｂに示すように、半導体装置の製造方法２０は、ウェーハテスタで複数個のチップをテストして、テストビン項目別に区分された複数個の個別チップを得る段階（Ｓ３００）と、チップアタッチャ８８を用いて回路基板に個別チップをアタッチする段階（Ｓ３１０）とを含む。
複数個の個別チップを得る段階（Ｓ３００）は、ウェーハ状態でウェーハテスタ５０により複数個のチップの電気的特性をテストして、テストビン項目別に区分された複数個の個別チップを得る。回路基板に個別チップをアタッチする段階（Ｓ３１０）は、チップアタッチャ８８を用いて回路基板の複数のチップ搭載領域に個別チップをアタッチする。
半導体装置の製造方法２０は、モルダー９０で個別チップをモールディングして得られたモールド層を含むストリップパッケージを形成する段階（Ｓ３２０）と、マーカー９２でモールド層の表面に個別チップ別にテストビン項目情報をマーキングする段階（Ｓ３３０）と、を含む。
ストリップパッケージは、回路基板にモルダー９０で個別チップをモールディングして得られたモールド層を含むように製造される。テストビン項目情報は、回路基板のチップ搭載領域の位置情報に基づいて、マーカー９２によりモールド層の表面に個別チップ別にマーキングされる。
言い換えると、ウェーハテスタ５０からウェーハ上に形成されたチップのテストビン項目情報を受信し、またチップアタッチャ８８から回路基板の位置情報を受信して、マーカー９２でモールド層の表面に個別チップ別にテストビン項目情報をマーキングする。
半導体装置の製造方法２０は、パッケージソーター９４を用いて複数個の個別パッケージを形成する段階（Ｓ３４０）と、パッケージソーター９４を用いて個別パッケージをテストトレイに載置させる段階（Ｓ３５０）とを含む。
ストリップパッケージをパッケージソーターのブレードＳＡＷを用いて個別チップ別にソーイングして個別パッケージが得られる。個別パッケージは、パッケージソーターを用いてテストビン項目情報に基づいて分類され、テストトレイに載置される。
半導体装置の製造方法２０は、パッケージテスタ８２を用いて個別パッケージをテストする段階（Ｓ３６０）を含む。個別パッケージは、パッケージテスタ８２を用いてテストビン項目情報別にテストされる。
図１７は、本発明の一実施形態による半導体装置の製造方法に用いられるパッケージソーターの一例を示す構成図であり、図１８及び図１９は、図１７に示す第２検査モジュールの動作を説明するための概略側面図であり、図２０は、パッケージソーターのソーター制御部の構成を示すブロック図である。
具体的に、本発明による半導体装置の製造方法に用いられるパッケージソーター９４は、ストリップパッケージＳＴＲＰをソーイングして個別パッケージＩＮＰを形成するパッケージソーイング装置１００と、個別パッケージＩＮＰの良否及びテストビン項目情報に基づいて個別パッケージＩＮＰを分類してテストトレイ２２０に載置させるパッケージ分類装置２００と、を備える。パッケージソーター９４は、ソーター制御部ＳＯＴＣに連結されており、ソーター制御部ＳＯＴＣは、半導体製造設備３００の主制御部８４に連結される。
パッケージソーイング装置１００は、ストリップパッケージＳＴＲＰが収納されたカセットを支持し、ストリップパッケージＳＴＲＰを供給するローダ１１０と、ストリップパッケージＳＴＲＰを切断して個別化するためのソーイングモジュール１２０、ストリップパッケージＳＴＲＰや個別パッケージＩＮＰを移送するための移送モジュール１３０、及び個別パッケージＩＮＰを洗浄及び乾燥する洗浄モジュール１４０を含む。
パッケージ分類装置２００は、個別パッケージＩＮＰを検査する第１検査モジュール１５０を含む。パッケージ分類装置２００は、第１検査モジュール１５０を用いた個別パッケージＩＮＰの検査結果に応じて、良品である個別パッケージＩＮＰ＿Ｇと不良品である個別パッケージＩＮＰ＿Ｂとに分類するために使用される。
第１検査モジュール１５０は、個別パッケージＩＮＰの第１面が上に向かうように、個別パッケージＩＮＰを支持する反転ユニット１５２（ｒｅｖｅｒｓｅ ｕｎｉｔ）と、反転ユニット１５２上に支持された個別パッケージＩＮＰの第１面を検査する第１検査ユニット１５４と、反転ユニット１５２によって反転された個別パッケージＩＮＰを支持するテーブル１５６と、テーブル１５６上に支持された個別パッケージＩＮＰの第２面を検査する第２検査ユニット１５８などを含む。
テーブル１５６は、反転ユニット１５２下方の第１検査位置と第２検査ユニット１５８下方の第２検査位置、及び検査工程が完了した個別パッケージＩＮＰをパッケージ移送部２１０に移送するための移送位置の間で移動可能に構成される。しかし、第１検査モジュール１５０及びパッケージソーイング装置（ｐａｃｋａｇｅ ｓａｗｉｎｇ ａｐｐａｒａｔｕｓ）１００の構成は、多様に変更可能なので、第１検査モジュール１５０及びパッケージソーイング装置１００の詳細構成によって、本発明の技術範囲は制限されない。
パッケージ分類装置２００は、個別パッケージＩＮＰが載置されたテーブル１５６から個別パッケージＩＮＰをピックアップして移送するためのピッカー（ｐｉｃｋｅｒ）２１２を含むパッケージ移送部２１０を備える。
パッケージ分類装置２００は、個別パッケージＩＮＰのうちの良品である個別パッケージＩＮＰ＿Ｇを収納するためのテストトレイ２２０と、個別パッケージＩＮＰのうちの不良品である個別パッケージＩＮＰ＿Ｂを収納するための容器２３０を含む。
パッケージ移送部２１０は、ピッカー２１２を第１方向、すなわち、Ｘ軸方向に移動させ、個別パッケージＩＮＰのピックアップ（ｐｉｃｋ－ｕｐ）及びプレース（ｐｌａｃｅ）動作のためにピッカー２１２を垂直方向、すなわち、Ｙ軸方向に移動させるように構成される。例えば、パッケージ移送部２１０は、ピッカー２１２を第１方向及び垂直方向に移動させるためのピッカー駆動部２１４を含む。
ピッカー駆動部２１４は、ピッカー２１２によってピックアップされた個別パッケージＩＮＰ、特に良品である個別パッケージＩＮＰ＿Ｇの整列のために、ピッカー２１２を回転させる。図１７において、２個のパッケージ移送部２１０が備えられているが、パッケージ移送部２１０の個数も多様に変更可能なので、パッケージ移送部２１０の個数によって本発明の技術範囲は制限されない。
テストトレイ２２０は、ピッカー２１２の第１方向移動経路の下方に配置され、良品である個別パッケージＩＮＰ＿Ｇをそれぞれ収納するための複数のソケットを有する。図１７において、２個のテストトレイ２２０が配置されているが、テストトレイ２２０の個数は、多様に変更可能なので、これにより、本発明の技術範囲は制限されない。
テストトレイ２２０は、第１方向に対して垂直な第２方向に、例えば、Ｙ軸方向に移動可能に構成される。パッケージ分類装置２００は、テストトレイ２２０を移動させるためのトレイ移送部２２２を備える。パッケージ分類装置２００は、テストトレイ２２０を収納するためのトレイカセット２２４を含む。
パッケージ分類装置２００は、ピッカー２１２によってピックアップされた良品である個別パッケージＩＮＰ＿Ｇの整列状態を検査し、テストビン項目情報に基づいて分類し、テストトレイ２２０に分類された良品である個別パッケージＩＮＰ＿Ｇを載置する第２検査モジュール２４０を含む。容器（２３０、２３２）と検査モジュール２４０は、１つのステージ２５０上に配置される。容器（２３０、２３２）と検査モジュール２４０とは、不良である個別パッケージＩＮＰ＿Ｂを収納して良品である個別パッケージＩＮＰ＿Ｇを観測するために、ピッカー２１２の移動経路の下方に配置される。
パッケージ分類装置２００は、容器（２３０、２３２）及び第２検査モジュール２４０のうちのいずれか１つがピッカー２１２の移動経路の下方に選択的に位置するように、容器（２３０、２３２）及び第２検査モジュール２４０を移動させるステージ駆動部２５２を含む。容器（２３０、２３２）と第２検査モジュール２４０は、ピッカー２１２の移動経路に対して垂直方向、すなわち、Ｙ軸方向に配置され、ステージ駆動部２５２は、ステージをＹ軸方向に移動させる。
ステージ駆動部２５２は、ピッカー２１２によって良品である個別パッケージがピックアップされた場合、図１８に示すように第２検査モジュール２４０がピッカー２１２の移動経路の下方に位置するように、ステージ２５０を移動させる。これにより、第２検査モジュール２４０は、良品である個別パッケージＩＮＰ＿Ｇの整列状態を検査し、テストビン項目情報に基づいて分類し、分類された良品である個別パッケージＩＮＰ＿Ｇをテストトレイ２２０に載置する。
第２検査モジュール２４０は、ピッカー２１２によってピックアップされた良品である個別パッケージＩＮＰ＿Ｇのイメージを獲得する。ピッカー２１２は、イメージを用いて良品である個別パッケージＩＮＰ＿Ｇを整列した後、テストトレイ２２０のソケットに良品である個別パッケージＩＮＰ＿Ｇを正確に収納する。例えば、ピッカー２１２は、ピックアップされた良品である個別パッケージＩＮＰ＿Ｇがテストトレイ２２０のソケットに正確に収納されるように、良品である個別パッケージＩＮＰ＿Ｇを回転させ、続いて、テストトレイ２２０のソケットで良品である個別パッケージＩＮＰ＿Ｇを収納する。
図１９及び図２０に示すように、第２検査モジュール２４０は、ソーター制御部ＳＯＴＣのマーキング認識部ＳＯＴ１（またはマーキング認識回路）を用いて良品である個別パッケージのモールド層の表面にマーキングされたテストビン項目情報のイメージ、例えば、数字、光学コードなどを認識する。また、ソーター制御部ＳＯＴＣのマーキング認識部ＳＯＴ１は、パッケージソーティング部ＳＯＴ２（またはパッケージソーティング回路）に連結され、テストビン項目情報によってソーティングしてテストトレイ２２０に載置させる。
さらに、良品である個別パッケージＩＮＰ＿Ｇをテストビン項目情報によってテストトレイに載置させる段階後に、パッケージソーター９４のソーター制御部ＳＯＴＣに含まれたロット番号付与部ＳＯＴ３（またはロット番号付与回路）を用いてテストトレイ２２０に載置された良品である個別パッケージＩＮＰ＿Ｇにテストビン項目別にロット番号を付与する。
ステージ駆動部２５２は、ピッカー２１２によってピックアップされた個別パッケージＩＮＰが不良品である個別パッケージＩＮＰ＿Ｂの場合、図１９に示すように、容器２３０がピッカー２１２の移動経路の下方に位置するように、ステージ２５０を移動させる。ステージ駆動部２５２は、個別パッケージＩＮＰの検査結果に基づいて容器（２３０、２３２）と第２検査モジュール２４０の位置を調節する。これにより、ピッカー２１２によってピックアップされた個別パッケージＩＮＰが不良品である個別パッケージＩＮＰ＿Ｂである場合、第２検査モジュール２４０による検査を行わず、不良品である個別パッケージＩＮＰ＿Ｂを容器２３０に収納する。
以上、本発明を図面に示された実施形態を参考にして説明したが、これは例示的なものに過ぎず、本技術分野の通常の知識を有する者であれば、多様に変形実施が可能である。上述した実施形態は、全体として例示に過ぎず、限定的なものではない。
５０ ウェーハテスタ
５２ ウェーハチャック
５４ プローブカード
５６ 印刷回路基板
５８ チップ（ｔｉｐ）
６０ 高さ調節装置
６２ ヘッドプレート
６４ テスト制御部
６６ 圧力センサー
７０ 回路基板
７２、７２ａ、７２ｂ、７２ｃ チップ搭載領域
７４ モールド層
７６ 外部連結端子
７８ａ、７８ｂ、７８ｃ テストビン項目情報
８０、８０’、８０ａ、８０ｂ、８０ｃ 個別チップ
８２ パッケージテスタ
８２ａ 第１パッケージテスタ
８２ｂ 第２パッケージテスタ
８２ｃ 第３パッケージテスタ
８４ 主制御部
８６ 情報保存部
８８ チップアタッチャ
９０ モルダー
９２ マーカー
９４ パッケージソーター
９６ ブリッジ
１００ パッケージソーイング装置
１１０ ローダ
１２０ ソーイングモジュール
１３０ 移送モジュール
１４０ 洗浄モジュール
１５０ 第１検査モジュール
１５２ 反転ユニット
１５４ 第１検査ユニット
１５６ テーブル
１５８ 第２検査ユニット
２００ パッケージ分類装置
２１０ パッケージ移送部
２１２ ピッカー
２１４ ピッカー駆動部
２２０ テストトレイ
２２２ トレイ移送部
２２４ トレイカセット
２３０、２３２ 容器
２４０ 第２検査モジュール
２５０ ステージ
２５２ ステージ駆動部
３００ 半導体製造設備
ＩＮＰ＿Ｂ 不良品である個別パッケージ
ＩＮＰ＿Ｇ 良品である個別パッケージ
ＩＮＰ１、ＩＮＰ２ 個別パッケージ
ＩＮＰ１ａ、ＩＮＰ２ａ 第１個別パッケージ
ＩＮＰ１ｂ、ＩＮＰ２ｂ 第２個別パッケージ
ＩＮＰ１ｃ、ＩＮＰ２ｃ 第３個別パッケージ
Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５ パッケージ
Ｐ１’、Ｐ２’、Ｐ３’、Ｐ４’、Ｐ５’ 個別パッケージ
ＳＬＣ 単一チップ

ＳＯＴ１ マーキング認識部
ＳＯＴ２ パッケージソーティング部
ＳＯＴ３ ロット番号付与部
ＳＯＴＣ ソーター制御部
ＳＴＣ 積層チップ
ＳＴＲＰ、ＳＴＲＰ２ ストリップパッケージ
Ｗ ウェーハ

Claims (14)

  1. ウェーハ状態で複数個のチップの電気的特性をテストするＥＤＳ（Ｅｌｅｃｔｒｉｃａｌ Ｄｉｅ Ｓｏｒｔｉｎｇ）工程を行って取得されたテストビン項目別に区分された複数個の個別チップを得る段階と、
    回路基板のチップ搭載領域の位置情報に基づいて、前記取得されたテストビン項目に対応するテストビン項目情報を有する前記個別チップを、前記回路基板の前記チップ搭載領域にそれぞれパッケージングして複数個の個別パッケージを形成する段階と、
    前記複数個の個別パッケージを前記テストビン項目情報に基づいて前記テストビン項目別に分類する段階と、
    前記テストビン項目別に分類された前記個別パッケージを前記テストビン項目別のパッケージテスタでテストする段階と、を有し、
    前記ＥＤＳ工程の前記テストビン項目は、前記個別チップの入出力電圧特性、入出力電流特性、リーク特性、ファンクション特性、及びタイミング特性のうちの少なくとも１つであり、
    前記複数個の個別パッケージを形成する段階は、
    前記回路基板の前記チップ搭載領域にそれぞれ前記個別チップをアタッチする段階と、
    前記個別チップをモールディングして得られたモールド層を含むストリップパッケージを形成する段階と、
    前記チップ搭載領域の前記位置情報に基づいて前記個別チップの前記モールド層の表面に前記テストビン項目情報をマーキングする段階と、
    前記個別チップ別に前記ストリップパッケージをソーイングする段階と、を含み、
    前記分類された個別パッケージのテストは、前記テストビン項目別に追加の電気的特性をテストすることを特徴とする半導体装置の製造方法。
  2. 前記テストビン項目別に区分された複数個の個別チップを得る段階は、
    ウェーハ上に前記複数個のチップを製造する段階と、
    前記ＥＤＳ工程を行った後に、前記ウェーハをソーイング（ｓａｗｉｎｇ）して前記テストビン項目別に区分された前記複数個の個別チップを得る段階と、を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記複数個の個別パッケージを前記テストビン項目情報に基づいて前記テストビン項目別に分類する段階は、
    前記個別チップの前記モールド層の表面にマーキングされた前記テストビン項目情報を認識する段階と、
    前記認識されたテストビン項目情報に基づいて前記テストビン項目別に前記個別パッケージをソーティング（ｓｏｒｔｉｎｇ）し、前記ソーティングされた個別パッケージをテストトレイに載置させる段階と、
    前記テストトレイに前記テストビン項目別に載置された前記個別パッケージにロット番号を付与する段階と、を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記チップ搭載領域の位置情報は、前記回路基板のＸ座標及びＹ座標に関する情報であることを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 前記複数個の個別パッケージを形成する段階は、
    前記回路基板のチップ搭載領域にそれぞれ前記テストビン項目別に複数個の個別チップを積層してアタッチする段階と、
    前記積層された複数個の個別チップをモールディングして得られたモールド層を含むストリップパッケージを形成する段階と、
    前記チップ搭載領域の位置情報に基づいて前記積層された複数個の個別チップのモールド層の表面に前記個別チップ別に前記テストビン項目情報をマーキングする段階と、
    前記個別チップを含む前記ストリップパッケージをソーイングする段階と、を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  6. 前記複数個の個別パッケージを前記テストビン項目情報に基づいて前記テストビン項目別に分類する段階は、
    前記個別チップの前記モールド層の表面にマーキングされた前記テストビン項目情報を認識する段階と、
    前記認識されたテストビン項目情報に基づいて前記テストビン項目別に前記個別パッケージをソーティング（ｓｏｒｔｉｎｇ）し、前記ソーティングされた個別パッケージをテストトレイに載置させる段階と、
    前記テストトレイに前記テストビン項目別に載置された前記個別パッケージにロット番号を付与する段階と、を含むことを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記分類された個別パッケージのテストは、前記テストビン項目別に追加の電気的特性をテストすることを特徴とする請求項１に記載の半導体装置の製造方法。
  8. ウェーハ状態で複数個のチップの電気的特性をテストするＥＤＳ（Ｅｌｅｃｔｒｉｃａｌ Ｄｉｅ Ｓｏｒｔｉｎｇ）工程を行う段階と、
    前記ウェーハをソーイング（ｓａｗｉｎｇ）して、前記ＥＤＳ工程を通じてテストビン項目別に区分された複数個の個別チップを得る段階と、
    回路基板の複数のチップ搭載領域にそれぞれ前記個別チップをアタッチする段階と、
    前記回路基板にアタッチされた前記個別チップをモールディングして得られたモールド層を含むストリップパッケージを形成する段階と、
    前記チップ搭載領域の位置情報に基づいて前記個別チップの前記モールド層の表面に前記テストビン項目に対応するテストビン項目情報をマーキングする段階と、
    前記ストリップパッケージを前記個別チップ別にソーイングして複数個の個別パッケージを形成する段階と、
    前記個別パッケージを前記テストビン項目情報に基づいて前記テストビン項目別に分類する段階と、
    前記テストビン項目別に前記個別パッケージをテストトレイに載置させた後、前記テストビン項目別に分類された前記個別パッケージを前記テストビン項目別のパッケージテスタでテストする段階と、を有し、
    前記個別パッケージを前記テストビン項目情報に基づいて前記テストビン項目別に分類する段階は、
    前記個別チップの前記モールド層の表面にマーキングされた前記テストビン項目情報を認識する段階と、
    前記認識されたテストビン項目情報に基づいて前記テストビン項目別に前記個別パッケージをソーティングし、前記ソーティングされた個別パッケージを前記テストトレイに載置させる段階と、を含み、
    前記ＥＤＳ工程の前記テストビン項目は、前記個別チップの入出力電圧特性、入出力電流特性、リーク特性、ファンクション特性、及びタイミング特性のうちの少なくとも１つであり、
    前記分類された個別パッケージのテストは、前記テストビン項目別に追加の電気的特性をテストすることを特徴とする半導体装置の製造方法。
  9. 前記回路基板の複数のチップ搭載領域にそれぞれ前記個別チップをアタッチする段階は、
    前記回路基板のチップ搭載領域にそれぞれ前記テストビン項目別に複数個の前記個別チップを積層してアタッチする段階を含むことを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記テストトレイに前記個別パッケージを載置させた後に、前記テストトレイに載置された前記ソーティングされた個別パッケージにロット番号を付与する段階をさらに含むことを特徴とする請求項８に記載の半導体装置の製造方法。
  11. 前記チップ搭載領域の位置情報は、前記回路基板のＸ座標及びＹ座標に関する情報であることを特徴とする請求項８に記載の半導体装置の製造方法。
  12. ウェーハ状態で複数個のチップの電気的特性をテストするＥＤＳ工程を行う段階と、
    前記ウェーハをソーイングして、前記ＥＤＳ工程を通じてテストビン項目別に区分された複数個の個別チップを得る段階と、
    チップアタッチャを用いて回路基板の複数のチップ搭載領域にそれぞれ前記個別チップをアタッチする段階と、
    前記回路基板に、モルダーで前記個別チップをモールディングして得られたモールド層を含むストリップパッケージを形成する段階と、
    前記チップ搭載領域の位置情報に基づいてマーカーで前記個別チップの各々の前記モールド層の表面に前記個別チップ別にテストビン項目に対応するテストビン項目情報をマーキングする段階と、
    前記ストリップパッケージを、パッケージソーターを用いて前記個別チップ別にソーイング（ｓａｗｉｎｇ）して複数個の個別パッケージを形成する段階と、
    前記個別パッケージを、前記パッケージソーターを用いて前記テストビン項目別に分類し、前記分類された個別パッケージをテストトレイに載置させる段階と、
    パッケージテスタを用いて前記テストビン項目別に分類された前記個別パッケージを前記テストビン項目別のテスターでテストする段階と、を含み、
    前記回路基板の前記複数のチップ搭載領域にそれぞれ前記個別チップをアタッチする段階は、前記回路基板の前記チップ搭載領域にそれぞれ前記テストビン項目別に複数個の前記個別チップを積層してアタッチすると共に、前記個別チップは、貫通ビアによって電気的に連結され、
    前記ＥＤＳ工程の前記テストビン項目は、前記個別チップの入出力電圧特性、入出力電流特性、リーク特性、ファンクション特性、及びタイミング特性のうちの少なくとも１つであり、
    前記分類された個別パッケージのテストは、前記テストビン項目別に追加の電気的特性をテストすることを特徴とする半導体装置の製造方法。
  13. 前記個別パッケージを前記テストビン項目別に分類し、前記分類された個別パッケージをテストトレイに載置させる段階は、
    前記パッケージソーターのソーター制御部に含まれるマーキング認識回路を用いて、前記個別チップの前記モールド層の表面にマーキングされた前記テストビン項目情報を認識する段階と、
    前記パッケージソーターのソーター制御部に含まれるパッケージソーティング回路を用いて、前記テストビン項目別に前記個別パッケージをソーティングし、前記分類された個別パッケージをテストトレイに載置させる段階と、を含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 前記分類された個別パッケージを前記テストトレイに載置させる段階の後に、
    前記パッケージソーターのソーター制御部に含まれるロット番号付与回路を用いて、前記テストトレイに載置された前記個別パッケージに前記テストビン項目別にロット番号を付与する段階をさらに含むことを特徴とする請求項１３に記載の半導体装置の製造方法。
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