KR20210041656A - 온-다이 미러링 기능을 갖는 메모리 칩 및 그것을 테스트하는 방법 - Google Patents

온-다이 미러링 기능을 갖는 메모리 칩 및 그것을 테스트하는 방법 Download PDF

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Abstract

본 발명에 따른 메모리 칩을 테스트하는 방법은, 상기 메모리 칩에 대한 테스트를 수행하는 단계, 및 상기 테스트를 수행한 결과로써 랜덤 싱글 비트 불량이거나 멀티-비트 불량일 때, 퓨징 동작을 통하여 상기 메모리 칩을 미러링 모드로 설정하는 단계를 포함할 수 있다.

Description

온-다이 미러링 기능을 갖는 메모리 칩 및 그것을 테스트하는 방법{MEMORY CHIP HAVING ON-DIE MIRRORING FUNCTION AND METHOD FOR TESTING THE SAME}
본 발명은 온-다이 미러링 기능을 갖는 메모리 칩 및 그것을 테스트하는 방법에 관한 것이다.
일반적으로, DRAM(Dynamic Random Access Memory) 공정이 미세화 되면서 셀(cell) 특성이 취약해지고 있다. 셀 결함(cell defect) 가능성이 점점 높아지고 있다. 그런데 데이터 센터, 자율 주행 차량 등 응용에서 메모리 불량이 중요한 문제가 될 수 있다. 따라서 메모리에 싱글 비트 에러(single bit error) 혹은 멀티-비트 에러(multi-bit error) 발생했을 때, 이러한 불량을 구제하는 장치가 요구되고 있다.
본 발명은 생산성 향상을 위해 메모리 불량을 구제하기 위한 메모리 칩 및 그것을 테스트 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 메모리 칩을 테스트하는 방법은, EDS(Electrical Die Sorting)을 수행하는 단계; 상기 EDS 테스트를 패스하면, 패키지 테스트를 수행하는 단계; 상기 패키지 테스트를 패스하면, 모듈 테스트를 수행하는 단계; 상기 모듈 테스트를 패스하면, 실장 테스트를 수행하는 단계; 및 상기 EDS 테스트, 상기 패키지 테스트, 상기 모듈 테스트, 및 상기 실장 테스트 중에서 적어도 하나가 페일 일 때, 퓨징 동작을 통하여 메모리 칩을 미러링 모드로 설정하는 단계를 포함할 수 있다.
본 발명의 다른 실시 예에 따른 메모리 칩을 테스트하는 방법은, 상기 메모리 칩에 대한 테스트를 수행하는 단계; 및 상기 테스트를 수행한 결과로써 랜덤 싱글 비트 불량이거나 멀티-비트 불량일 때, 퓨징 동작을 통하여 상기 메모리 칩을 미러링 모드로 설정하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 칩은, 워드라인들과 비트라인들에 연결되는 복수의 메모리 셀들을 갖는 제 1 영역과 제 2 영역으로 갖는 메모리 셀 어레이; 로우 어드레스에 응답하여 상기 워드라인들 중에서 어느 하나를 선택하는 로우 디코더; 읽기 동작시 선택된 비트라인들에 연결된 메모리 셀들로부터 데이터를 감지하는 감지 증폭 회로; 컬럼 어드레스에 응답하여 상기 비트라인들 중에서 상기 선택된 비트라인들을 선택하는 컬럼 디코더; 상기 로우 어드레스 및 상기 컬럼 어드레스를 갖는 어드레스를 저장하는 어드레스 버퍼; 상기 감지된 데이터의 에러를 정정하고, 에러 정정이 불가할 때 읽기 실패 신호를 발생하는 읽기 실패 지시기; 퓨징 동작에 의해 미러링 모드에 대응하는 미러링 모드 활성화 신호를 발생하는 미러링 모드 활성 신호 발생기; 및 상기 미러링 모드에서 쓰기 동작시 상기 제 1 영역과 상기 제 2 영역에 동일한 쓰기 데이터를 쓰고, 상기 미러링 모드에서 리드 리트라이 명령에 응답하여 읽기 동작의 데이터 출력 패스를 상기 1 영역의 데이터 출력 패스에서 상기 제 2 영역의 데이터 출력 패스로 변경하는 제어 로직을 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 칩 및 그것을 테스트하는 방법은, 메모리 불량 발생시 퓨징 동작을 통하여 온-다이 미러링 모드로 설정함으로써, 메모리 칩을 구제할 수 있다.
또한, 본 발명의 실시 예에 따른 메모리 칩 및 그것을 테스트하는 방법은, 랜덤 비트 불량 혹은 멀티-비트 불량을 갖는 메모리 칩을 온-다이 미러링 칩으로 구제함으로써 생산성을 크게 향상시킬 수 있다.
이하에 첨부되는 도면들은 본 실시 예에 관한 이해를 돕기 위한 것으로, 상세한 설명과 함께 실시 예들을 제공한다.
도 1은 일반적인 메모리 칩의 평가 과정을 예시적으로 보여주는 도면이다.
도 2는 일반적인 불량 메모리 칩 구제 동작을 예시적으로 보여주는 흐름도이다.
도 3은 본 발명의 실시 예에 따른 메모리 칩의 온-다이 미러링 기능을 개념적으로 보여주는 도면이다.
도 4는 본 발명의 실시 예에 대한 불량 메모리 칩의 구제 방법을 예시적으로 보여주는 도면이다.
도 5는 본 발명의 실시 예에 따른 메모리 칩(100)을 예시적으로 보여주는 도면이다.
도 6은 본 발명의 실시 예에 따른 미러링 모드 활성 신호 발생기(190)를 예시적으로 보여주는 도면이다.
도 7은 본 발명의 실시 예에 따른 온-다이 미러링 모드에서 메모리 칩(100)의 쓰기 동작을 예시적으로 보여주는 도면이다.
도 8a는 본 발명의 실시 예에 따른 온-다이 미러링 모드에서 읽기 실패 과정을 예시적으로 보여주는 도면이고, 도 8b은 본 발명의 실시 예에 따른 온-다이 미러링 모드에서 리드 리트라이(read retry) 과정을 보여주는 도면이다.
도 9는 본 발명의 실시 예에 따른 로우 어드레스(RA)의 구성을 예시적으로 보여주는 도면이다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템(10)을 예시적으로 보여주는 도면이다.
도 11은 본 발명의 실시 예에 따른 테스트 장치의 메모리 칩에 대한 테스트 방법을 예시적으로 보여주는 도면이다.
도 12는 본 발명의 실시 예에 따른 모바일 장치(3000)를 예시적으로 보여주는 도면이다.
도 13은 본 발명의 실시 예에 따른 컴퓨팅 시스템(4000)을 예시적으로 보여주는 도면이다.
도 14는 본 발명의 실시 예에 따른 데이터 서버 시스템(5000)을 예시적으로 보여주는 도면이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
도 1은 일반적인 메모리 칩의 평가 과정을 예시적으로 보여주는 도면이다. 도 1을 참조하면, 메모리 칩의 평가 과정은 다음과 같이 진행된다.
웨이퍼 평가를 하는 EDS(Electrical Die Sorting) 테스트가 수행된다(S10). 웨이퍼 상의 반도체 칩들은 EDS 테스트의 결과로 양품(good chip)과 불량품(failed chip)을 판별한다. 불량품인 경우, 리던던시(redundancy) 공정의 수행에 의해 결함 구제 가능한 칩과 불가능한 칩으로 다시 구별될 수 있다.
패키지(PKG; package) 테스트가 수행된다(S11). EDS 테스트에서 양품으로 판정 받은 칩이 조립 공정을 거쳐 패키지 형태가 된다. 패키지 테스트는 패키지를 씌운 메모리 칩에 전압/전기 신호, 온도 등의 스트레스를 인가함으로써, 양품/불량품을 구별할 수 있다. 예를 들어, 패키지 테스트는, DC 파라미터 테스트, 다이나믹 기능 테스트, 디바이스 소트(device sort) 검증 테스트, 저전력 테스트 등을 포함할 수 있다.
모듈 테스트가 수행된다(S12). 양품의 패키징된 메모리 칩은 모듈로 구성될 수 있다. 모듈 테스트는 모듈의 메모리 칩의 양품/불량품 여부를 판별한다.
실장 테스트가 수행된다(S13). 양품의 모듈은 보드(board) 상에 실장된다. 실장 테스트는 보드 상에 실장된 메모리 칩의 양품/불량품 여부를 판별한다.
각 단계별 불량 유무에 따라 메모리 칩에 대한 패스(Pass) 및 페일(Fail)이 결정된다. 일반적인 테스트 방식은, 양품의 제품을 확보하기 위해 각 단계별 패스 시료를 최종 모듈/실장 평가까지 진행하고, 최종 패스 시료를 양품으로 패스 처리하고, 각 단계별 불량 시료를 페일로 처리하고 있다.
한편, 메모리 밀도(density)가 증가하면서 싱글 비트(single bit) 불량의 경우 하프 칩(half chip)에 대한 구제가 이루어 지고 있다. 예를 들어, 특정 위치의 싱글 비트 불량 발생 시료는 하프 칩으로 생산/출하하고 있다.
도 2는 일반적인 불량 메모리 칩 구제 동작을 예시적으로 보여주는 흐름도이다. 도 2를 참조하면, 불량 메모리 칩 구제 동작은 다음과 같이 진행될 수 있다.
제 1 EDS 테스트가 진행될 수 있다(S20). 제 1 EDS 테스트는 웨이퍼 레벨 테스트를 포함한다. 제 2 EDS 테스트가 패스 되면, 제 2 EDS 테스트가 진행될 수 있다(S21). 제 2 EDS 테스트는 메모리 칩의 불량 여부 및 리페어 가능 여부를 판별할 수 있다. 만일, 메모리 칩에 불량이 없거나 메모리 칩에 불량이 있더라도 리페어 되면, 제 2 EDS 테스트는 패스이다. 반면에, 메모리 칩의 불량이 리페어 가능하지 않으면, 메모리 칩은 불량품으로 처리된다.
제 2 EDS 테스트를 통과한 메모리 칩은 패키징이 이루어지고, 이후에 패키지 테스트가 진행된다(S22). 만일, 패키지 테스트가 패스 되면, 메모리 칩은 모듈로 구성되거나, 메인 모드에 실장 된다.
만일, 메모리 칩으로 모듈이 구성되면, 메모리 칩에 대한 모듈 테스트(S23)이 진행된다. 만일 모듈 테스트가 패스 되면, 모듈은 보드에 실장 된다. 이후 실장된 메모리에 대한 실장 테스트가 진행된다(S24). 실장 테스트가 패스 되면, 메모리 칩은 양품 처리된다.
반면에, 패키지 테스트를 통과한 메모리 칩이 메인 모드에 실장 되면, 실장된 메모리 칩에 대한 실장 테스트가 진행된다(S25). 여기서 메인 모드에 실장된 메모리 칩은, 단품, MCP(Multi-Chip Package), 혹은 SiP(System-in-Package)에 포함될 수 있다. S23 단계의 모듈 테스트가 페일 이거나, S24/S25의 실장 테스트가 페일이면, 메모리 칩은 불량품으로 처리된다.
또한, S22 단계의 패키지 테스트가 페일이면, 메모리 칩이 하프 칩으로 사용가능한지 판별된다. 예를 들어, 동일 뱅크의 불량이거나, 특정 셀의 불량이 판별될 때, 패키징된 메모리 칩에 대한 하프 칩 패키지 테스트가 진행될 수 있다(S26). 만일, 하프 칩 패키지 테스트가 패스 되면, 모듈 테스트가 진행된다(S27). 모듈 테스트기 패스되면, 실장 테스트가 진행된다(S28). 실장 테스트가 패스되면, 메모리 칩은 하프 칩으로 양품 처리된다. 반면에, S26 단계의 하프 칩 패키지 테스트가 페일이거나, S27 단계의 모듈 테스트가 페일이거나, S28의 실장 테스트가 페일이면, 메모리 칩은 불량품으로 처리된다.
한편, 하프 칩들은 모두 동일한 위치의 불량들을 모아 모듈로 조립하여 패스시 출하를 결정하고 있다. 그런데 이러한 하프 칩 구제 방식은, 싱글 비트 불량의 위치가 일치하는 시료를 모아 최종 출하하기 때문에 낮은 생산성을 갖는다. 또한, 하프 칩 구제 방식은, 랜덤 불량 혹은 멀티-비트 불량에 대한 구제를 적용할 수 있다. 추가로 싱글 비트 불량 구제 후에 출하된 제품은, 양품 시료와 비교하여 잠재적인 불량 가능성을 갖고 있다.
본 발명의 실시 예에 따른 메모리 칩은, 랜덤/멀티-비트 불량을 구제하는 온-다이 미러링(on-die mirroring)을 수행할 수 있다. 아래에서는 온-다이 미러링을 수행하는 메모리 칩을 온-다이 미러링 칩으로 명명하겠다.
도 3은 본 발명의 실시 예에 따른 메모리 칩의 온-다이 미러링 기능을 개념적으로 보여주는 도면이다. 도 3을 참조하면, 메모리 칩은 제 1 영역(A, 정상 데이터 영역)과 제 2 영역(B, 미러링 데이터 영역)을 포함할 수 있다. 쓰기 동작시, 하나의 어드레스(ADD)에 대응하는 제 1 영역(A)과 제 2 영역(B)에 동일한 쓰기 데이터가 쓰여 질 수 있다. 읽기 동작시, 하나의 어드레스(ADD)에 대응하는 제 1 영역(A) 및 제 2 영역(B)에서 읽혀진 데이터는 데이터 출력 패스 변경 회로에 의해 선택적으로 출력될 수 있다. 예를 들어, 데이터 출력 패스 변경 회로는, 제 1 영역(A)의 데이터를 외부로 출력하는 것을 데이터 출력 패스의 디폴트로 설정할 수 있다. 또한, 데이터 출력 패스 변경 회로는 리드 리트라이 명령에 따라 제 2 영역(B)의 데이터를 외부로 출력하도록 데이터 출력 패스를 변경할 수 있다.
한편, 온-다이 미러링 칩을 구비한 제품과 시스템은, 메모리 평가 단계에서 랜덤 비트 혹은 멀티-비트 불량에 대해 온-다이 미러링을 수행함으로써, 시스템에서 불량이 발생하더라도 미러링 영역의 데이터를 사용하여 불량을 구제할 수 있다. 이러한 온-다이 미러링 칩과 시스템을 이용한 불량 메모리 구제 방식은, 수율을 향상시키고, 각 평가 Step 별 테스트 커버리지(Test Coverage) 부담을 작게 함으로써 메모리 생산성을 향상시킬 수 있다.
도 4는 본 발명의 실시 예에 대한 불량 메모리 칩의 구제 방법을 예시적으로 보여주는 도면이다. 도 4를 참조하면, 불량 메모리 칩은 구제 방법은 다음과 같이 진행될 수 있다.
제 1 EDS 테스트가 진행되고(S110), 제 1 EDS 테스트가 패스될 때 제 2 EDS 테스트가 진행될 수 있다(S111). 제 2 EDS 테스트가 패스되면, 패키지 테스트(S112)기 진행될 수 있다. 만일 패키지 테스트(S112)가 패스되면, 단품/MCP/SiP에 대한 실장 테스트가 진행되거나(S113), 모듈 테스트(S114)가 진행될 수 있다. 모듈 테스트가 패스되면, 실장 테스트가 진행될 수 있다(S115). S113 단계 및 S115 단계의 실장 테스트가 패스되면, 메모리 칩은 양품 처리될 수 있다.
S111 단계의 제 2 EDS 테스트가 페일이거나, S112 단계의 패키지 테스트가 페일이거나, S113 단계의 실장 테스트가 페일이면, 온-다이 미러링 칩 패키지 테스트가 진행될 수 있다(S116). 온-다이 미러링 칩 패키지 테스트가 패스되거나, S114 단계의 모듈 테스트가 페일이면, 온-다이 미러링 칩 모듈 테스트가 진행될 수 있다(S117). 온-다이 미러링 칩 모듈 테스트가 패스되거나, S115 단계의 실장 테스트가 페일이면, 온-다이 미러링 칩 실장 테스트가 진행될 수 있다(S118).
만일, 온-다이 미러링 칩 실장 테스트가 패스되면, 메모리 칩은 온-다이 미러링 양품으로 처리될 수 있다. 반면에, 온-다이 미러링 칩 패키지 테스트가 페일이거나, 온-다이 미러링 칩 모듈 테스트가 페일이거나, 온-다이 미러링 칩 실장 테스트가 페일이면, 메모리 칩은 최종적으로 불량품으로 처리될 수 있다.
본 발명의 실시 예에 따른 불량 메모리 칩 구제 방법은, 온-다이 미러링 기능에 대한 테스트를 수행하고, 그 결과에 따라 메모리 칩을 온-다이 미러링 양품으로 처리할 수 있다.
도 5는 본 발명의 실시 예에 따른 메모리 칩(100)을 예시적으로 보여주는 도면이다. 도 5를 참조하면, 메모리 칩(100)은 메모리 셀 어레이(110), 로우 디코더(120), 감지 증폭 회로(SA; 130), 컬럼 디코더(140), 어드레스 버퍼(150), 제어 로직(160), 입출력 회로(170), 읽기 실패 지시기(Read Failure Indicator; 180), 및 미러링 모드 활성 신호 발생기(190)를 포함할 수 있다.
메모리 셀 어레이(110)는, 로우(row) 방향과 컬럼(column) 방향으로 배열되어 있는 복수의 메모리 셀들을 갖는 복수의 뱅크들을 포함할 수 있다. 여기서 메모리 셀들의 각각은 휘발성/비휘발성 메모리 셀일 수 있다. 실시 예에 있어서, 메모리 셀 어레이(110)는 제 1 영역(A)와 제 2 영역(B)을 포함할 수 있다.
로우 디코더(120)는 로우 어드레스(RA)에 응답하여 복수의 워드 라인들을 중에서 어느 하나를 선택하도록 구현될 수 있다. 즉, 로우 디코더(120)는 어드레스 버퍼(150)로부터 출력된 로우 어드레스(RA)를 디코딩하고, 데이터 쓰기/읽기 모드에서 로우 어드레스(RA)에 대응하는 워드 라인을 선택할 수 있다. 특히, 로우 디코더(120)에 의해 워드 라인의 선택에 의해 제 1 영역(A)의 메모리 셀과 제 2 영역(B)의 메모리 셀이 동시에 활성화될 수 있다.
또한, 로우 디코더(120)는 리프레쉬 제어 회로(161)로부터 발생되는 로우 어드레스에 기초하여 대응하는 워드 라인을 리프레쉬 할 수 있다.
감지 증폭 회로(130)는 컬럼 디코더(140)에 의해 선택된 비트라인의 전압을 감지/증폭함으로써 데이터를 감지하도록 구현될 수 있다. 메모리 뱅크는 복수의 서브 어레이들을 포함하는 경우, 감지 증폭 회로(130)는 복수의 감지 증폭기들을 포함할 수 있다.
컬럼 디코더(140)는 컬럼 어드레스(CA)에 응답하여 메모리 셀에 연결된 비트 라인을 선택하도록 구현될 수 있다. 즉, 컬럼 디코더(140)는 어드레스 버퍼(150)로부터 출력된 컬럼 어드레스(CA)를 디코딩 하고, 데이터 쓰기/읽기 모드에서 컬럼 어드레스(CA)에 대응하는 비트라인을 선택할 수 있다
어드레스 버퍼(150)는 외부(예, 메모리 제어기)로부터 어드레스(ADD)를 수신하도록 구현될 수 있다. 여기서 어드레스(ADD)는 로우 어드레스(RA), 컬럼 어드레스(CA), 뱅크 어드레스, 뱅크 그룹 어드레스 등을 포함할 수 있다.
제어 로직(160)은 메모리 칩(100)의 전반적인 동작을 제어하도록 구현될 수 있다. 제어 로직(160)은 리프레쉬 제어회로(161), 커맨드 디코더(162), 모드 레지스터 회로(MRS, 163)를 포함할 수 있다.
리프레쉬 제어 회로(161)는 커맨드 디코더(162)로부터 디코딩된 리프레쉬 신호를 수신하고, 메모리 셀 어레이(110)의 하나의 워드 라인을 리프레쉬 하기 위해 내부 로우 어드레스를 로우 디코더(120)로 출력할 수 있다.
커맨드 디코더(162)는 외부 장치(메모리 제어기)로부터 커맨드(CMD)를 수신하고, 수신된 커맨드(CMD)를 디코딩한 명령 신호(예를 들어, 액티브 신호, 리드 신호, 라이트 신호, 리프레쉬 신호 등)를 내부적으로 발생할 수 있다.
모드 레지스터 회로(163)는 메모리 칩(100)의 동작 모드를 지정하기 위한 MRS/EMRS 커맨드에 응답하여 내부의 모드 레지스터를 설정할 수 있다. 또한, 모드 레지스터 회로(163)는 쓰기 동작/읽기 동작에 따라 입출력 회로(170)의 동작을 제어하기 위하여, 입출력 회로(170)로 활성화 신호를 출력할 수 있다.
입출력 회로(170)는 쓰기 동작시 DQ 핀들을 통하여 외부 장치로부터 데이터를 수신하고, 수신된 데이터를 감지 증폭 회로(130)로 전달할 수 있다. 또한, 입출력 회로(170)는 읽기 동작시 어드레스(ADD)에 대응하는 메모리 셀들로부터 감지 증폭 회로(130)에 감지된 데이터를 수신하고, 수신된 데이터를 DQ 핀들을 통하여 외부 장치로 출력할 수 있다.
읽기 실패 지시기(180)는 온-다이 미러링 모드 활성화 신호에 응답하여 동작할 수 있다. 읽기 실패 지시기(180)는 온-다이 미러링 모드의 읽기 동작시 감지된 데이터의 에러를 검출하고, 검출된 에러에 대응하는 읽기 실패 신호(FIS)를 발생할 수 있다.
미러링 모드 활성 신호 발생기(190)는 온-다이 미러링 모드 활성화 신호(OMMEN)를 발생할 수 있다.
한편, 도 5에 도시되지는 않았지만, 메모리 칩(100)은 클럭 신호를 발생하기 위한 클럭 회로, 외부로부터 인가되는 전원 전압을 수신하여 내부전압을 생성하거나 분배하는 전원 회로 등을 더 포함할 수 있다.
도 6은 본 발명의 실시 예에 따른 미러링 모드 활성 신호 발생기(190)를 예시적으로 보여주는 도면이다. 도 6을 참조하면, 미러링 모드 활성 신호 발생기(190)는 제 1 논리 회로(191) 및 제 2 논리 회로(192)를 포함할 수 있다.
제 1 논리 회로(191)는 TMRS 코드 값과 퓨즈 컷 정보를 OR 연산하도록 구현될 수 있다. 여기서 퓨즈 컷 정보는, 도 3 및 도 4에서 설명된 테스트 동작에서 온-다이 미러링 모드에 대응하는 퓨즈 컷팅을 통하여 생성될 수 있다. 따라서, 퓨즈 컷 정보는, 테스트 동작에서 결정될 수 있다.
제 2 논리 회로(192)는 BIOS/MR 값과 제 1 논리 회로(191)의 출력값을 OR 연산함으로써 온-다이 미러링 모드 활성화 신호(OMMEN)를 발생할 수 있다.
실시 예에 있어서, 메모리 칩(100)은 퓨즈 옵션을 통해 강제적으로 온-다이 미러링 기능을 수행할 수 있다. 여기서 퓨즈 옵션은 메모리 칩 평가 단계에서 Soft 불량(Random Single Bit, Multi-Bit)의 경우 온-다이 미러링 기능을 디폴트로 수행하도록 할 수 있다.
도 7은 본 발명의 실시 예에 따른 온-다이 미러링 모드에서 메모리 칩(100)의 쓰기 동작을 예시적으로 보여주는 도면이다. 도 7을 참조하면, 쓰기 데이터는 로우 어드레스(RA)와 컬럼 어드레스(CA)에 응답하여 제 1 영역(A)과 제 2 영역(B)의 각각에 선택된 워드라인(WL)과 선택된 비트라인(BL)을 연결된 메모리 셀에 쓰여 질 수 있다. 하나의 로우 어드레스(RA)에 대응하는 두 개의 메모리 셀에 동일한 데이터가 쓰여 질 수 있다.
한편, 도 7에 도시된 제 1 영역(A)와 제 2 영역(B)은, 대응하는 로우 디코더들(121, 122)과 공유된 컬럼 디코더(140)을 통해 접근될 수 있다. 하지만, 본 발명의 로우 디코더/컬럼 디코더의 구조가 여기에 제한되지 않는다고 이해되어야 할 것이다.
도 8a는 본 발명의 실시 예에 따른 온-다이 미러링 모드에서 읽기 실패 과정을 예시적으로 보여주는 도면이고, 도 8b은 본 발명의 실시 예에 따른 온-다이 미러링 모드에서 리드 리트라이(read retry) 과정을 보여주는 도면이다.
도 8a를 참조하면, 제 1 영역(A)의 메모리 셀이 불량일 때, 읽혀진 데이터는 읽기 실패될 수 있다. 읽기 실패시 메모리 칩(100)은 읽기 실패 신호(RFS)를 외부 장치(메모리 제어기)로 전송할 수 있다.
도 8b를 참조하면, 외부 장치로부터 리드 리트라이 요청이 수신되면, 메모리 칩(100)은 제 2 영역(B)의 메모리 셀로부터 읽혀진 데이터를 읽기 데이터로 출력할 수 있다.
한편, 본 발명이 리드 리트라이에 제한되지 않는다고 이해되어야 할 것이다. 본 발명의 메모리 칩은, 제 1 영역(A)에 대한 읽기 실패 시 외부 장치로 리드 리트라이를 요청하기 위한 읽기 실패 신호(RFS)를 전송하지 않고, 즉시 제 2 영역(B)의 메모리 셀의 데이터를 외부 장치로 출력할 수도 있다.
도 9는 본 발명의 실시 예에 따른 로우 어드레스(RA)의 구성을 예시적으로 보여주는 도면이다. 도 9를 참조하면, 로우 어드레스(RA)는 k개의 로우 어드레스 비트들(ADD1, ADD2, ADD3, ??, ADDk)을 포함할 수 있다. 실시 예에 있어서, 로우 어드레스(ADD)의 최상위비트(MSB, Most Significant Bit), 즉 제 1 어드레스 비트(ADD1)은, 메모리 칩(100)의 로우 디코더(120)에서 무시될 수 있다(Don't Care). 즉, 메모리 칩(100)은 k-1개의 어드레스 비트들에 의해 제 1 영역(A) 및 제 2 영역(B)에 접근될 수 있다.
실시 예에 있어서, 메모리 칩(100)에서 로우 어드레스(RA)의 최상위비트(MSB; ADD1)를 전송하는 핀은 읽기 실패 신호(RFS)를 전송하는 핀으로 이용될 수 있다. 예를 들어, 메모리 셀의 불량시 로우 어드레스(RA)의 최상위비트(MSB)를 전송하는 핀은 하이 레벨의 신호를 메모리 제어기로 출력할 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템(10)을 예시적으로 보여주는 도면이다. 도 10을 참조하면, 메모리 시스템(10)은 온-다이 미러링 메모리 칩(100), 및 메모리 제어기(200)를 포함할 수 있다.
온-다이 미러링 메모리 칩(100)은 메모리 테스트에서 퓨즈 컷팅을 온-다이 미러링 모드로 설정될 수 있다.
온-다이 미러링 메모리 칩(100)은 온-다이 미러링 모드의 읽기 동작시 읽기 동작 실패시 에러 지시 신호(EIS)를 생성하고, 에러 지시 신호(EIS)를 메모리 제어기(200)로 전송할 수 있다. 실시 예에 있어서, 온-다이 미러링 메모리 칩(100)은 리드 리트라이 명령에 응답하여 읽기 동작을 패스를 변경하고, 미러링 영역(B)의 데이터를 출력할 수 있다.
메모리 제어기(200)는 온-다이 미러링 메모리 칩(100)를 제어하도록 구현될 수 있다. 실시 예에 있어서, 메모리 제어기(200)는 에러 지시 신호(EIS)에 응답하여 리드 리트라이 명령을 발행하고, 리드 리트라이 명령을 온-다이 미러링 메모리 칩(100)으로 전송할 수 있다.
도 11은 본 발명의 실시 예에 따른 테스트 장치의 메모리 칩에 대한 테스트 방법을 예시적으로 보여주는 도면이다. 도 3 내지 도 11을 참조하면, 테스트 장치의 메모리 칩 테스트 방법은 다음과 같이 진행될 수 있다. 테스트 장치는 메모리 칩에 대하여 정상적인 동작을 수행하는 지 테스트를 수행할 수 있다(S120). 테스트 결과로써, 정상적인 동작이 어려울 때, 테스트 장치는 메모리 칩을 강제적으로 온-다이 미러링 모드로 설정할 수 있다(S220).
본 발명은 On Die Mirroring Scheme을 갖는 DRAM과 이를 탑재한 System에서 System Reliability를 보장하는 System을 적용하여 DRAM 메모리 평가 Step(Wafer 평가 Step, PKG 평가 Step, Module/실장 평가 Step)에서 발생하는 DRAM Defect 및 Reject건에 대해 메모리 Single Bit Error 혹은 Multi-Bit Error의 경우 Mirroring mode 동작으로 불량 구제를 하여 생산성 극대화를 이룰 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은, On Die Mirroring DRAM(On Die Mirroring 장치, 메모리 Failure 판단 장치, 불량 발생시 Mirrored 영역으로 output 영역 변경 장치, 불량 발생 indicator 장치)와 DRAM으로부터 불량 발생 신호를 받고 Read Retry하는 System을 사용한다. 이러한 System에 적용되는 메모리는 DRAM 메모리 평가 Step에서 Defect 발생한 제품에 대해 On Die Mirroring 동작 Fusing하여 Half Chip 동작 및 Mirroring 동작을 할 수 있다. System은 불량이 포함된 제품을 On Die Mirroring 동작을 함으로써, 불량이 발생하더라도 Mirror 동작으로 정상적인 동작을 할 수 있으며 잠정적 불량에 대한 Reliability도 확보할 수 있다.
본 발명은 불량 발생한 시료에 대해 Default Mirror 동작하게 하고 불량 위치에 관계없이 Random Single Bit 혹은 Multi-Bit 불량에 대해 Reject이 되어야 할 시료를 Good 시료로 사용할 수 있다. 이에 본 발명은 Reject에 의한 수율 감소를 줄여 전체 수율 향상을 가져올 수 있고, Step별 불량을 처리하고 Test Coverage 강화 등에 의한 생산성을 저해하는 요소들을 제거하여 생산성을 극대화할 수 있다.
본 발명의 실시 예에 따른 메모리 칩은 Fusing Option을 통해 강제적으로 On Die Mirroring 동작을 수행할 수 있다. 여기서 Fusing Option은 DRAM 평가 Step 중 Soft 불량(Random Single Bit, Multi-Bit)을 On Die Mirroring DRAM 동작을 Default할 수 있다. 실시 예에 있어서, Fusing에 의한 On Die Mirroring Chip은 PKG, MCP, Module, SiP등으로 조립 가능하다. 실시 예에 있어서, Fusing된 On Die Mirroring Chip은 Random 불량에 대해 불량이 발생하는 시점에서 현재 Data Output Path를 Mirrored 되어 있는 영역으로 Output Path 변경하고, 동시에 System Host에 Read Request발생할 수 있다. 실시 예에 있어서, System은 Read Retry를 진행하여 Mirrored 영역의 Data를 사용할 수 있다.
실시 예에 있어서, 메모리 평가 Step별 발생하는 불량 시료는, Reject을 하지 않고 On Die Mirroring Mode로 추가 평가하여 Pass 동작시 제품 출하 가능하다. 이에 생산성 향상 및 Test Coverage 혹은 System 호환성 불량에 대한 부담을 줄이는 기대 효과가 있다.
본 발명의 실시 예에 따른 온-다이 미러링 칩은 PKG, MCP(Multi-Chip-Package), SiP(System In Package)에 적용되고, 단품 실장 및 Module 등에 모두 포함되고, 이와 같은 제품을 사용하는 Automotive, DC(Data Center), Mobile (Smart Phone) Consumer, PC 등 응용에 적용될 수 있다.
한편, 본 발명은 모바일 장치에 적용 가능하다.
도 12는 본 발명의 실시 예에 따른 모바일 장치(3000)를 예시적으로 보여주는 도면이다. 도 12를 참조하면, 모바일 장치(3000)는 어플리케이션 프로세서(3100), 적어도 하나의 DRAM(3200), 적어도 하나의 저장 장치(3300), 적어도 하나의 센서(3400), 디스플레이 장치(3400), 오디오 장치(3500), 네트워크 프로세서(3600), 적어도 하나의 입출력 장치(3700)를 포함할 수 있다. 예를 들어, 모바일 장치(3000)는 랩탑(laptop) 컴퓨터, 휴대용 단말기(mobile phone), 스마트폰(smart phone), 태블릿 PC(tablet personal computer), 혹은 웨어러블 컴퓨터로 구현될 수 있다.
어플리케이션 프로세서(3100)는 모바일 장치(3000)의 전반적인 동작을 제어하도록 구현될 수 있다. 어플리케이션 프로세서(3100)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시 예에 있어서, 어플리케이션 프로세서(3100)는 싱글 코어(Single Core) 혹은 멀티-코어(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(3100)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 실시 예에서, 어플리케이션 프로세서(3100)는 내부 또는 외부에 위치한 캐시 메모리(cache memory)를 더 포함할 수 있다.
어플리케이션 프로세서(3100)는 제어기(3110), NPU(Neural Processing Unit (인공 지능 프로세서); 3120), 인터페이스(3130)를 포함할 수 있다. 실시 예에 있어서, NPU(3120)는 옵션적으로 구비될 수 있다.
실시 예에 있어서, 어플리케이션 프로세서(3100)는 SoC(System-on-Chip)로 구현될 수 있다. 시스템 온 칩(SoC; System-on-Chip)에서 구동되는 운영 체제의 커널(Kernel)은 입출력 스케줄러(I/O Scheduler) 및 저장 장치(3300)를 제어하기 위한 장치 드라이버(Device Driver)가 포함될 수 있다. 장치 드라이버(Device driver)는 입출력 스케줄러에서 관리되는 동기 큐의 수를 참조하여 저장 장치(3300)의 액세스 성능을 제어하거나, SoC 내부의 CPU 모드, DVFS 레벨 등을 제어할 수 있다.
DRAM(3200)는 제어기(3110)에 연결될 수 있다. DRAM(3200)은 어플리케이션 프로세서(3100)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, DRAM(3200)는 OS(Operating System) 및 어플리케이션 데이터를 임시로 저장하거나, 각종 소프트웨어 코드의 실행 공간으로 이용될 수 있다.
DRAM(3200)는 도 3 내지 도 11에서 설명된 온-다이 미러링 동작을 수행하거나 온-다이 미러링 칩으로 구현될 수 있다. DRAM는 NPU(3120)에 연결될 수 있다. DRAM는 인공 지능 연산 관련한 데이터를 저장할 수 있다.
저장 장치(3300)는 인터페이스(3130)에 연결될 수 있다. 실시 예에 있어서, 인터페이스(3130)는 DDR, DDR2, DDR3, DDR4, LPDDR(Low Power DDR), USB (Universal Serial Bus), MMC(Multimedia Card), embedded MMC, PCI (Peripheral Component Interconnection), NVMe(non-volatile memory express), PCIe(peripheral component interconnect express), SATA(serial at attachment), SCSI(small computer system interface), SAS(serial attached SCSI), UAS(USB(universal storage bus) attached SCSI), iSCSI(internet small computer system interface), Fiber Channel 및 FCoE(fiber channel over ethernet) 중에서 어느 하나의 통신 프로토콜에 의해 동작할 수 있다. 실시 예에 있어서, 어느 하나의 저장 장치(3300)는 임베디드 형태로 모바일 장치(3000)에 포함될 수 있다. 다른 실시 예에 있어서, 어느 하나의 저장 장치(3300)는 착탈 방식으로 모바일 장치(3000)에 포함될 수 있다.
저장 장치(3300)는 사용자 데이터를 저장하도록 구현될 수 있다. 예를 들어, 저장 장치(3300)는 센서(3400)로부터 수집된 데이터를 저장하거나, 데이터 네트워크 데이터, AR(Augmented Reality)/VR(Virtual Reality) 데이터, HD(High Definition) 4K 컨텐츠를 저장할 수 있다. 저장 장치(3300)는 적어도 하나의 비휘발성 메모리 장치를 포함할 수 있다. 예를 들어, 저장 장치(3300)는 SSD(Solid State Driver), eMMC (embedded Multimedia Card) 등을 포함할 수 있다.
실시 예에 있어서, 저장 장치(3300)는 어플리케이션 프로세서(3100)에 별도의 칩으로 구현되거나, 어플리케이션 프로세서(3100)과 하나의 패키지로 구현될 수 있다.
실시 예에 있어서, 저장 장치(3300)는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 예를 들어, 저장 장치(3300)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
센서(3400)는 모바일 장치(3000)의 외부 환경을 센싱하도록 구현될 수 있다. 실시 예에 있어서, 센서(3400)는 이미지를 센싱하는 이미지 센서를 포함할 수 있다. 이 때, 센서(3400)는 생성된 이미지정보를 어플리케이션 프로세서(3100)로 전송할 수 있다. 다른 실시 예에 있어서, 센서(3400)는 신체 정보(biometric information)를 감지하는 바이오 센서를 포함할 수 있다. 예를 들어, 센서(3400)는 지문, 홍채 패턴, 핏줄 패턴, 심박수, 혈당 등을 감지하고, 감지된 정보에 대응하는 센싱 데이터를 생성할 수 있다. 한편, 센서(3400)는 이미지 센서, 바이오 센서에 제한되지 않는다고 이해되어야 할 것이다. 본 발명의 센서(3400)는 조도(illuminance) 센서, 음향 센서, 가속도 센서 등과 같은 임의의 센서를 포함할 수 있다.
디스플레이 장치(3500)는 데이터를 출력하도록 구현될 수 있다. 예를 들어, 디스플레이 장치(3500)는 센서(3400)를 이용하여 센싱된 이미지 데이터를 출력하거나, 어플리케이션 프로세서(3100)를 이용하여 연산된 데이터를 출력할 수 있다.
오디오 장치(3600)는 음성 데이터를 외부로 출력하거나, 외부의 음성을 감지하도록 구현될 수 있다.
네트워크 프로세서(3700)는 외부 장치와 유선 혹은 무선 통신 방식에 의해 통신을 연결하도록 구현될 수 있다.
입출력 장치(3800)는 모바일 장치(3000)에 데이터를 입력하거나, 모바일 장치(3000)로부터 데이터를 출력하도록 구현될 수 있다. 입출력 장치(3800)는 USB나 스토리지, 디지털 카메라, SD Card, Touch Screen, DVD, Modem, Network adapter등 디지털 입력 및 출력 기능을 제공하는 기기들을 포함할 수 있다
한편, 본 발명은 다양한 종류의 컴퓨팅 시스템(예, CPU/GPU/NPU 플랫폼)에 적용 가능하다.
도 13은 본 발명의 실시 예에 따른 컴퓨팅 시스템(4000)을 예시적으로 보여주는 도면이다. 도 13을 참조하면, 컴퓨팅 시스템(4000)은, 시스템 버스(4001)에 연결된 CPU(Central Processing Unit; 4110), GPU(Graphic Processing Unit; 4120), 혹은 NPU(Neural Processing Unit; 4130; 혹은 특수 목적 프로세싱 유닛(Application-specific Processing Unit)), 시스템 버스(4001)에 연결된 메모리 장치(4210) 혹은 저장 장치(4220), 확장 버스(4002)에 연결된 입출력 장치(4310), 모뎀(4320), 네트워크 장치(4330), 혹은 저장 장치(4340)를 포함할 수 있다. 여기서 확장 버스(4002)는 확장 버스 인터페이스(4003)를 통하여 시스템 버스(4001)에 연결될 수 있다.
실시 예에 있어서, CPU(4110), GPU(4120), 및 NPU(4130)의 각각은 온-칩(on-chip) 캐시(4111, 4121, 4131)를 포함할 수 있다.
실시 예에 있어서, CPU(4110)은 오프-칩(off-chip) 캐시(4112)를 포함할 수 있다. 도 25에 도시되지 않았지만 GPU(4120), 및 NPU(4130)의 각각도 오프-칩 캐시를 포함할 수 있다. 실시 예에 있어서, 오프 칩 캐시(4112)는 서로 다른 버스를 통하여 CPU(4110), GPU(4120), 및 NPU(4130)에 내부 연결될 수 있다.
실시 예에 있어서, 온-칩/오프 칩 캐시는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등과 같은 휘발성 메모리 혹은 NAND 플래시 메모리, PRAM(Phase Random Access Memory), RRAM(Resistive Random Access Memory) 등과 같은 비휘발성 메모리를 포함할 수 있다.
실시 예에 있어서, 메인 메모리들(4114, 4124, 4134)은 대응하는 메모리 제어기들(4113, 4123, 4133)을 통하여 CPU(4110), GPU(4120), 및 NPU(4130)에 연결될 수 있다. 실시 예에 있어서, 메인 메모리들(4114, 4124, 4134) 중에서 적어도 하나는 도 3 내지 도 11에 설명된 온-다이 미러링 동작을 수행하거나 온-다이 미러링 칩을 포함할 수 있다.
실시 예에 있어서, 메모리들(4116, 4126, 4136)은 브릿지들(4115, 4125, 4135)을 통하여 CPU(4110), GPU(4120), 및 NPU(4130)에 연결될 수 있다. 여기서 브릿지들(4115, 4125, 4135)은 대응하는 메모리들(4116, 4126, 4136)을 제어하는 메모리 제어기들을 포함할 수 있다. 실시 예에 있어서, 브릿지들(4115, 4125, 4135)의 각각은 네트워크 장치, 무선 네트워크 장치, 스위치, 버스, 클라우드, 혹은 광채널로 구현될 수 있다.
실시 예에 있어서, 메인 메모리는 DRAM, SRAM 등과 같은 휘발성 메모리 혹은 NAND 플래시 메모리, PRAM, RRAM 등과 같은 비휘발성 메모리를 포함할 수 있다. 메인 메모리는 세컨더리 스토리지(secondary storage; 4210, 4220)의 그것들보다 낮은 레이턴시 및 낮은 용량을 갖는다.
CPU(4110), GPU(4120), 혹은 NPU(4130)은 시스템 버스(5001)를 통하여 세컨더리 스토리지들(4210, 4220)에 접근할 수 있다. 메모리 장치(4210)는 메모리 제어기(4211)에 의해 제어될 수 있다. 여기서 메모리 제어기(4211)는 시스템 버스(5001)에 연결될 수 있다. 저장 장치(4220)는 저장 제어기(4221)에 의해 제어될 수 있다. 여기서 저장 제어기(4221)는 시스템 버스(5001)에 연결될 수 있다.
저장 장치(4220)는 데이터를 저장하도록 구현될 수 있다. 저장 제어기(4221)는 저장 장치(4220)로부터 데이터를 읽고, 읽혀진 데이터를 호스트로 전송하도록 구현될 수 있다. 저장 제어기(4221)는 호스트의 요청에 응답하여 전송된 데이터를 저장 장치(4220)에 저장하도록 구현될 수 있다. 저장 장치(4220) 및 저장 제어기(4221)의 각각은 메타데이터(metadata) 저장하거나, 자주 접근하는 데이터를 저장하도록 캐시를 읽거나, 혹은 쓰기 효율을 높이기 위한 캐시를 저장하는 버퍼를 포함할 수 있다. 예를 들어, 쓰기 캐시는 특정 개수의 쓰기 요청을 수신하여 처리할 수 있다.
저장 장치(4220)는 HDD(Hard Disk Drive)와 같은 휘발성 메모리와 NVRAM, SSD, SCM, 뉴 메모리와 같은 비휘발성 메모리를 포함할 수 있다.
한편, 본 발명은 데이터 서버 시스템에 적용 가능하다.
도 14는 본 발명의 실시 예에 따른 데이터 서버 시스템(5000)을 예시적으로 보여주는 도면이다. 도 14를 참조하면, 데이터 서버 시스템(5000)은 제 1 서버(5100, 어플리케이션 서버), 제 2 서버(5200, 저장 서버), 메모리 장치(5310), 및 적어도 하나의 저장 장치(5320)를 포함할 수 있다.
제 1 서버(5100) 및 제 2 서버(5200)의 각각은 적어도 하나의 프로세서 및 메모리를 포함할 수 있다. 실시 예에 있어서, 제 1 서버(5100) 및 제 2 서버(5200)의 각각은 메모리-프로세서 쌍으로 구현될 수 있다. 다른 실시 예에 있어서, 제 1 서버(5100) 및 제 2 서버(5200)의 각각은 용도에 적합하게 서로 다른 개수의 프로세서와 메모리로 구현될 수 있다.
실시 예에 있어서, 제 1 서버(5100) 및 제 2 서버(5200)은 제 1 네트워크(5010)를 통하여 통신을 수행할 수 있다. 실시 예에 있어서, 제 1 서버(5100) 및 제 2 서버(5200)의 각각은 제 1 네트워크(5010) 및/혹은 제 2 네트워크(5020)를 통하여 메모리 장치(5310)에 접근할 수 있다. 실시 예에 있어서, 제 1 서버(5100) 및 제 2 서버(5200)의 각각은 제 1 네트워크(5010)제 2 네트워크(5020)을 통하여 저장 장치(5320)에 직접 혹은 간접 접근할 수 있다.
실시 예에 있어서, 저장 장치(5320)의 인터페이스(I/F)는 SATA, SAS, PCIe, DIMM, HBM, HMC, 혹은 NVDIMM을 포함할 수 있다.
실시 예에 있어서, 제 2 네트워크(5020)는 DAS, NAS, SAN 방식의 연결 형태일 수 있다.
실시 예에 있어서, 메모리 장치(5310) 및 저장 장치(5320)의 각각은 명령에 의해 혹은 자체적으로 장치 정보를 서버(5200)로 전송할 수 있다. 실시 예에 있어서, 메모리 장치(5310)는 도 3 내지 도 11에 설명된 온-다이 미러링 동작을 수행하거나, 온-다이 미러링 칩을 포함할 수 있다.
데이터 서버 시스템(5000)은 빅 데이터 인공지능 연산을 수행할 수 있다. 여기서 빅 데이터는 음성, 사진, 영상, 혹은 웨이트/트레이닝 데이터를 포함할 수 있다.
한편, 상술된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.
100: 메모리 칩
110: 메모리 셀 어레이
120: 로우 디코더
130: 감지 증폭 회로
140: 컬럼 디코더
150: 어드레스 버퍼
160: 제어 로직
170: 데이터 입출력 회로
180: 읽기 실패 지시기
190: 미러링 모드 활성 신호 발생기

Claims (10)

  1. 메모리 칩을 테스트하는 방법에 있어서,
    EDS(Electrical Die Sorting)을 수행하는 단계;
    상기 EDS 테스트를 패스하면, 패키지 테스트를 수행하는 단계;
    상기 패키지 테스트를 패스하면, 모듈 테스트를 수행하는 단계;
    상기 모듈 테스트를 패스하면, 실장 테스트를 수행하는 단계; 및
    상기 EDS 테스트, 상기 패키지 테스트, 상기 모듈 테스트, 및 상기 실장 테스트 중에서 적어도 하나가 페일 일 때, 퓨징 동작을 통하여 메모리 칩을 미러링 모드로 설정하는 단계를 포함하는 방법.
  2. 제 1 항에 있어서,
    상기 EDS 테스트를 수행하는 단계는,
    웨이퍼 레벨의 상기 메모리 칩의 불량 여부를 판별하는 제 1 EDS 테스트를 수행하는 단계; 및
    상기 제 1 EDS 테스트를 패스할 때, 상기 메모리 칩의 불량 여부 및 리페어 가능 여부를 판별하는 제 2 EDS 테스트를 수행하는 단계를 더 포함하는 방법.
  3. 제 2 항에 있어서,
    상기 메모리 칩을 상기 미러링 모드로 설정하는 단계는,
    상기 제 2 EDS 테스트가 페일일 때, 상기 메모리 칩을 상기 미러링 모드로 설정하는 단계를 포함하는 방법.
  4. 제 1 항에 있어서,
    상기 EDS 테스트가 페일되거나 상기 패키지 테스트가 페일 될 때, 상기 미러링 모드로 설정된 메모리 칩에 대한 구제 패키지 테스트를 수행하는 단계를 더 포함하는 방법.
  5. 제 4 항에 있어서,
    상기 모듈 테스트가 페일되거나, 상기 구제 패키지 테스트가 패스될 때, 상기 미러링 모드로 설정된 메모리 칩에 대한 구제 모듈 테스트를 수행하는 단계를 더 포함하는 방법.
  6. 제 5 항에 있어서,
    상기 실장 테스트가 페일되거나, 상기 구제 패키지 테스트가 패스될 때, 상기 미러링 모드로 설정된 메모리 칩에 대한 구제 실장 테스트를 수행하는 단계를 더 포함하는 방법.
  7. 제 6 항에 있어서,
    상기 실장 테스트를 패스하거나 상기 구제 실장 테스트를 패스할 때, 상기 메모리 칩을 양품으로 처리하는 단계를 더 포함하는 방법.
  8. 제 6 항에 있어서,
    상기 구제 패키지 테스트가 페일이거나, 상기 구제 모듈 테스트가 페일이거나, 상기 구제 실장 테스트가 페일일 때, 상기 메모리 칩을 불량품으로 처리하는 단계를 더 포함하는 방법.
  9. 제 1 항에 있어서,
    상기 미러링 모드의 쓰기 동작은, 상기 메모리 칩의 제 1 영역과 제 2 영역에 동일한 데이터를 쓰고,
    상기 미러링 모드의 읽기 동작은, 상기 제 1 영역 및 상기 제 2 영역으로부터 읽혀진 데이터를 선택적으로 출력하는 것을 특징으로 하는 방법.
  10. 워드라인들과 비트라인들에 연결되는 복수의 메모리 셀들을 갖는 제 1 영역과 제 2 영역으로 갖는 메모리 셀 어레이;
    로우 어드레스에 응답하여 상기 워드라인들 중에서 어느 하나를 선택하는 로우 디코더;
    읽기 동작시 선택된 비트라인들에 연결된 메모리 셀들로부터 데이터를 감지하는 감지 증폭 회로;
    컬럼 어드레스에 응답하여 상기 비트라인들 중에서 상기 선택된 비트라인들을 선택하는 컬럼 디코더;
    상기 로우 어드레스 및 상기 컬럼 어드레스를 갖는 어드레스를 저장하는 어드레스 버퍼;
    상기 감지된 데이터의 에러를 정정하고, 에러 정정이 불가할 때 읽기 실패 신호를 발생하는 읽기 실패 지시기;
    퓨징 동작에 의해 미러링 모드에 대응하는 미러링 모드 활성화 신호를 발생하는 미러링 모드 활성 신호 발생기; 및
    상기 미러링 모드에서 쓰기 동작시 상기 제 1 영역과 상기 제 2 영역에 동일한 쓰기 데이터를 쓰고, 상기 미러링 모드에서 리드 리트라이 명령에 응답하여 읽기 동작의 데이터 출력 패스를 상기 1 영역의 데이터 출력 패스에서 상기 제 2 영역의 데이터 출력 패스로 변경하는 제어 로직을 포함하는 메모리 칩.
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